CN106656396A - 车载系统中时钟同步方法 - Google Patents

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何浩洋
严维锋
吴敏东
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation

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Abstract

本发明提供一种车载系统中时钟同步方法，能够实现车载列车自动防护系统(ATP)测速测距板(MVU)内多路DSP的时钟同步。MVU板采用任务队列循环调度的方式，实现数据的输入、计算和输出。多路DSP各自采用自己独立的时钟，以减小共模故障。MVU首先接收MPU通过VME总线向MVU传输的同步脉冲信号实现硬同步，该同步信号经过安全计算机表决后严格同步输出，可保证多路DSP周期起始的同步。若MVU板内某路DSP丢失同步信号，则其他同步的DSP向未同步的DSP发送同步信号实现同步，从而实现多路DSP的同步。

Description

车载系统中时钟同步方法
技术领域
本发明属于城市轨道交通安全信号领域，具体是一种应用于车载列车自动防护系统(ATP)的时钟同步方法。
背景技术
利用时钟进行同步根据其实现机制可分为用软件实现的时钟同步法和用硬件实现的时钟同步法。即通常所说的松散同步与硬件时钟同步。
松散同步是以松散的算法替代硬件时钟同步的实现方法。系统中各冗余模块都采用自己的时钟，它们之间工作在接近同步的方式下，这类算法所获得的冗余模块的同步程度取决于模块之间的通讯能力、时钟之间的精确程度和同步的频率。
硬件时钟同步方法又可分为精确独立时钟同步、公共外时钟同步、多级同步与锁向时钟同步等。
(1)精确独立时钟同步法的各模块间完全隔离，依靠各模块之间时钟频率的一致性来达到模块问的同步。这种同步法的关键是各模块的时钟频率必须精确一致。实践证明，即使是很精确的时钟也只能使冗余模块获得很短的同步周期。
(2)公共外时钟同步法可以获得具有完全相同频率和相位的多路时钟源，可以给冗余模块提供理想的同步时钟。但是由于外部时钟是一个公共时钟，因而存在共点故障问题，系统不能容忍公共时钟的故障。
(3)多级时钟同步法属于互反馈同步法。它不需要公共的外部参考时钟，而是模块间互相反馈信息，各模块根据这种信息调节本模块不可避免的时钟漂移。每一级同步器中至少有2f+1个同步器才能容忍f个故障模块同时出现在某一级同步器。
(4)锁相时钟同步法也属于互反馈同步法，时钟系统中的各个模块接收系统中所有其他模块的时钟脉冲信号，并以此为据生成一个基准信号，用这个基准信号来校正各模块本身。
目前的同步方法主要采用松散同步和硬件时钟同步结合的方式，采用外部时钟进行同步，内部采用精确独立时钟进行调度。对于三取二系统，若某子系统同步信号发生故障，则本路则无法工作，影响系统的可用性。
发明内容
本发明在松散同步和硬件时钟同步结合的基础上，提出内部再同步的方式，保证子系统在同步信号丢失的情况下，能接收其他子系统同步信号进行再同步。
车载系统中时钟同步方法，所述车载系统包括测速测距单元和主处理模块MPU(micro processor uint)，所述测速测距单元包括多个FPGA(Field-Programmable GateArray，现场可编程门阵列)和对应的DSP(Digital Signal Processing，数字信号处理)，每个FPGA一端与相应的DSP通过SPI(Serial Peripheral Interface，串行外设接口)总线连接，另一端与所述主处理模块通过VME总线(一种通用的计算机总线)相连，所述主处理模块位于安全计算机中，数量与FPGA和DSP相等，FPGA与所述主处理模块一一对应，包括以下步骤：
A1、所述主处理模块周期性发送第一同步信号，经安全计算机表决后同步输出至所述测速测距单元，以使多路DSP周期起始同步；
A2、判断各DSP是否检测到所述第一同步信号的上升沿，如是则DSP产生中断，进入新的周期，并以此作为新周期的起始时刻，各DSP按照时间触发方式调度任务；如某一路DSP未检测到第一同步信号，则执行A3；
A3、丢失同步信号的DSP在其他DSP进入新周期后的某一时刻向其他DSP发送同步脉冲；
A4、判断丢失同步信号的DSP是否接收到其他所有DSP发来的第二同步信号，如是则产生中断，进入新的周期，并与其他DSP保持同步；否则回到A3。
所述FPGA、DSP、主处理模块的数量均为3个。
A3中一个周期为100ms，n为新周期开始后第10ms。
与现有技术相比，在外部同步信号发生故障的情况下，本发明可以根据其他子系统的同步信号，重新实现同步，提高了系统的可用性和容错性。
附图说明
图1为一实施例车载系统的连接框图；
图2为图1实施例中三路DSP周期起始同步示意图；
图3为图1实施例中时钟同步流程图；
图4为经历图3的流程后时钟同步示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图1所示，测速测距单元MVU上的三路FPGA通过VME总线与MPU通信，三路VME硬件上独立。另外MVU板上三个独立的DSP，通过SPI总线分别与三个FPGA相连接，DSP用于传感器数据的采集、处理和运算。为保证输入信息的一致性，需要实现MVU板内三路DSP的同步。
MVU采用任务队列循环调度的方式，实现数据的输入、计算和输出。任务队列采用时间触发方式实现提高系统的安全性。三路DSP各自采用自己独立的时钟，以减小共模故障。MVU采用150M的倍频信号作为系统时钟。
时钟同步的流程如图3所示，MVU首先接收MPU通过VME总线向MVU传输的同步脉冲信号实现硬同步，系统以此同步信号作为周期时间片起始，各子任务按照时间触发方式实现调度。MPU每100ms发送一次同步脉冲，VME总线传输的同步信号经过安全计算机表决后严格同步输出，可保证三路DSP周期起始的同步。
DSP内部处理MPU同步信号步骤：
(1-1)MPU经过各自所在安全计算机表决后向三路DSP同时发送同步脉冲；
(1-2)DSP中若检测到同步脉冲信号上升沿则产生中断；
(1-3)DSP检测到中断后，开始新的周期，并以此作为周期的起始时刻；
(1-4)DSP按照时间触发方式调度各任务。
若MVU板内某路DSP丢失同步信号，则另外两路同步的DSP向未同步的DSP发送同步信号丢失同步信号的DSP通过硬件中断检测到其他两路发送的脉冲信号边沿，以此作为同步信号，并设置此时的时刻，从而实现三路DSP的同步。具体为：
(2-1)DSP接收MPU同步信号，丢失了同步信号的DSP在周期开始后10ms向其他两路DSP发送同步脉冲；
(2-2)若检测到其他两路同步脉冲信号上升沿则产生中断；
(2-3)DSP判断未检测到MPU同步信号后，检测到其他两路的同步信号；
(2-4)DSP若接收到其他两路的同步信号，则开始新的周期，并设置当前时刻为10ms；
(2-5)DSP按照时间触发方式调度各任务。
经历以上步骤后，丢失同步信号的DSP3错后10ms得以与其他DSP同步，如图4所示。本发明方案所公开的技术手段不仅限于上述实施方式所公开的技术手段，还包括由以上技术特征任意组合所组成的技术方案。

Claims (3)

1.车载系统中时钟同步方法，所述车载系统包括测速测距单元和主处理模块，所述测速测距单元包括多个FPGA和对应的DSP，每个FPGA一端与相应的DSP通过SPI总线连接，另一端与所述主处理模块通过VME总线相连，所述主处理模块位于安全计算机中，数量与FPGA和DSP相等，其特征在于，包括以下步骤：
A1、所述主处理模块周期性发送第一同步信号，经安全计算机表决后同步输出至所述测速测距单元，以使多路DSP周期起始同步；
A2、判断各DSP是否检测到所述第一同步信号的上升沿，如是则DSP产生中断，进入新的周期，并以此作为新周期的起始时刻，各DSP按照时间触发方式调度任务；如某一路DSP未检测到第一同步信号，则执行A3；
A3、丢失同步信号的DSP在其他DSP进入新周期后的n时刻向其他DSP发送同步脉冲，n小于一个周期；
A4、判断丢失同步信号的DSP是否接收到其他所有DSP发来的第二同步信号，如是则产生中断，进入新的周期，并与其他DSP保持同步；否则回到A3。
2.根据权利要求1所述的车载系统中时钟同步方法，其特征在于：所述FPGA、DSP、主处理模块的数量均为3个。
3.根据权利要求1所述的车载系统中时钟同步方法，其特征在于：A3中一个周期为100ms，n为新周期开始后第10ms。
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