JPH06332755A - ウォッチドッグタイマ回路 - Google Patents

ウォッチドッグタイマ回路

Info

Publication number
JPH06332755A
JPH06332755A JP5116837A JP11683793A JPH06332755A JP H06332755 A JPH06332755 A JP H06332755A JP 5116837 A JP5116837 A JP 5116837A JP 11683793 A JP11683793 A JP 11683793A JP H06332755 A JPH06332755 A JP H06332755A
Authority
JP
Japan
Prior art keywords
output
system clock
circuit
watchdog timer
timer circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5116837A
Other languages
English (en)
Inventor
Kazuya Sugita
一也 杉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP5116837A priority Critical patent/JPH06332755A/ja
Priority to US08/230,457 priority patent/US5440603A/en
Priority to DE4417091A priority patent/DE4417091C2/de
Publication of JPH06332755A publication Critical patent/JPH06332755A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
    • G06F2201/88—Monitoring involving counting

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】 【目的】 CPU の暴走監視機能に加えてシステムクロッ
クの発振停止の監視機能を設け、システムクロックの発
振停止時にも監視機能を保つウォッチドッグタイマ回路
の提供。 【構成】 カウンタ１によるシステムクロックのカウン
ト値に基づいてCPU の暴走を監視する一方、タイマ(H)7
が設定時間後にリフレッシュされない場合はシステムク
ロックが“Ｌ”の期間に停止したことを検知して検知信
号９をアサートし、タイマ(L)8が設定時間後にリフレッ
シュされない場合はシステムクロックが“Ｈ”の期間に
停止したことを検知して検知信号10をアサートし、検知
信号9,10のいずれかがアサートされるとOR回路11，5 を
介してリセット要求信号６をアサートする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、CPU の暴走及びシステ
ムクロックの発振停止の両方を監視するウォッチドッグ
タイマ回路及びこのウォッチドッグタイマ回路を備えた
マイクロコンピュータ（以下、マイコンという）に関す
る。
【０００２】
【従来の技術】図９は従来のウォッチドッグタイマ回路
が組み込まれたマイコンの構成を示すブロック図であ
る。マイコンには、システムバス30を介してメモリ32か
ら読み出したプログラムを実行中に、何らかの原因によ
ってCPU 29が暴走した場合にCPU29の暴走を検知してシ
ステムをリセットさせるリセット要求信号３を出力する
ウォッチドッグタイマ33が設けられている。
【０００３】ウォッチドッグタイマ33は、発振回路28の
発振波から生成されるシステムクロック16のパルスをカ
ウントするアップカウント型又はダウンカウント型のカ
ウンタ１からなり、カウンタ１のカウント値がオーバー
フロー又はアンダーフローするまでにCPU 29からのクリ
ア信号37によってカウント値がクリアされるようにプロ
グラム設定されている。従って、CPU 29が暴走してカウ
ンタ１がオーバーフロー又はアンダーフローした場合は
リセット回路31にウォッチドッグ要求信号３を出力して
システムのリセットを要求する。リセット要求信号３を
受けたリセット回路31はリセット信号34によってCPU 29
及び入出力ポート35をリセットする。
【０００４】
【発明が解決しようとする課題】ところが、従来のウォ
ッチドッグタイマ33は発振不良やマイコンの暴走時にST
P 命令を拾う等によって発振回路28が発振停止した場
合、ウォッチドッグタイマ33のタイマ１のカウントソー
スであるシステムクロック16が停止してカウンタ１がカ
ウント停止するためにシステムの監視機能を失うという
問題がある。
【０００５】また、ウォッチドッグタイマ33以外の手段
でリセットを起動しようとしても、リセット回路31は発
振回路28の発振波から得られるシステムクロック16で動
作しているので、発振回路28が発振停止するとリセット
動作が行なえない。このため、入出力ポート35をリセッ
トできずに異常出力が続き、マイコンの発振停止による
異常出力を原因とする信号衝突等でマイコンを使用した
システム全体に影響を及ぼし得るがこれを回避する手段
がなかった。
【０００６】本発明はこのような問題点を解決するため
になされたものであって、CPU の暴走に加えてシステム
クロックのパルス周期を監視することにより、システム
クロックの発振停止時においてもシステムの監視機能を
発揮するウォッチドッグタイマ回路の提供を目的とす
る。
【０００７】また、本発明はマイコンの異常時にこのマ
イコンに接続された外部への出力を停止し、さらにはマ
イコンの異常発生を外部に報知することにより、マイコ
ンに接続された周辺機器，他システム等を保護してマイ
コン使用システムの信頼性を向上させるマイコンの提供
を目的とする。
【０００８】
【課題を解決するための手段】第１の発明に係るウォッ
チドッグタイマ回路は、システムクロックのカウント値
に基づいてCPU の暴走を監視する機能に加えて、システ
ムクロックの発振停止を監視する機能を備えたことを特
徴とする。
【０００９】第２の発明に係るウォッチドッグタイマ回
路は、第１の発明に係るウォッチドッグタイマ回路に加
えて、システムクロックの発振停止を検知した場合のリ
セット信号のアサートを禁止する手段を備えたことを特
徴とする。
【００１０】第３の発明に係るマイコンは、第１又は第
２の発明に係るウォッチドッグタイマ回路がシステムの
リセット信号をアサートすると、出力ポートの全て又は
一部をフローティング状態にして出力を禁止する回路を
備えたことを特徴とする。
【００１１】第４の発明に係るマイコンは、第１又は第
２の発明に係るウォッチドッグタイマ回路がリセット信
号をアサートすると、出力ポートの全て又は一部の出力
を“Ｈ”又は“Ｌ”に固定して外部に異常を報知する回
路を備えたことを特徴とする。
【００１２】第５の発明に係るマイコンは、第１又は第
２の発明に係るウォッチドッグタイマ回路がアサートし
たリセット信号を外部へ出力するためのバッファ回路
と、アサートされたリセット信号をバッファ回路から外
部へ出力する端子とを備え、この端子に接続された外部
機器にマイコンの異常を選択的に報知することを特徴と
する。
【００１３】
【作用】第１の発明に係るウォッチドッグタイマ回路
は、システムクロックのカウント値に基づいてCPU の暴
走を監視するとともに、システムクロックの立ち下がり
後、その設定時間が経過しても第１のタイマ回路がリフ
レッシュされない場合はシステムクロックが“Ｌ”の期
間に停止したことを検知し、又システムクロックの立ち
上がり後、その設定時間が経過しても第２のタイマ回路
がリフレッシュされない場合はシステムクロックが
“Ｈ”の期間に停止したことを検知し、ゲート回路が第
１及び第２のタイマ回路のいずれがシステムクロックの
停止を検知した場合にリセット信号をアサートすること
によりシステムクロックの発振停止を監視する。
【００１４】第２の発明に係るウォッチドッグタイマ回
路は、例えばSTP 命令でシステムクロックの発振を停止
させて消費電力を節減する携帯電話の非通話時のよう
に、発振停止時にリセットする機能を無効にしたい場合
はシステムクロックの発振停止時にリセット信号をアサ
ートする機能を無効にする。
【００１５】第３の発明に係るマイコンは、ウォッチド
ッグタイマ回路がリセット信号をアサートすると、出力
ポートの全部又は一部をフローティング状態にして外部
への異常出力を回避する。
【００１６】第４の発明に係るマイコンは、ウォッチド
ッグタイマ回路がリセット信号をアサートすると、出力
ポートの全部又は一部の出力を“Ｈ”又は“Ｌ”に固定
して外部への異常出力を回避するとともに、自身の異常
発生を外部に報知する。
【００１７】第５の発明に係るマイコンは、ウォッチド
ッグタイマ回路がリセット信号をアサートすると、アサ
ートされたリセット信号をバッファ回路及び端子を介し
て外部へ出力し、端子に接続された外部に自身の異常発
生を報知する。
【００１８】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。 実施例１．図１は本発明に係るウォッチドッグタイマ回
路を備えるマイコンの構成を示すブロック図、図２はウ
ォッチドッグタイマ回路の内部ブロック図である。な
お、従来例と同一、又は相当部分には同一符号を付して
その説明を省略する。図中、36はシステムクロック16の
パルスをカウントするカウンタ１の他に、１周期のシス
テムクロックでリフレッシュされるタイマ回路からなる
発振停止監視回路２と、カウンタ１及び発振停止監視回
路２からのウォッチドッグ要求信号3,4 を２入力として
リセット要求信号６を出力とするOR回路11とが設けられ
たウォッチドッグタイマである。
【００１９】発振停止監視回路２は、システムクロック
16が“Ｈ”の期間にリフレッシュされるタイマ(H)7と、
システムクロック16が“Ｌ”の期間にリフレッシュされ
るタイマ(L)8と、システムクロック16が“Ｌ”の期間に
停止してタイマ(H)7が次に“Ｈ”になるべき時期に再び
リフレッシュされない場合、又はシステムクロック１６
が“Ｈ”の期間に停止してタイマ（Ｌ）８が次に“Ｌ”
になるべき時期に再びリフレッシュされない場合に
“Ｈ”になる検知信号９，10を２入力としてウォッチド
ッグ要求信号４を出力とするOR回路11とからなる。
【００２０】図３はタイマ(H)7の内部回路図である。タ
イマ(H)7は、例えば低消費電力モード時のように、発振
回路28の停止時であってもシステムのリセットを禁止す
る使用モードでは“Ｈ”、リセットさせる使用モードで
は“Ｌ”に設定されるリセット出力禁止信号17及びシス
テムクロック16を２入力とし、タイマ(H)7をリフレッシ
ュするためのリフレッシュ信号19を出力とするNOR 回路
18と、リフレッシュ信号19をゲート入力とし、電源と後
述するNOT 回路15の間に接続されたＰチャネルトランジ
スタ12と、Ｐチャネルトランジスタ12とNOT 回路15との
間にそれぞれの一端が接続され、それぞれの他端が接地
された抵抗13及びコンデンサ14と、抵抗13の抵抗値(R)
及びコンデンサ14の容量値(C) により定まる一定時間内
にシステムクロック16が“Ｌ”から“Ｈ”又は“Ｈ”か
ら“Ｌ”に変化しない場合は検知信号９を“Ｈ”にする
NOT 回路15とからなる。
【００２１】以上のような構成の本発明に係るウォッチ
ドッグタイマ回路の動作について説明する。カウンタ１
は発振回路28の発振波に基づいてクロック発生回路（図
示せず）が発生するシステムクロック16のパルスをカウ
ントアップ又はカウントダウンし、ソフトウェアタイマ
等により定まる所定時間毎にCPU 29から出力されるクリ
ア信号37によってカウント値をリセットされるが、リセ
ットされない場合はカウントを続け、カウント値がオー
バーフローした場合のオーバーフロー信号、又はカウン
ト値がアンダーフローした場合のアンダーフロー信号
を、CPU 29の暴走検知のウォッチドッグ要求信号３とし
て出力する。
【００２２】一方、発振停止監視回路２はシステムクロ
ック16が“Ｌ”から“Ｈ”、又は“Ｈ”から“Ｌ”に変
化せずに、タイマ(H)7又はタイマ(L)8がシステムクロッ
ク16の立ち下がりから立ち上がり、又は立ち上がりから
立ち下がりの期間内にリフレッシュされない場合は発振
停止検知のウォッチドッグ要求信号４を出力する。発振
停止監視回路２のOR回路５はこれら２つのウォッチドッ
グ要求信号3,4 の論理和をとり、CPU 29の暴走時に出力
されるウォッチドッグ要求信号３、又は発振回路28の不
慮の発振停止時に出力されるウォッチドッグ要求信号４
のいずれかが出力された異常検知時にリセット要求信号
６を“Ｈ”にする。
【００２３】次に、システムクロック16が“Ｈ”の期間
にリフレッシュされる一方のタイマ(H)7の動作について
詳述する。まず、発振回路28の発振停止時にシステムを
リセットさせる機能を有効とする場合、リセット出力禁
止信号17は“Ｌ”に設定される。従って、システムクロ
ック16が“Ｈ”になるとNOR 回路18が出力するリフレッ
シュ信号19は“Ｌ”となってＰチャネルトランジスタ12
がONしコンデンサ14に電荷がチャージされる。
【００２４】この状態でシステムクロック16が“Ｌ”に
なるとリフレッシュ信号19は“Ｈ”に変わり、Ｐチャネ
ルトランジスタ12が OFFしてコンデンサ14にチャージさ
れた電荷は抵抗13を通してディスチャージされる。NOT
回路15は抵抗13とコンデンサ14とに接続されるラインの
電位をモニタし、この入力電圧がNOT 回路15のしきい値
電圧より低くなった場合、即ち、抵抗13の抵抗値(R) と
コンデンサ14の容量値(C) により定まる所定時間内にシ
ステムクロック16が“Ｈ”にならずにリフレッシュされ
ないと“Ｈ”の検知信号９を出力し続け、システムクロ
ック16が“Ｌ”で停止した場合を検知できる。
【００２５】なお、NOT 回路15のしきい値電圧は、正常
時にシステムクロック16が“Ｌ”である期間ディスチャ
ージされ続けた後でもコンデンサ14がチャージされた状
態であることを判別できる十分に低いレベルに調整して
おく。なお、抵抗13はシステムクロック16の反転信号を
ゲート入力とするＮチャネルトランジスタのON抵抗を利
用してもよい。
【００２６】一方、STP 命令でシステムクロックの発振
を停止させて消費電力を節減する携帯電話の非通話時の
ように、発振停止時にリセットする機能を無効にしたい
場合は、リセット出力禁止信号17を“Ｈ”又は“Ｌ”に
設定するデータを書き込むCPU 29のレジスタ等（図示せ
ず）にこの機能を無効にするデータ、即ち、リセット出
力禁止信号17を“Ｈ”にするデータを書き込み、システ
ムクロック16の“Ｈ”“Ｌ”の変化に関係なくリフレッ
シュ信号19を常に“Ｌ”にすることで検知信号９を
“Ｌ”のままにする。
【００２７】次に、システムクロックが“Ｌ”の期間に
リフレッシュされる他方のタイマ(L)8の動作について説
明する。なお、タイマ(L)8の回路構成と動作は前述のタ
イマ(H)7とほぼ同一であるが、NOR 回路18へシステムク
ロック16の反転信号を入力し、システムクロック16が
“Ｌ”の期間にリフレッシュ信号19を“Ｌ”にしてＰチ
ャネルトランジスタ12をONし、タイマ(L)8をリフレッシ
ュする点が異なる。このタイマ(L)8によりシステムクロ
ック16が“Ｈ”で停止した場合を検知できる。
【００２８】実施例２.図４は本発明に係るウォッチド
ッグタイマ回路を備えたマイコンの外部へのデータ入出
力に関連する入出力ポートを中心とした要部回路図であ
る。図中21は、実施例１のウォッチドッグタイマ36（図
示省略）からのリセット要求信号６の反転信号と、入出
力ポートを出力ポートとして使用する時に“Ｈ”、また
入力ポートとして使用する時に“Ｌ”に設定される図示
しない入出力制御回路からの出力制御信号との論理積を
制御信号とする出力トライステートバッファ、22は入力
バッファ、23は外部に接続される入出力端子、24は外付
け抵抗である。
【００２９】次に動作について説明する。出力ポートと
しての使用時、出力制御信号は“Ｈ”に設定されてお
り、ウォッチドッグタイマ36からのリセット要求信号６
が“Ｌ”である限り、CPU （図示せず）からシステムバ
ス30を介して転送される出力データは、出力制御信号と
リセット要求信号６の反転信号との論理積を制御信号と
するトライステート出力バッファ21から入出力端子23を
経て外部へ出力される。逆に、出力制御信号が“Ｌ”に
設定されると、トライステート出力バッファ21の制御信
号が“Ｌ”になってトライステート出力バッファ21の出
力はOFF し、外部からマイコンへの入力データは端子か
ら入力バッファ22に入力され、システムバス30を介して
CPU に取り込まれる。
【００３０】なお、入出力端子23から外部への配線を外
付け抵抗24を使ってプルアップ又はプルダウン（本実施
例ではプルアップ）しているので、出力ポートとしての
使用時における入力バッファ22への入力をフローティン
グにしたことによるゲート入力フローティングリーク電
流の発生を起こさずにシステムを使用できる。
【００３１】しかし、出力ポートとしての使用時に、CP
U の暴走，システムクロックの停止などによってリセッ
ト要求信号６が“Ｈ”になると、出力制御信号20が
“Ｈ”に設定されていてもトライステート出力バッファ
21の制御信号が“Ｌ”になるためにトライステート出力
バッファ21の出力がOFF してデータは外部へ出力されな
い。
【００３２】このように、出力ポートとしての使用時
に、異常検知により“Ｈ”になったリセット要求信号６
がマイコンの入出力ポートの出力トライステートバッフ
ァ21の出力を OFFするので、CPU の暴走，システムクロ
ックの停止時に不測のデータが外部へ出力されず、１つ
のマイコンに異常が発生した場合の外部の接続システム
への異常出力を回避できる。
【００３３】実施例３．図５は本発明に係るウォッチド
ッグタイマ回路を備えたマイコンの他の実施例の外部へ
のデータ入出力に関連する入出力ポートを中心とした要
部回路図である。なお、図４に示す回路図と同一部分に
は同一符号を付してその説明を省略する。本実施例で
は、実施例２の構成に加えて、電源と入出力端子23との
間に、リセット要求信号６の反転信号をゲート入力とす
るＰチャネルトランジスタ25a が接続されている。
【００３４】次に動作について説明する。実施例２と同
様に、出力ポートとしての使用時に、CPU の暴走，シス
テムクロックの停止などによってリセット要求信号６が
“Ｈ”になると、出力制御信号20が“Ｈ”に設定されて
いてもトライステート出力バッファ21の制御信号が
“Ｌ”になるためにトライステート出力バッファ21の出
力がOFF してデータは外部へ出力されない。
【００３５】さらに、本実施例ではウォッチドッグタイ
マ36（図示省略）が出力するリセット要求信号６が
“Ｈ”になると、その反転信号を入力とするＰチャネル
トランジスタ25a がONしてＰチャネルトランジスタ25a
に接続された入出力端子に“Ｈ”が出力される。従っ
て、外部へのデータ出力を禁止するのみならず、入出力
端子23に接続される外部システムに当該マイコンの異常
が報知され、外部システムはこれに応じた処理を実行す
ることができる。
【００３６】実施例４．図６は本発明に係るウォッチド
ッグタイマ回路を備えたマイコンのさらに他の実施例の
外部へのデータ入出力に関連する入出力ポートを中心と
した要部回路図である。なお、図５に示す回路図と同一
部分には同一符号を付してその説明を省略する。本実施
例では実施例３のＰチャネルトランジスタ25a に代え
て、GND と入出力端子23との間に、リセット要求信号６
をゲート入力とするＮチャネルトランジスタ25b を接続
し、ウォッチドッグタイマ36（図示省略）が出力するリ
セット要求信号６が“Ｈ”になると、Ｎチャネルトラン
ジスタ25b がONして入出力端子に“Ｌ”が出力される。
従って、外部へのデータ出力を禁止するのみならず、入
出力端子23に接続される外部システムに当該マイコンの
異常が報知され、外部システムはこれに応じた処理を実
行することができる。
【００３７】実施例５．図７は本発明に係るウォッチド
ッグタイマ回路を備えたマイコンのさらに他の実施例の
外部へのデータ入出力に関連する入出力ポートを中心と
した要部回路図である。なお、図５及び図６に示す回路
図と同一部分には同一符号を付してその説明を省略す
る。本実施例では実施例３及び４のＰチャネルトランジ
スタ25a 及びＮチャネルトランジスタ25b の両方を配
し、リセット要求信号６の反転信号とレジスタ，マスク
ROM オプション等を使用した出力選択信号38の論理和を
Ｐチャネルトランジスタ25a のゲート入力とし、リセッ
ト要求信号６と出力選択信号38の論理積をＮチャネルト
ランジスタ25b のゲート入力とする。
【００３８】次に、動作について説明する。リセット要
求信号６が“Ｈ”になった異常検知時、Ｐチャネルトラ
ンジスタ25a を使用して入出力端子23に“Ｈ”を出力す
る場合は出力選択信号38が“Ｌ”に、一方、Ｎチャネル
トランジスタ25b を使用して“Ｌ”を出力する場合は出
力選択信号が“Ｈ”になるように、レジスタ，マスクRO
M オプション等を設定しておく。これにより、異常検知
時にＰチャネルトランジスタ25a 及びＮチャネルトラン
ジスタ25b が選択可能になり、入出力端子23に“Ｈ”又
は“Ｌ”を選択出力させることができる。
【００３９】実施例６．図８は本発明に係るウォッチド
ッグタイマ回路を備えたマイコンのさらに他の実施例の
要部回路図であって、図中６はリセット要求信号、26は
出力バッファ、27は出力専用端子である。本実施例では
ウォッチドッグタイマ36（図示省略）が出力するリセッ
ト要求信号６を、専用の出力バッファ26から出力専用端
子27に出力するので、当該マイコンの異常によって影響
を受ける外部システムを出力専用端子27に接続すること
によって影響を受ける外部システムのみに当該マイコン
の異常を選択的に報知できる。
【００４０】
【発明の効果】以上のように、本発明のウォッチドッグ
タイマ回路は、CPU 暴走の監視に加えて、システムクロ
ックの短周期の立ち上がり，立ち下がり周期を監視して
システムクロックが正常に発振されているか否かを判定
できるので、発振回路の発振不良，CPU の暴走時にSTP
命令を拾った場合等の不慮の発振停止時においてもシス
テムの異常監視機能を有するという優れた効果を奏す
る。
【００４１】また、本発明に係るウォッチドッグタイマ
回路を備えたマイコンは、CPU の暴走，発振停止等の異
常が発生した場合にこのマイコンに接続された外部に対
する出力を停止し、さらには異常発生を報知する手段を
有するので、周辺装置，外部システム等への異常出力が
回避されてマイコン使用システムの信頼性が向上すると
いう優れた効果を奏する。
【図面の簡単な説明】
【図１】本発明に係るウォッチドッグタイマ回路を備え
たマイコンのブロック図である。
【図２】本発明に係るウォッチドッグタイマ回路の内部
ブロック図である。
【図３】本発明に係るウォッチドッグタイマ回路の一部
の内部ブロック図である。
【図４】本発明に係るウォッチドッグタイマ回路を備え
たマイコンの一実施例の要部回路図である。
【図５】本発明に係るウォッチドッグタイマ回路を備え
たマイコンの他の実施例の要部回路図である。
【図６】本発明に係るウォッチドッグタイマ回路を備え
たマイコンのさらに他の実施例の要部回路図である。
【図７】本発明に係るウォッチドッグタイマ回路を備え
たマイコンのさらに他の実施例の要部回路図である。
【図８】本発明に係るウォッチドッグタイマ回路を備え
たマイコンのさらに他の実施例の要部回路図である。
【図９】従来のウォッチドッグタイマ回路を備えたマイ
コンのブロック図である。
【符号の説明】
１ カウンタ ２ 発振停止監視回路 3,4 ウォッチドッグ要求信号 ６ リセット要求信号 ７ タイマ(H) ８ タイマ(L) 9,10 検知信号 13 抵抗 14 コンデンサ 16 システムクロック 17 リセット出力禁止信号 19 リフレッシュ信号 20 出力制御信号 21 出力トライステートバッファ 23 入出力端子 25a Ｐチャネルトランジスタ 25b Ｎチャネルトランジスタ 26 出力バッファ 27 出力端子 28 発振回路 29 CPU 31 リセット回路 34 リセット信号 35 入出力ポート 36 ウォッチドッグタイマ 37 クリア信号
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年９月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】
【発明が解決しようとする課題】ところが、従来のウォ
ッチドッグタイマ33は発振不良やマイコンの暴走時にST
P 命令を拾う等によって発振回路28が発振停止した場
合、ウォッチドッグタイマ33のカウンタ１のカウンタソ
ースであるシステムクロック16が停止してカウンタ１が
カウント停止するためにシステムの監視機能を失うとい
う問題がある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】なお、入出力端子23から外部への配線を外
付け抵抗24を使ってプルアップ又はプルダウン（本実施
例ではプルアップ）することで、出力ポートとしての使
用時における入力バッファ22への入力をフローティング
にしたことによるゲート入力フローティングリーク電流
の発生を起こさずにシステムを使用できる。また外付け
抵抗24をあらかじめ内部に配置しても同様の効果を期待
できる。

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 システムクロックのカウント値が所定値
    に達する都度初期化されるカウンタのカウント値が所定
    値に達しても該カウンタが初期化されない場合にシステ
    ムのリセット信号をアサートするウォッチドッグタイマ
    回路において、システムクロックの立ち下がり後、シス
    テムクロックの次の立ち上がりまでの時間相当の時間が
    経過するとリフレッシュされるように時間設定された第
    １のタイマ回路と、システムクロックの立ち上がり後、
    システムクロックの次の立ち下がりまでの時間相当の時
    間が経過するとリフレッシュされるように時間設定され
    た第２のタイマ回路と、設定時間後に第１又は第２のタ
    イマ回路がリフレッシュされなかったシステムクロック
    の停止時にシステムのリセット信号をアサートするゲー
    ト回路とを備えたことを特徴とするウォッチドッグタイ
    マ回路。
  2. 【請求項２】 システムクロックの停止時に前記ゲート
    回路によるリセット信号のアサートを禁止する手段を備
    えた請求項１記載のウォッチドッグタイマ回路。
  3. 【請求項３】 請求項１又は２記載のウォッチドッグタ
    イマ回路と、該ウォッチドッグタイマ回路が前記リセッ
    ト信号をアサートすると、出力ポートの全部又は一部を
    フローティング状態にする回路とを備えたことを特徴と
    するマイクロコンピュータ。
  4. 【請求項４】 請求項１又は２記載のウォッチドッグタ
    イマ回路と、該ウォッチドッグタイマ回路が前記リセッ
    ト信号をアサートすると、出力ポートの全部又は一部の
    出力を“Ｈ”又は“Ｌ”のいずれかに固定する回路とを
    備えたことを特徴とするマイクロコンピュータ。
  5. 【請求項５】 請求項１又は２記載のウォッチドッグタ
    イマ回路と、該ウォッチドッグタイマ回路がアサートし
    た前記リセット信号を外部へ出力するためのバッファ回
    路と、該バッファ回路から外部へ前記リセット信号を出
    力する端子とを備えたことを特徴とするマイクロコンピ
    ュータ。
JP5116837A 1993-05-19 1993-05-19 ウォッチドッグタイマ回路 Pending JPH06332755A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP5116837A JPH06332755A (ja) 1993-05-19 1993-05-19 ウォッチドッグタイマ回路
US08/230,457 US5440603A (en) 1993-05-19 1994-04-20 Watch-dog timer circuit and a microcomputer equipped therewith
DE4417091A DE4417091C2 (de) 1993-05-19 1994-05-16 Mikrocomputer mit einer Überwachungszeitsteuerschaltung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5116837A JPH06332755A (ja) 1993-05-19 1993-05-19 ウォッチドッグタイマ回路

Publications (1)

Publication Number Publication Date
JPH06332755A true JPH06332755A (ja) 1994-12-02

Family

ID=14696859

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5116837A Pending JPH06332755A (ja) 1993-05-19 1993-05-19 ウォッチドッグタイマ回路

Country Status (3)

Country Link
US (1) US5440603A (ja)
JP (1) JPH06332755A (ja)
DE (1) DE4417091C2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008149159A (ja) * 2008-02-01 2008-07-03 Daiichi Shokai Co Ltd 遊技機の制御装置
JP2009302079A (ja) * 2008-06-10 2009-12-24 Mitsumi Electric Co Ltd タイマーを内蔵した半導体集積回路
JP2012208739A (ja) * 2011-03-30 2012-10-25 Nec Saitama Ltd 端末装置並びにフリーズ検出方法及び端末装置の制御方法
JP2014016840A (ja) * 2012-07-10 2014-01-30 Toyota Industries Corp ウオッチドッグタイマ回路

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07168741A (ja) * 1993-12-15 1995-07-04 Toshiba Corp ウォッチドッグタイマ装置
EP0709774A1 (en) * 1994-10-27 1996-05-01 STMicroelectronics S.r.l. Method and circuit for detecting a fault in a clock signal for microprocessor electronic devices including memory elements
DE69430372D1 (de) * 1994-10-27 2002-05-16 St Microelectronics Srl Schaltung zum Nachweis eines Fehlerzustandes eines Taktsignals für elektronische Mikroprozessorschaltungen
GB9603519D0 (en) * 1996-02-20 1996-04-17 Int Computers Ltd Watchdog circuit
JPH10269109A (ja) * 1997-03-21 1998-10-09 Mitsubishi Electric Corp マイクロコンピュータ
JPH11219305A (ja) * 1998-02-03 1999-08-10 Mitsubishi Electric Corp マイクロコンピュータのリセット装置及びマイクロコンピュータのリセット方法
JP2000122749A (ja) * 1998-10-20 2000-04-28 Mitsubishi Electric Corp 発振停止検出装置
JP2000187600A (ja) * 1998-12-22 2000-07-04 Nec Corp ウオッチドッグタイマ方式
JP3804454B2 (ja) * 2001-02-05 2006-08-02 株式会社デンソー 電子制御装置
JP2002304233A (ja) * 2001-04-04 2002-10-18 Mitsubishi Electric Corp タイマ回路
US7155628B2 (en) 2003-04-10 2006-12-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Integrated circuit and method for detecting the state of an oscillating signal
US20080140890A1 (en) * 2004-02-27 2008-06-12 Koninklijke Philips Electronics N.V. Electronic Circuit Arrangement For Detecting a Failing Clock
DE102004019392A1 (de) * 2004-04-19 2005-12-08 Endress + Hauser Gmbh + Co. Kg Digitaler Messumformer mit Stromsignal
JP4393954B2 (ja) * 2004-09-09 2010-01-06 Ｏｋｉセミコンダクタ株式会社 マイクロコンピュータ
EP2565653B1 (en) * 2011-09-05 2019-05-08 Fluke Corporation Watchdog for voltage detector with display triggering visual warning
US9697065B1 (en) 2016-03-09 2017-07-04 Nxp Usa, Inc. Systems and methods for managing reset
US10157087B1 (en) 2017-07-14 2018-12-18 Nxp Usa, Inc. Robust boot block design and architecture
CN111045505A (zh) * 2019-10-23 2020-04-21 盛科网络（苏州）有限公司 一种片上系统的延时复位装置及方法
CN114730281A (zh) 2019-11-26 2022-07-08 微芯片技术股份有限公司 具有引脚自主浮动的定时器电路和相关系统、方法和装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3207120A1 (de) * 1982-02-27 1983-09-08 Felten & Guilleaume Fernmeldeanlagen GmbH, 8500 Nürnberg Ueberwachungsschaltung fuer einen mikrocomputer
US4780843A (en) * 1983-11-07 1988-10-25 Motorola, Inc. Wait mode power reduction system and method for data processor
US4586179A (en) * 1983-12-09 1986-04-29 Zenith Electronics Corporation Microprocessor reset with power level detection and watchdog timer
DD262101A1 (de) * 1987-07-06 1988-11-16 Zeiss Jena Veb Carl Schaltungsanordnung zur taktueberwachung
JPS6479841A (en) * 1987-09-22 1989-03-24 Aisin Seiki Abnormality monitoring device for microcomputer

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008149159A (ja) * 2008-02-01 2008-07-03 Daiichi Shokai Co Ltd 遊技機の制御装置
JP2009302079A (ja) * 2008-06-10 2009-12-24 Mitsumi Electric Co Ltd タイマーを内蔵した半導体集積回路
JP2012208739A (ja) * 2011-03-30 2012-10-25 Nec Saitama Ltd 端末装置並びにフリーズ検出方法及び端末装置の制御方法
JP2014016840A (ja) * 2012-07-10 2014-01-30 Toyota Industries Corp ウオッチドッグタイマ回路

Also Published As

Publication number Publication date
DE4417091A1 (de) 1994-11-24
US5440603A (en) 1995-08-08
DE4417091C2 (de) 1999-08-19

Similar Documents

Publication Publication Date Title
JPH06332755A (ja) ウォッチドッグタイマ回路
US4879647A (en) Watchdog timer circuit suited for use in microcomputer
US5936452A (en) Device for detecting a plurality of signal levels indicating stopping of a clock signal
US7378887B2 (en) Semiconductor integrated circuit with power-on state stabilization
US4573117A (en) Method and apparatus in a data processor for selectively disabling a power-down instruction
WO2002069146A2 (en) Data processing system having an on-chip background debug system and method therefor
EP2783266A1 (en) Microprocessor, and method of managing reset events therefor
US20070064470A1 (en) Semiconductor device
JPH0792764B2 (ja) マイクロプロセッサ
JP2004280783A (ja) マイクロコンピュータ
US6624673B2 (en) Circuit for resetting a microcontroller
US11144104B2 (en) Mode selection circuit for low-cost integrated circuits such as microcontrollers
US8296592B2 (en) Semiconductor integrated circuit
US5896525A (en) Microcomputer with controller operating in synchronism with external synchronous signal
JP3080785B2 (ja) システムクロック選択回路
JPH0756774A (ja) ウォッチドッグタイマ
JPH0962649A (ja) 信号入出力回路
JP2698260B2 (ja) ウオッチドッグタイマ装置
JP2001356917A (ja) パルス判定装置
KR100407569B1 (ko) 발진제어기능을구비한발진회로
JPH07141076A (ja) 半導体集積回路
KR100329017B1 (ko) 워칭독타이머장치
JP3757407B2 (ja) 制御装置
JP2003234649A (ja) 入出力バッファ回路
JP3144811B2 (ja) 監視タイマ回路