JP2002304233A - タイマ回路 - Google Patents
タイマ回路Info
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- JP2002304233A JP2002304233A JP2001106429A JP2001106429A JP2002304233A JP 2002304233 A JP2002304233 A JP 2002304233A JP 2001106429 A JP2001106429 A JP 2001106429A JP 2001106429 A JP2001106429 A JP 2001106429A JP 2002304233 A JP2002304233 A JP 2002304233A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Abstract
(57)【要約】
【課題】 データパスを切り替えるスイッチ回路の負荷
を低減でき、意図したカウント期間に対して容易に補正
の実施が行えるようにすること。 【解決課題】 カウンタ１１６が、第１カウント期間お
よび第２カウント期間でのカウント動作を順に行う場合
において、補正値書込制御部３は、補正通知実行信号de
c＿WR＿REVに応答して補正レジスタ１０１に補正値を書
き込む。補正タイミングレジスタ１は、補正対象のカウ
ント期間を指定する信号REV＿MODを生成出力している。
カウント期間制御部１１９はカウンタ１１６の動作状態
を示す信号CNT＿UDFを出力している。補正値書込制御部
３は、信号REV＿MODと信号CNT＿UDFが示すカウント期間
が一致するとき、ＳＷ１０７，１０９を操作して補正レ
ジスタ１０２に書き込まれた補正値をアダー回路１１０
に入力させる。補正値がカウンタ１１６に設定され、カ
ウント期間の補正が実施される。
を低減でき、意図したカウント期間に対して容易に補正
の実施が行えるようにすること。 【解決課題】 カウンタ１１６が、第１カウント期間お
よび第２カウント期間でのカウント動作を順に行う場合
において、補正値書込制御部３は、補正通知実行信号de
c＿WR＿REVに応答して補正レジスタ１０１に補正値を書
き込む。補正タイミングレジスタ１は、補正対象のカウ
ント期間を指定する信号REV＿MODを生成出力している。
カウント期間制御部１１９はカウンタ１１６の動作状態
を示す信号CNT＿UDFを出力している。補正値書込制御部
３は、信号REV＿MODと信号CNT＿UDFが示すカウント期間
が一致するとき、ＳＷ１０７，１０９を操作して補正レ
ジスタ１０２に書き込まれた補正値をアダー回路１１０
に入力させる。補正値がカウンタ１１６に設定され、カ
ウント期間の補正が実施される。
Description
【０００１】
【発明の属する技術分野】この発明は、各種の計時動作
モードを有し、カウント動作中にそのカウント期間の補
正が可能なタイマ回路に関するものである。
モードを有し、カウント動作中にそのカウント期間の補
正が可能なタイマ回路に関するものである。
【０００２】
【従来の技術】ワンショット出力やディレイドワンショ
ット出力など、各種の計時動作モードを有するタイマ回
路では、カウント動作中にそのカウント期間の補正、つ
まりそのカウント期間を新しいカウント期間で置き換え
る補正が行えるようになっている。以下、図３０〜図４
０を用いて従来のタイマ回路について説明する。
ット出力など、各種の計時動作モードを有するタイマ回
路では、カウント動作中にそのカウント期間の補正、つ
まりそのカウント期間を新しいカウント期間で置き換え
る補正が行えるようになっている。以下、図３０〜図４
０を用いて従来のタイマ回路について説明する。
【０００３】なお、図３０は、従来のタイマ回路の構成
例である。図３１は、クロック生成部の構成例である。
図３２は、図３１におけるＦ／Ｆ３０２の内部構成の概
念図である。図３３は、図３０におけるカウント期間制
御部１１９の具体的な構成例である。図３４は、図３０
における補正値書込制御部１２３の具体的な構成例であ
る。図３５は、図３０におけるカウンタ値書込制御部１
２５の具体的な構成例である。図３６は、図３０におけ
るリロード値書込制御部１２６の具体的な構成例であ
る。図３７は、図３０における出力信号生成部１２１の
具体的な構成例である。図３８は、ディレイドワンショ
ット動作モードを説明するためのタイムチャートであ
る。図３９と図４０は、主にカウント期間の補正動作を
説明するためのタイムチャートである。
例である。図３１は、クロック生成部の構成例である。
図３２は、図３１におけるＦ／Ｆ３０２の内部構成の概
念図である。図３３は、図３０におけるカウント期間制
御部１１９の具体的な構成例である。図３４は、図３０
における補正値書込制御部１２３の具体的な構成例であ
る。図３５は、図３０におけるカウンタ値書込制御部１
２５の具体的な構成例である。図３６は、図３０におけ
るリロード値書込制御部１２６の具体的な構成例であ
る。図３７は、図３０における出力信号生成部１２１の
具体的な構成例である。図３８は、ディレイドワンショ
ット動作モードを説明するためのタイムチャートであ
る。図３９と図４０は、主にカウント期間の補正動作を
説明するためのタイムチャートである。
【０００４】図３０では、１６ビットカウンタを有する
タイマ回路が示されている。図３０において、データバ
ス１００には、スイッチ回路（以下「ＳＷ」と略記す
る）１０１を介して補正レジスタ１０２が接続され、Ｓ
Ｗ１０３を介してカウンタＷＲバッファ１０４が接続さ
れ、またＳＷ１０５を介してリロードレジスタ１０６が
接続されている。
タイマ回路が示されている。図３０において、データバ
ス１００には、スイッチ回路（以下「ＳＷ」と略記す
る）１０１を介して補正レジスタ１０２が接続され、Ｓ
Ｗ１０３を介してカウンタＷＲバッファ１０４が接続さ
れ、またＳＷ１０５を介してリロードレジスタ１０６が
接続されている。
【０００５】補正レジスタ１０２の出力は、ＳＷ１０７
を介して補正レジスタラッチ１０８に入力され、補正レ
ジスタラッチ１０８の出力は、ＳＷ１０９を介してアダ
ー回路１１０の一方の入力となっている。さらにこのア
ダー回路１１０の一方の入力には、ＳＷ１１１を介して
通常カウント動作（カウントダウン）を実施するための
入力が与えられるようになっている。アダー回路１１０
の他方の入力には、カウンタラッチ１１３からその保持
しているカウンタ値が与えられ、アダー回路１１０の出
力は、ＳＷ１１４，１１５を介してカウンタ１１６に入
力するようになっている。
を介して補正レジスタラッチ１０８に入力され、補正レ
ジスタラッチ１０８の出力は、ＳＷ１０９を介してアダ
ー回路１１０の一方の入力となっている。さらにこのア
ダー回路１１０の一方の入力には、ＳＷ１１１を介して
通常カウント動作（カウントダウン）を実施するための
入力が与えられるようになっている。アダー回路１１０
の他方の入力には、カウンタラッチ１１３からその保持
しているカウンタ値が与えられ、アダー回路１１０の出
力は、ＳＷ１１４，１１５を介してカウンタ１１６に入
力するようになっている。
【０００６】カウンタＷＲバッファ１０４の出力は、Ｓ
Ｗ１１７を介してカウンタ１１６の入力となっている。
リロードレジスタ１０６の出力は、ＳＷ１１８，１１５
を介してカウンタ１１６の入力となっている。カウンタ
１１６の出力は、カウント期間制御部１１９に直接入力
されているとともに、ＳＷ１２０を介してカウンタラッ
チ１１３に入力されている。ＳＷ１０７と１２０には、
オン・オフ制御信号として外部からタイマクロックTim
＿CLKが与えられている。
Ｗ１１７を介してカウンタ１１６の入力となっている。
リロードレジスタ１０６の出力は、ＳＷ１１８，１１５
を介してカウンタ１１６の入力となっている。カウンタ
１１６の出力は、カウント期間制御部１１９に直接入力
されているとともに、ＳＷ１２０を介してカウンタラッ
チ１１３に入力されている。ＳＷ１０７と１２０には、
オン・オフ制御信号として外部からタイマクロックTim
＿CLKが与えられている。
【０００７】カウント期間制御部１１９では、外部から
入力する、動作クロックdev＿CLKとソースカウントクロ
ックINCLKと補正実行信号REV＿ACTとに基づき、リロー
ド制御信号RLDとアンダーフロー信号UDFと停止信号dis
とが生成されるようになっている。アンダーフロー信号
UDFは、出力信号生成部１２１に与えられ、停止信号dis
は外部に出力される。またリロード制御信号RLDは、直
接ＳＷ１１８のオン・オフ制御信号となり、またインバ
ータ１２２を介してＳＷ１１４のオン・オフ制御信号と
なっている。カウント期間制御部１１９の具体的な内容
は、後述する（図３３）。
入力する、動作クロックdev＿CLKとソースカウントクロ
ックINCLKと補正実行信号REV＿ACTとに基づき、リロー
ド制御信号RLDとアンダーフロー信号UDFと停止信号dis
とが生成されるようになっている。アンダーフロー信号
UDFは、出力信号生成部１２１に与えられ、停止信号dis
は外部に出力される。またリロード制御信号RLDは、直
接ＳＷ１１８のオン・オフ制御信号となり、またインバ
ータ１２２を介してＳＷ１１４のオン・オフ制御信号と
なっている。カウント期間制御部１１９の具体的な内容
は、後述する（図３３）。
【０００８】出力信号生成部１２１では、Ｔフロップフ
ロップで構成され、ディレイドワンショット動作モード
において、間隔をおいて入力するアンダーフロー信号UD
Fを外部から入力する動作クロックdev＿CLKによって取
り込み、ディレイ後のワンショット期間を示す出力信号
ＴＯを生成するようになっている。出力信号生成部１２
１には、外部からイニシャライズ信号INIが入力されて
いる。出力信号生成部１２１の具体的な内容は、後述す
る（図３７）。
ロップで構成され、ディレイドワンショット動作モード
において、間隔をおいて入力するアンダーフロー信号UD
Fを外部から入力する動作クロックdev＿CLKによって取
り込み、ディレイ後のワンショット期間を示す出力信号
ＴＯを生成するようになっている。出力信号生成部１２
１には、外部からイニシャライズ信号INIが入力されて
いる。出力信号生成部１２１の具体的な内容は、後述す
る（図３７）。
【０００９】補正値書込制御部１２３では、外部から入
力する、補正実行通知信号dec＿WR＿REVと動作クロック
dev＿CLKとタイマクロックTim＿CLK1とソースカウント
クロックINCLK1とに基づき、選択信号REV＿SELと書込信
号WR＿REV＿Pと補正実行信号REV＿ACTとが生成されるよ
うになっている。なお、外部からタイマ停止信号Tim＿d
isが入力すると、選択信号REV＿SELと補正実行信号REV
＿ACTの生成は、停止されるようになっている。
力する、補正実行通知信号dec＿WR＿REVと動作クロック
dev＿CLKとタイマクロックTim＿CLK1とソースカウント
クロックINCLK1とに基づき、選択信号REV＿SELと書込信
号WR＿REV＿Pと補正実行信号REV＿ACTとが生成されるよ
うになっている。なお、外部からタイマ停止信号Tim＿d
isが入力すると、選択信号REV＿SELと補正実行信号REV
＿ACTの生成は、停止されるようになっている。
【００１０】選択信号REV＿SELは、直接ＳＷ１０９のオ
ン・オフ制御信号となり、またインバータ１２４を介し
てＳＷ１１１のオン・オフ制御信号となっている。書込
信号WR＿REV＿Pは、直接ＳＷ１０１のオン・オフ制御信
号となっている。補正実行信号REV＿ACTは、カウント期
間制御部１１９に出力されている。補正値書込制御部１
２３の具体的な内容は、後述する（図３４）。
ン・オフ制御信号となり、またインバータ１２４を介し
てＳＷ１１１のオン・オフ制御信号となっている。書込
信号WR＿REV＿Pは、直接ＳＷ１０１のオン・オフ制御信
号となっている。補正実行信号REV＿ACTは、カウント期
間制御部１１９に出力されている。補正値書込制御部１
２３の具体的な内容は、後述する（図３４）。
【００１１】カウンタ値書込制御部１２５では、外部か
ら入力する、カウンタ値書込要求dec＿WR＿CTと動作ク
ロックdev＿CLKとタイマクロックTim＿CLK1とに基づ
き、書込信号WR＿CT＿Pと制御信号CT＿CLKと制御信号WR
＿CT＿CLKとが生成されるようになっている。書込信号W
R＿CT＿Pは、ＳＷ１０３のオン・オフ制御信号となって
いる。制御信号CT＿CLKは、ＳＷ１１５のオン・オフ制
御信号となっている。制御信号WR＿CT＿CLKは、ＳＷ１
１７のオン・オフ制御信号となっている。カウンタ値書
込制御部１２５の具体的な内容は、後述する（図３
５）。
ら入力する、カウンタ値書込要求dec＿WR＿CTと動作ク
ロックdev＿CLKとタイマクロックTim＿CLK1とに基づ
き、書込信号WR＿CT＿Pと制御信号CT＿CLKと制御信号WR
＿CT＿CLKとが生成されるようになっている。書込信号W
R＿CT＿Pは、ＳＷ１０３のオン・オフ制御信号となって
いる。制御信号CT＿CLKは、ＳＷ１１５のオン・オフ制
御信号となっている。制御信号WR＿CT＿CLKは、ＳＷ１
１７のオン・オフ制御信号となっている。カウンタ値書
込制御部１２５の具体的な内容は、後述する（図３
５）。
【００１２】リロード値書込制御部１２６では、外部か
ら入力する、リロード値書込要求dec＿WR＿RLDと動作ク
ロックdev＿CLKとに基づき書込信号WR＿RLD＿Pが生成さ
れるようになっている。書込信号WR＿RLD＿Pは、ＳＷ１
０５のオン・オフ制御信号となっている。リロード値書
込制御部１２５の具体的な内容は、後述する（図３
６）。
ら入力する、リロード値書込要求dec＿WR＿RLDと動作ク
ロックdev＿CLKとに基づき書込信号WR＿RLD＿Pが生成さ
れるようになっている。書込信号WR＿RLD＿Pは、ＳＷ１
０５のオン・オフ制御信号となっている。リロード値書
込制御部１２５の具体的な内容は、後述する（図３
６）。
【００１３】次に、各要素の具体的な構成を説明する。
まず、図３１を用いてクロック生成部の構成を説明す
る。図３１に示すように、クロック生成部は、アンドゲ
ート３０１とフリップフロップ（以下「Ｆ／Ｆ」と略記
する）３０２とアンドゲート３０３とで構成されてい
る。
まず、図３１を用いてクロック生成部の構成を説明す
る。図３１に示すように、クロック生成部は、アンドゲ
ート３０１とフリップフロップ（以下「Ｆ／Ｆ」と略記
する）３０２とアンドゲート３０３とで構成されてい
る。
【００１４】外部から与えられるソースカウントクロッ
クINCLKは、内部のクロック発生器で発生するクロック
であり、図３９および図４０の（２）に示されている。
また、外部から与えられる動作クロック信号dev＿CLK
は、回路動作のためのクロックであり、図３９および図
４０の（１）に示すように、ソースカウントクロックIN
CLKと一定の関係を有して発生するようになっている。
アンドゲート３０１は、ソースカウントクロックINCLK
と動作クロックdev＿CLKとから、動作クロックdev＿CLK
の“Ｈ”タイミングに同期したタイマクロックTim＿CLK
を出力する（図３９および図４０の（４）参照）。
クINCLKは、内部のクロック発生器で発生するクロック
であり、図３９および図４０の（２）に示されている。
また、外部から与えられる動作クロック信号dev＿CLK
は、回路動作のためのクロックであり、図３９および図
４０の（１）に示すように、ソースカウントクロックIN
CLKと一定の関係を有して発生するようになっている。
アンドゲート３０１は、ソースカウントクロックINCLK
と動作クロックdev＿CLKとから、動作クロックdev＿CLK
の“Ｈ”タイミングに同期したタイマクロックTim＿CLK
を出力する（図３９および図４０の（４）参照）。
【００１５】Ｆ／Ｆ３０２は、データ入力端Ｄにソース
カウントクロックINCLKが入力され、クロック入力端CLK
に動作クロックdev＿CLKが入力され、出力端Ｑから動作
クロックdev＿CLKの“Ｈ”タイミングに同期したソース
カウントクロックINCLK1を出力する。アンドゲート３０
３は、ソースカウントクロックINCLK1と動作クロックde
v＿CLKとから、動作クロックdev＿CLKの“Ｌ”タイミン
グに同期したタイマクロックTim＿CLK1を出力する（図
３９および図４０の（５）参照）。
カウントクロックINCLKが入力され、クロック入力端CLK
に動作クロックdev＿CLKが入力され、出力端Ｑから動作
クロックdev＿CLKの“Ｈ”タイミングに同期したソース
カウントクロックINCLK1を出力する。アンドゲート３０
３は、ソースカウントクロックINCLK1と動作クロックde
v＿CLKとから、動作クロックdev＿CLKの“Ｌ”タイミン
グに同期したタイマクロックTim＿CLK1を出力する（図
３９および図４０の（５）参照）。
【００１６】図３２は、図３１におけるＦ／Ｆ３０２の
内部構成の概念図である。図３２において、データ入力
端Ｄは、ＳＷ３１１および遅延回路を構成する２つのイ
ンバータ３１２，３１３の直列回路を介して出力端Ｑに
接続されている。２つのインバータ３１２，３１３の直
列回路には、ＳＷ３１４が並列に接続されている。クロ
ック入力端CLKは、ＳＷ３１１の制御端に接続され、ま
たインバータ３１２を介してＳＷ３１４の制御端に接続
されている。
内部構成の概念図である。図３２において、データ入力
端Ｄは、ＳＷ３１１および遅延回路を構成する２つのイ
ンバータ３１２，３１３の直列回路を介して出力端Ｑに
接続されている。２つのインバータ３１２，３１３の直
列回路には、ＳＷ３１４が並列に接続されている。クロ
ック入力端CLKは、ＳＷ３１１の制御端に接続され、ま
たインバータ３１２を介してＳＷ３１４の制御端に接続
されている。
【００１７】クロック入力端CLKが“Ｈ”レベルのとき
は、ＳＷ３１１がオン動作を行い、ＳＷ３１４がオフ動
作を行うようになっている。したがって、データ入力端
Ｄに信号（INCLK）が印加されると、クロック入力端CLK
間に印加されるクロック（dev＿CLK）の“Ｈ”タイミン
グに同期してＳＷ３１１がオン動作を行って入力信号
（INCLK）が取り込まれ、２つのインバータ３１２，３
１３の直列回路で規定される遅延時間を経て出力端Ｑが
“Ｈ”レベルとなる。この動作は、入力信号（INCLK）
が“Ｈ”レベルを継続している間行われ、入力信号（IN
CLK）が“Ｌ”レベルに立ち下がると、同様の手順で出
力端Ｑが“Ｌ”レベルとなる。このようにしてソースカ
ウントクロックINCLKから１動作クロックdev＿CLK遅延
したソースカウントクロックINCLK1が生成される（図３
９および図４０の（３）参照）。
は、ＳＷ３１１がオン動作を行い、ＳＷ３１４がオフ動
作を行うようになっている。したがって、データ入力端
Ｄに信号（INCLK）が印加されると、クロック入力端CLK
間に印加されるクロック（dev＿CLK）の“Ｈ”タイミン
グに同期してＳＷ３１１がオン動作を行って入力信号
（INCLK）が取り込まれ、２つのインバータ３１２，３
１３の直列回路で規定される遅延時間を経て出力端Ｑが
“Ｈ”レベルとなる。この動作は、入力信号（INCLK）
が“Ｈ”レベルを継続している間行われ、入力信号（IN
CLK）が“Ｌ”レベルに立ち下がると、同様の手順で出
力端Ｑが“Ｌ”レベルとなる。このようにしてソースカ
ウントクロックINCLKから１動作クロックdev＿CLK遅延
したソースカウントクロックINCLK1が生成される（図３
９および図４０の（３）参照）。
【００１８】次に、図３３を用いてカウント期間制御部
１１９の具体的な内容を説明する。図３３に示すよう
に、カウント期間制御部１１９は、アンドゲート３２
１，３２２，３２３，３２４と、Ｆ／Ｆ３２５，Ｔ−Ｆ
／Ｆ３２６と、インバータ３２７とで構成されている。
１１９の具体的な内容を説明する。図３３に示すよう
に、カウント期間制御部１１９は、アンドゲート３２
１，３２２，３２３，３２４と、Ｆ／Ｆ３２５，Ｔ−Ｆ
／Ｆ３２６と、インバータ３２７とで構成されている。
【００１９】アンドゲート３２１には、カウンタ１１６
の１６ビット構成のカウンタ値が印加され、その１６ビ
ットが全てゼロのとき、アンドゲート３２２への出力を
“Ｈ”レベルにする。カウンタ１１６のカウンタ値が全
てゼロになったということは、当該カウント期間が終了
したことを意味する。なお、以後、１６ビットのデータ
構成を、Ｈ“××××”と表記する。
の１６ビット構成のカウンタ値が印加され、その１６ビ
ットが全てゼロのとき、アンドゲート３２２への出力を
“Ｈ”レベルにする。カウンタ１１６のカウンタ値が全
てゼロになったということは、当該カウント期間が終了
したことを意味する。なお、以後、１６ビットのデータ
構成を、Ｈ“××××”と表記する。
【００２０】アンドゲート３２２は、補正実行信号RFV
＿ACTが発生していない状態において、アンドゲート３
２１にてカウント値Ｈ“００００”が検出されたタイミ
ングとソースカウントクロックINCLKとの同期を取り、
アンダーフロー信号UDFを出力する（図３９および図４
０の（１７）参照）。なお、補正実行信号RFV＿ACTが発
生した状態では、アンダーフロー信号UDFの発生はキャ
ンセルされるようになっている。Ｆ／Ｆ３２５は、デー
タ入力端Ｄに上記のように発生したアンダーフロー信号
UDFが入力され、クロック入力端CLKに動作クロックdev
＿CLKが入力され、出力端Ｑから動作クロックdev＿CLK
に同期した信号UDF＿Dを出力する（図３９および図４０
の（１８）参照）。
＿ACTが発生していない状態において、アンドゲート３
２１にてカウント値Ｈ“００００”が検出されたタイミ
ングとソースカウントクロックINCLKとの同期を取り、
アンダーフロー信号UDFを出力する（図３９および図４
０の（１７）参照）。なお、補正実行信号RFV＿ACTが発
生した状態では、アンダーフロー信号UDFの発生はキャ
ンセルされるようになっている。Ｆ／Ｆ３２５は、デー
タ入力端Ｄに上記のように発生したアンダーフロー信号
UDFが入力され、クロック入力端CLKに動作クロックdev
＿CLKが入力され、出力端Ｑから動作クロックdev＿CLK
に同期した信号UDF＿Dを出力する（図３９および図４０
の（１８）参照）。
【００２１】Ｔ−Ｆ／Ｆ３２６は、トグル入力端ＴにＦ
／Ｆ３２５の出力（UDF＿D）が入力され、クロック入力
端CLKに動作クロックdev＿CLKがインバータ３２７を介
して入力され、出力端Ｑからカウンタ１１６の動作状態
を示す信号CNT＿UDFを動作クロックdev＿CLKの“Ｌ”タ
イミングに同期して出力する（図３９および図４０の
（１９）参照））。なお、図３７は、図３３におけるＴ
−Ｆ／Ｆ３２６の内部構成の概念図である。図３７にお
いて、Ｔ−Ｆ／Ｆ３２６は、アンドゲート３６１，３６
２と、ＳＷ３６３，３６４，３６５，３６６と、インバ
ータ３６７，３６８，３６９，３７０，３７１と、オア
ゲート３７２とで構成されている。Ｔ−Ｆ／Ｆ３２６
は、外部からリセット端に入力するタイマ停止信号Tim
＿disによってリセットされるようになっている。アン
ドゲート３２３は、カウンタ状態信号CNT＿UDFが“Ｌ”
レベルであるときのアンダーフロー信号UDFをリロード
制御信号RLDとして出力する（図３９および図４０の
（２０）参照））。アンドゲート３２４は、カウンタ状
態信号CNT＿UDFが“Ｈ”レベルであるときのアンダーフ
ロー信号UDFをタイマ停止信号disとして出力する。
／Ｆ３２５の出力（UDF＿D）が入力され、クロック入力
端CLKに動作クロックdev＿CLKがインバータ３２７を介
して入力され、出力端Ｑからカウンタ１１６の動作状態
を示す信号CNT＿UDFを動作クロックdev＿CLKの“Ｌ”タ
イミングに同期して出力する（図３９および図４０の
（１９）参照））。なお、図３７は、図３３におけるＴ
−Ｆ／Ｆ３２６の内部構成の概念図である。図３７にお
いて、Ｔ−Ｆ／Ｆ３２６は、アンドゲート３６１，３６
２と、ＳＷ３６３，３６４，３６５，３６６と、インバ
ータ３６７，３６８，３６９，３７０，３７１と、オア
ゲート３７２とで構成されている。Ｔ−Ｆ／Ｆ３２６
は、外部からリセット端に入力するタイマ停止信号Tim
＿disによってリセットされるようになっている。アン
ドゲート３２３は、カウンタ状態信号CNT＿UDFが“Ｌ”
レベルであるときのアンダーフロー信号UDFをリロード
制御信号RLDとして出力する（図３９および図４０の
（２０）参照））。アンドゲート３２４は、カウンタ状
態信号CNT＿UDFが“Ｈ”レベルであるときのアンダーフ
ロー信号UDFをタイマ停止信号disとして出力する。
【００２２】図３０に戻って、リロード制御信号RLDが
発生する前は、ＳＷ１１４がオン動作を行い、アダー回
路１１０の出力をカウンタ１１６へ送り込む動作が行わ
れるが、上記のように最初のアンダーフロー信号UDFに
よってリロード制御信号RLDが発生すると、ＳＷ１１８
がオン動作を行い、リロードレジスタ１０６のリロード
値をカウンタ１１６へ送り込む動作が行われる。
発生する前は、ＳＷ１１４がオン動作を行い、アダー回
路１１０の出力をカウンタ１１６へ送り込む動作が行わ
れるが、上記のように最初のアンダーフロー信号UDFに
よってリロード制御信号RLDが発生すると、ＳＷ１１８
がオン動作を行い、リロードレジスタ１０６のリロード
値をカウンタ１１６へ送り込む動作が行われる。
【００２３】次に、図３４を用いて補正値書込制御部１
２３の具体的な構成を説明する。図３４に示すように、
補正値書込制御部１２３は、Ｆ／Ｆ３３１，３３２，３
３３，３３４，３３５と、アンドゲート３３６，３３
７，３３８と、インバータ３３９，３４０．３４１と、
オアゲート３４２とで構成されている。
２３の具体的な構成を説明する。図３４に示すように、
補正値書込制御部１２３は、Ｆ／Ｆ３３１，３３２，３
３３，３３４，３３５と、アンドゲート３３６，３３
７，３３８と、インバータ３３９，３４０．３４１と、
オアゲート３４２とで構成されている。
【００２４】Ｆ／Ｆ３３１は、データ入力端Ｄに補正レ
ジスタ１０２への書き込み発生を通知する補正実行通知
信号dec＿WR＿REV（図３９および図４０の（９）参
照））が入力され、クロック入力端CLKに動作クロックd
ev＿CLKがインバータ３３９を介して入力され、出力端
Ｑからアンドゲート３３８に対して、補正実行通知信号
dec＿WR＿REVを動作クロックdev＿CLKの“Ｌ”タイミン
グに同期させたWR＿REVとして出力する（図３９および
図４０の（１０）参照））。アンドゲート３３８は、Ｆ
／Ｆ３３１の出力（WR＿REV）を動作クロックdev＿CLK
に同期させて書込信号WR＿REV＿Pとして出力する。書込
信号WR＿REV＿Pが発生すると、図３０において、ＳＷ１
０１がオン動作を行い、データバス１００から補正値が
取り込まれ、補正レジスタ１０２への書き込みが行われ
る（図３９および図４０の（１４）参照））。その後の
タイマクロックTim＿CLKによってＳＷ１０７がオン動作
を行うと、補正レジスタ１０２の内容が補正レジスタラ
ッチ１０８に取り込まれ、保持されるようになっている
（図３９および図４０の（１５）参照））。
ジスタ１０２への書き込み発生を通知する補正実行通知
信号dec＿WR＿REV（図３９および図４０の（９）参
照））が入力され、クロック入力端CLKに動作クロックd
ev＿CLKがインバータ３３９を介して入力され、出力端
Ｑからアンドゲート３３８に対して、補正実行通知信号
dec＿WR＿REVを動作クロックdev＿CLKの“Ｌ”タイミン
グに同期させたWR＿REVとして出力する（図３９および
図４０の（１０）参照））。アンドゲート３３８は、Ｆ
／Ｆ３３１の出力（WR＿REV）を動作クロックdev＿CLK
に同期させて書込信号WR＿REV＿Pとして出力する。書込
信号WR＿REV＿Pが発生すると、図３０において、ＳＷ１
０１がオン動作を行い、データバス１００から補正値が
取り込まれ、補正レジスタ１０２への書き込みが行われ
る（図３９および図４０の（１４）参照））。その後の
タイマクロックTim＿CLKによってＳＷ１０７がオン動作
を行うと、補正レジスタ１０２の内容が補正レジスタラ
ッチ１０８に取り込まれ、保持されるようになっている
（図３９および図４０の（１５）参照））。
【００２５】アンドゲート３３６は、補正実行通知信号
dec＿WR＿REVをソースカウントクロックINCLK1の“Ｌ”
タイミングに同期してオアゲート３４２に対し出力す
る。アンドゲート３３７は、補正実行通知信号dec＿WR
＿REVをソースカウントクロックINCLK1が“Ｈ”タイミ
ングに同期してＦ／Ｆ３３２のデータ入力端Ｄに印加す
る。Ｆ／Ｆ３３２は、クロック入力端に動作クロックde
v＿CLKがインバータ３４０を介して入力され、出力端Ｑ
からＦ／Ｆ３３３のデータ入力端Ｄに対して、アンドゲ
ート３３７の出力を動作クロックdev＿CLKの“Ｌ”タイ
ミングに同期させて出力する。Ｆ／Ｆ３３３は、クロッ
ク入力端に動作クロックdev＿CLKが入力され、出力端Ｑ
からオアゲート３４２に対して、Ｆ／Ｆ３３２の出力を
動作クロックdev＿CLKに同期させて出力する。
dec＿WR＿REVをソースカウントクロックINCLK1の“Ｌ”
タイミングに同期してオアゲート３４２に対し出力す
る。アンドゲート３３７は、補正実行通知信号dec＿WR
＿REVをソースカウントクロックINCLK1が“Ｈ”タイミ
ングに同期してＦ／Ｆ３３２のデータ入力端Ｄに印加す
る。Ｆ／Ｆ３３２は、クロック入力端に動作クロックde
v＿CLKがインバータ３４０を介して入力され、出力端Ｑ
からＦ／Ｆ３３３のデータ入力端Ｄに対して、アンドゲ
ート３３７の出力を動作クロックdev＿CLKの“Ｌ”タイ
ミングに同期させて出力する。Ｆ／Ｆ３３３は、クロッ
ク入力端に動作クロックdev＿CLKが入力され、出力端Ｑ
からオアゲート３４２に対して、Ｆ／Ｆ３３２の出力を
動作クロックdev＿CLKに同期させて出力する。
【００２６】オアゲート３４２は、アンドゲート３３６
とＦ／Ｆ３３３のいずれかの出力を、制御信号REV＿SET
としてＦ／Ｆ３３４に対し出力する。つまり、補正実行
通知信号dec＿WR＿REVの発生時期がソースカウントクロ
ックINCLK1と重ならなければ、補正実行通知信号dec＿W
R＿REVがそのまま制御信号REV＿SETとして出力される
（図４０の（１１）参照）。一方、重なる場合には、補
正実行通知信号dec＿WR＿REVが１動作クロックdev＿CLK
分遅延されて、制御信号REV＿SETとして出力されるよう
になっている（図３９の（１１）参照）。Ｆ／Ｆ３３４
は、タイマ停止信号Tim＿disが存在しない場合におい
て、制御信号REV＿SETとインバータ４３１を介して入力
される動作クロックdev＿CLKの“Ｈ”タイミングとに同
期してセットされ、補正実行信号REV＿ACTを出力する
（図３９および図４０の（１２）参照）。
とＦ／Ｆ３３３のいずれかの出力を、制御信号REV＿SET
としてＦ／Ｆ３３４に対し出力する。つまり、補正実行
通知信号dec＿WR＿REVの発生時期がソースカウントクロ
ックINCLK1と重ならなければ、補正実行通知信号dec＿W
R＿REVがそのまま制御信号REV＿SETとして出力される
（図４０の（１１）参照）。一方、重なる場合には、補
正実行通知信号dec＿WR＿REVが１動作クロックdev＿CLK
分遅延されて、制御信号REV＿SETとして出力されるよう
になっている（図３９の（１１）参照）。Ｆ／Ｆ３３４
は、タイマ停止信号Tim＿disが存在しない場合におい
て、制御信号REV＿SETとインバータ４３１を介して入力
される動作クロックdev＿CLKの“Ｈ”タイミングとに同
期してセットされ、補正実行信号REV＿ACTを出力する
（図３９および図４０の（１２）参照）。
【００２７】補正実行信号REV＿ACTは、Ｆ／Ｆ３３５の
データ入力端Ｄに印加されている。なお、Ｆ／Ｆ３３４
は、制御信号REV＿SETが発生していないときのタイマク
ロックTim＿CLK1の“Ｈ”タイミングで、またはタイマ
停止信号Tim＿disの入力によってリセットされるように
なっている。また、Ｆ／Ｆ３３５は、クロック入力端CL
Kに動作クロックdev＿CLKが入力され、補正実行信号REV
＿ACTを動作クロックdev＿CLKの“Ｈ”タイミングに同
期させて選択信号REV＿SELとして出力する（図３９およ
び図４０の（１３）参照））。選択信号REV＿SELが発生
すると、図３０において、ＳＷ１１１がオフ動作を行
い、ＳＷ１０９がオン動作を行って補正レジスタラッチ
１０８が保持する補正値がアダー回路１１０に取り込ま
れる。
データ入力端Ｄに印加されている。なお、Ｆ／Ｆ３３４
は、制御信号REV＿SETが発生していないときのタイマク
ロックTim＿CLK1の“Ｈ”タイミングで、またはタイマ
停止信号Tim＿disの入力によってリセットされるように
なっている。また、Ｆ／Ｆ３３５は、クロック入力端CL
Kに動作クロックdev＿CLKが入力され、補正実行信号REV
＿ACTを動作クロックdev＿CLKの“Ｈ”タイミングに同
期させて選択信号REV＿SELとして出力する（図３９およ
び図４０の（１３）参照））。選択信号REV＿SELが発生
すると、図３０において、ＳＷ１１１がオフ動作を行
い、ＳＷ１０９がオン動作を行って補正レジスタラッチ
１０８が保持する補正値がアダー回路１１０に取り込ま
れる。
【００２８】次に、図３５を用いてカウンタ値書込制御
部１２５の具体的な構成を説明する。図３５に示すよう
に、カウンタ値書込制御部１２５は、Ｆ／Ｆ３４１，３
４２とインバータ３４３，３４４とアンドゲート３４
５，３４６，３４７とで構成されている。
部１２５の具体的な構成を説明する。図３５に示すよう
に、カウンタ値書込制御部１２５は、Ｆ／Ｆ３４１，３
４２とインバータ３４３，３４４とアンドゲート３４
５，３４６，３４７とで構成されている。
【００２９】Ｆ／Ｆ３４１は、データ入力端Ｄに外部で
発生したカウンタ１１６への書込要求信号dec＿WR＿CT
が入力され、クロック入力端CLKに動作クロックdev＿CL
Kがインバータ３４３を介して入力され、書込要求信号d
ec＿WR＿CTを動作クロックdev＿CLKの“Ｌ”タイミング
に同期させて出力端ＱからＦ／Ｆ３４２のデータ入力端
Ｄとアンドゲート３４７とに対し出力する。アンドゲー
ト３４７は、Ｆ／Ｆ３４１の出力を動作クロックdev＿C
LKの“Ｈ”タイミングに同期させて書込信号WR＿CT＿P
として出力する。書込信号WR＿CT＿Pが発生すると、図
３０において、ＳＷ１０３がオン動作を行い、データバ
ス１００上のカウンタ値が取り込まれ、カウンタＷＲバ
ッファ１０４に書き込まれるようになっている。
発生したカウンタ１１６への書込要求信号dec＿WR＿CT
が入力され、クロック入力端CLKに動作クロックdev＿CL
Kがインバータ３４３を介して入力され、書込要求信号d
ec＿WR＿CTを動作クロックdev＿CLKの“Ｌ”タイミング
に同期させて出力端ＱからＦ／Ｆ３４２のデータ入力端
Ｄとアンドゲート３４７とに対し出力する。アンドゲー
ト３４７は、Ｆ／Ｆ３４１の出力を動作クロックdev＿C
LKの“Ｈ”タイミングに同期させて書込信号WR＿CT＿P
として出力する。書込信号WR＿CT＿Pが発生すると、図
３０において、ＳＷ１０３がオン動作を行い、データバ
ス１００上のカウンタ値が取り込まれ、カウンタＷＲバ
ッファ１０４に書き込まれるようになっている。
【００３０】Ｆ／Ｆ３４２は、クロック入力端CLKに動
作クロックdev＿CLKが入力され、Ｆ／Ｆ３４１の出力を
動作クロックdev＿CLKの“Ｈ”タイミングに同期させて
出力端Ｑからアンドゲート３４５，３４６に対し出力す
る。アンドゲート３４５は、タイマクロックTim＿CLK1
が入力され、Ｆ／Ｆ３４２の出力が“Ｌ”レベルである
ときのタイマクロックTim＿CLK1を制御信号CT＿CLKとし
て出力する。制御信号CT＿CLKが発生すると、図３０に
おいて、ＳＷ１１５がオン動作を行い、ＳＷ１１４の出
力（つまりアダー回路１１０の出力）またはＳＷ１１８
の出力（つまりリロードレジスタ１０６の出力）がカウ
ンタ１１６に書き込まれるようになっている。
作クロックdev＿CLKが入力され、Ｆ／Ｆ３４１の出力を
動作クロックdev＿CLKの“Ｈ”タイミングに同期させて
出力端Ｑからアンドゲート３４５，３４６に対し出力す
る。アンドゲート３４５は、タイマクロックTim＿CLK1
が入力され、Ｆ／Ｆ３４２の出力が“Ｌ”レベルである
ときのタイマクロックTim＿CLK1を制御信号CT＿CLKとし
て出力する。制御信号CT＿CLKが発生すると、図３０に
おいて、ＳＷ１１５がオン動作を行い、ＳＷ１１４の出
力（つまりアダー回路１１０の出力）またはＳＷ１１８
の出力（つまりリロードレジスタ１０６の出力）がカウ
ンタ１１６に書き込まれるようになっている。
【００３１】アンドゲート３４６は、動作クロックdev
＿CLKがインバータ３４４を介して入力され、Ｆ／Ｆ３
４２の出力を動作クロックdev＿CLKの“Ｌ”タイミング
に同期させて制御信号WR＿CT＿CLKとして出力する。制
御信号WR＿CT＿CLKが発生すると、制御信号CT＿CLKはマ
スクされ、図３０において、ＳＷ１１７がオン動作を行
い、カウンタＷＲバッファ１０４に格納されているカウ
ント値がカウンタ１１６に書き込まれるようになってい
る。
＿CLKがインバータ３４４を介して入力され、Ｆ／Ｆ３
４２の出力を動作クロックdev＿CLKの“Ｌ”タイミング
に同期させて制御信号WR＿CT＿CLKとして出力する。制
御信号WR＿CT＿CLKが発生すると、制御信号CT＿CLKはマ
スクされ、図３０において、ＳＷ１１７がオン動作を行
い、カウンタＷＲバッファ１０４に格納されているカウ
ント値がカウンタ１１６に書き込まれるようになってい
る。
【００３２】次に、図３６を用いてリロード値書込制御
部１２６の具体的な構成を説明する。図３６に示すよう
に、リロード値書込制御部１２６は、Ｆ／Ｆ３５１とイ
ンバータ３５２とアンドゲート３５３とで構成されてい
る。
部１２６の具体的な構成を説明する。図３６に示すよう
に、リロード値書込制御部１２６は、Ｆ／Ｆ３５１とイ
ンバータ３５２とアンドゲート３５３とで構成されてい
る。
【００３３】Ｆ／Ｆ３５１は、データ入力端Ｄに外部で
発生したリロードレジスタ１０６への書込要求信号dec
＿WR＿RLDが入力され、クロック入力端CLKに動作クロッ
クdev＿CLKがインバータ３５２を介して入力され、書込
要求信号dec＿WR＿RLDを動作クロックdev＿CLKの“Ｌ”
タイミングに同期させて出力端Ｑからアンドゲート３５
３に出力する。アンドゲート３５３は、Ｆ／Ｆ３５１の
出力を動作クロックdev＿CLKの“Ｈ”タイミングに同期
させた書込信号WR＿RLD＿Pとして出力する。書込信号WR
＿RLD＿Pが発生すると、図３０において、ＳＷ１０５が
オン動作を行い、データバス１００上のリロード値が取
り込まれ、リロードレジスタ１０６に書き込まれるよう
になっている。
発生したリロードレジスタ１０６への書込要求信号dec
＿WR＿RLDが入力され、クロック入力端CLKに動作クロッ
クdev＿CLKがインバータ３５２を介して入力され、書込
要求信号dec＿WR＿RLDを動作クロックdev＿CLKの“Ｌ”
タイミングに同期させて出力端Ｑからアンドゲート３５
３に出力する。アンドゲート３５３は、Ｆ／Ｆ３５１の
出力を動作クロックdev＿CLKの“Ｈ”タイミングに同期
させた書込信号WR＿RLD＿Pとして出力する。書込信号WR
＿RLD＿Pが発生すると、図３０において、ＳＷ１０５が
オン動作を行い、データバス１００上のリロード値が取
り込まれ、リロードレジスタ１０６に書き込まれるよう
になっている。
【００３４】次に、図３７を用いて出力信号生成部１２
１の具体的な構成を説明する。図３７では、出力信号生
成部１２１の要部であるＴフリップフロップの内部構成
が概念的に示されている。図３７において、Ｔフリップ
フロップは、アンドゲート３６１，３６２と、ＳＷ３６
３，３６４，３６５，３６６と、インバータ３６７，３
６８，３６９，３７０，３７１と、オアゲート３７２と
で構成されている。
１の具体的な構成を説明する。図３７では、出力信号生
成部１２１の要部であるＴフリップフロップの内部構成
が概念的に示されている。図３７において、Ｔフリップ
フロップは、アンドゲート３６１，３６２と、ＳＷ３６
３，３６４，３６５，３６６と、インバータ３６７，３
６８，３６９，３７０，３７１と、オアゲート３７２と
で構成されている。
【００３５】アンドゲート３６１は、データ入力端Ｔに
印加される信号（UDF）をクロック入力端CLKに印加され
るクロック（dev＿CLK）の“Ｈ”タイミングに同期して
取り込み、出力を“Ｈ”レベルにする。アンドゲート３
６１の出力は、ＳＷ３６３の制御端に与えられ、またイ
ンバータ３６７を介してＳＷ３６４の制御端に与えられ
ている。ＳＷ３６３の一端は、アンドゲート３６３およ
びインバータ３６２の直列回路を介して出力端Ｑに接続
されている。ＳＷ３６４は、アンドゲート３６２および
インバータ３６８の直列回路と並列に接続されている。
アンドゲート３６２とインバータ３６８の接続端は、Ｓ
Ｗ３６５の一端に接続され、ＳＷ３６５の他端は、ＳＷ
３６６の一端に接続されるとともに、インバータ３７１
およびオアゲート３７２の直列回路を介して、ＳＷ３６
６の他端とＳＷ３６３の他端とに接続されている。イニ
シャライズ信号INIは、インバータ３６９を介してアン
ドゲート３６２とオアゲート３７２とに入力されてい
る。
印加される信号（UDF）をクロック入力端CLKに印加され
るクロック（dev＿CLK）の“Ｈ”タイミングに同期して
取り込み、出力を“Ｈ”レベルにする。アンドゲート３
６１の出力は、ＳＷ３６３の制御端に与えられ、またイ
ンバータ３６７を介してＳＷ３６４の制御端に与えられ
ている。ＳＷ３６３の一端は、アンドゲート３６３およ
びインバータ３６２の直列回路を介して出力端Ｑに接続
されている。ＳＷ３６４は、アンドゲート３６２および
インバータ３６８の直列回路と並列に接続されている。
アンドゲート３６２とインバータ３６８の接続端は、Ｓ
Ｗ３６５の一端に接続され、ＳＷ３６５の他端は、ＳＷ
３６６の一端に接続されるとともに、インバータ３７１
およびオアゲート３７２の直列回路を介して、ＳＷ３６
６の他端とＳＷ３６３の他端とに接続されている。イニ
シャライズ信号INIは、インバータ３６９を介してアン
ドゲート３６２とオアゲート３７２とに入力されてい
る。
【００３６】以上の構成において、ＳＷ３６３は、アン
ドゲート３６１の出力が“Ｈ”レベルとなる期間だけオ
ン動作を行うようになっている。一方、ＳＷ３６４は、
アンドゲート３６１の出力が“Ｈ”レベルとなる期間だ
けオフ動作を行うようになっている。他方、ＳＷ３６５
と３６６は、交互にオン動作とオフ動作を繰り返すよう
になっている。
ドゲート３６１の出力が“Ｈ”レベルとなる期間だけオ
ン動作を行うようになっている。一方、ＳＷ３６４は、
アンドゲート３６１の出力が“Ｈ”レベルとなる期間だ
けオフ動作を行うようになっている。他方、ＳＷ３６５
と３６６は、交互にオン動作とオフ動作を繰り返すよう
になっている。
【００３７】出力端Ｑは、通常“Ｈ”レベルである。デ
ータ入力端Ｔに最初のアンダーフロー信号UDFが入力す
ると、ＳＷ３６３のオン動作とＳＷ３６４のオフ動作に
より出力端Ｑは、“Ｌ”レベルとなる。その後、ＳＷ３
６５と３６６が交互にオン動作とオフ動作を繰り返すこ
とにより、出力端Ｑの“Ｌ”レベル状態が維持される。
次いで、第２回目のアンダーフロー信号UDFが入力する
と、ＳＷ３６３のオン動作とＳＷ３６４のオフ動作によ
り出力端Ｑは、“Ｈ”レベルに戻る動作を行う。この出
力端Ｑの出力状態を反転させることにより、ディレイ後
のワンショット期間を示す出力信号ＴＯが得られる。
ータ入力端Ｔに最初のアンダーフロー信号UDFが入力す
ると、ＳＷ３６３のオン動作とＳＷ３６４のオフ動作に
より出力端Ｑは、“Ｌ”レベルとなる。その後、ＳＷ３
６５と３６６が交互にオン動作とオフ動作を繰り返すこ
とにより、出力端Ｑの“Ｌ”レベル状態が維持される。
次いで、第２回目のアンダーフロー信号UDFが入力する
と、ＳＷ３６３のオン動作とＳＷ３６４のオフ動作によ
り出力端Ｑは、“Ｈ”レベルに戻る動作を行う。この出
力端Ｑの出力状態を反転させることにより、ディレイ後
のワンショット期間を示す出力信号ＴＯが得られる。
【００３８】次に、以上のように構成される従来のタイ
マ回路の動作概要を説明する。図３０において、まず、
通常のワンショット動作モードでは、選択信号REV＿SEL
は“Ｌ”レベルであり、ＳＷ１１１がオン動作を行い、
通常カウント動作をするための設定値「−１（Ｈ“ＦＦ
ＦＦ”）」がアダー回路１１０に与えられている。
マ回路の動作概要を説明する。図３０において、まず、
通常のワンショット動作モードでは、選択信号REV＿SEL
は“Ｌ”レベルであり、ＳＷ１１１がオン動作を行い、
通常カウント動作をするための設定値「−１（Ｈ“ＦＦ
ＦＦ”）」がアダー回路１１０に与えられている。
【００３９】カウンタ値書込制御部１２５では、書込信
号WR＿CT＿PによりＳＷ１０３がオン動作を行い、デー
タバス１００上のカウンタ値がカウンタＷＲバッファ１
０４に取り込まれる。そして、制御信号WR＿CT＿CLKに
よりＳＷ１１７がオン動作を行い、カウンタＷＲバッフ
ァ１０４のカウンタ値がカウンタ１１６に設定される。
次いで、その後のタイマクロックTim＿CLKによってＳＷ
１２０がオン動作を行い、カウンタ１１６のカウンタ値
がカウンタラッチ１１３に取り込まれる。これにより、
アダー回路１１０において、カウンタラッチ１１３の値
と通常カウント動作をするための設定値「−１（Ｈ“Ｆ
ＦＦＦ”）」とが加算される。
号WR＿CT＿PによりＳＷ１０３がオン動作を行い、デー
タバス１００上のカウンタ値がカウンタＷＲバッファ１
０４に取り込まれる。そして、制御信号WR＿CT＿CLKに
よりＳＷ１１７がオン動作を行い、カウンタＷＲバッフ
ァ１０４のカウンタ値がカウンタ１１６に設定される。
次いで、その後のタイマクロックTim＿CLKによってＳＷ
１２０がオン動作を行い、カウンタ１１６のカウンタ値
がカウンタラッチ１１３に取り込まれる。これにより、
アダー回路１１０において、カウンタラッチ１１３の値
と通常カウント動作をするための設定値「−１（Ｈ“Ｆ
ＦＦＦ”）」とが加算される。
【００４０】このとき、リロード制御信号RLDは“Ｌ”
レベルであり、ＳＷ１１４がオン動作を行っている。ま
た、制御信号WR＿CT＿CLKに代わって制御信号CT＿CLKが
発生し、ＳＷ１１５がオン動作を行っている。したがっ
て、アダー回路１１０の出力「カウンタ値−１」が、Ｓ
Ｗ１１４，１１５を介してカウンタ１１６に取り込まれ
る。このように、通常のワンショット動作モードでは、
タイマクロックTim＿CLK、Tim＿CLK1の発生に伴い、カ
ウンタ値がダウンカウントされていくようになってい
る。
レベルであり、ＳＷ１１４がオン動作を行っている。ま
た、制御信号WR＿CT＿CLKに代わって制御信号CT＿CLKが
発生し、ＳＷ１１５がオン動作を行っている。したがっ
て、アダー回路１１０の出力「カウンタ値−１」が、Ｓ
Ｗ１１４，１１５を介してカウンタ１１６に取り込まれ
る。このように、通常のワンショット動作モードでは、
タイマクロックTim＿CLK、Tim＿CLK1の発生に伴い、カ
ウンタ値がダウンカウントされていくようになってい
る。
【００４１】次に、図３８を用いてディレイドワンショ
ット動作モードを説明する。図３８において、カウンタ
設定値とは、カウンタＷＲバッファ１０４およびＳＷ１
１７を介してカウンタ１１６に予め設定するディレイド
期間用のカウンタ値である。この設定は、書込信号WR＿
CT＿Pを発生することによって行われる。リロードレジ
スタ設定値とは、リロードレジスタ１０６に予め設定す
るディレイド期間後のワンショット期間用のカウンタ値
である。この設定は、書込信号WR＿RLD＿Pを発生するこ
とによって行われる。
ット動作モードを説明する。図３８において、カウンタ
設定値とは、カウンタＷＲバッファ１０４およびＳＷ１
１７を介してカウンタ１１６に予め設定するディレイド
期間用のカウンタ値である。この設定は、書込信号WR＿
CT＿Pを発生することによって行われる。リロードレジ
スタ設定値とは、リロードレジスタ１０６に予め設定す
るディレイド期間後のワンショット期間用のカウンタ値
である。この設定は、書込信号WR＿RLD＿Pを発生するこ
とによって行われる。
【００４２】当該タイマ回路がタイマイネーブルとな
り、動作が開始されると、カウンタ値より、カウントダ
ウン動作を実施する。カウンタ１１６のカウンタ値がＨ
“００００”となると、最初のアンダーフロー信号UDF
が発生する。それに伴い発生するリロード制御信号RLD
によりＳＷ１１８がオン動作を行い、リロードレジスタ
１０６に予め設定したワンショット期間用のカウンタ値
（以下「リロード値」という）がカウンタ１１６に取り
込まれる。
り、動作が開始されると、カウンタ値より、カウントダ
ウン動作を実施する。カウンタ１１６のカウンタ値がＨ
“００００”となると、最初のアンダーフロー信号UDF
が発生する。それに伴い発生するリロード制御信号RLD
によりＳＷ１１８がオン動作を行い、リロードレジスタ
１０６に予め設定したワンショット期間用のカウンタ値
（以下「リロード値」という）がカウンタ１１６に取り
込まれる。
【００４３】カウンタ１１６では、リロード値からダウ
ンカウント動作が行われ、カウンタ値がＨ“００００”
となると、第２回目のアンダーフロー信号UDFが発生
し、これによりタイマ停止信号disが発生し、カウント
動作が停止される。出力信号生成部１２１では、最初の
アンダーフロー信号UDFから第２回目のアンダーフロー
信号UDFまでの期間内、タイマ信号ＴＯを出力する。
ンカウント動作が行われ、カウンタ値がＨ“００００”
となると、第２回目のアンダーフロー信号UDFが発生
し、これによりタイマ停止信号disが発生し、カウント
動作が停止される。出力信号生成部１２１では、最初の
アンダーフロー信号UDFから第２回目のアンダーフロー
信号UDFまでの期間内、タイマ信号ＴＯを出力する。
【００４４】次に、カウント期間を補正する場合の動作
について図３９および図４０を参照して説明する。カウ
ント期間の補正動作は補正値書込制御部１２３に補正実
行通知信号dec＿WR＿REV（図３９および図４０の
（９））が入力することにより開始される。
について図３９および図４０を参照して説明する。カウ
ント期間の補正動作は補正値書込制御部１２３に補正実
行通知信号dec＿WR＿REV（図３９および図４０の
（９））が入力することにより開始される。
【００４５】即ち、補正実行通知信号dec＿WR＿REVの入
力により制御信号WR＿REV（図３９および図４０の（１
０））が発生し、書込信号WR＿REV＿Pが発生すると、Ｓ
Ｗ１０１がオン動作を行い、データバス１００から補正
設定値が取り込まれ、補正レジスタ１０２に書き込まれ
る（図３９および図４０の（１４））。その後、タイマ
クロックTim＿CLKによってＳＷ１０７がオン動作を行う
ことにより、補正レジスタ１０２の補正設定値が補正レ
ジスタラッチ１０８に書き込まれ、保持される（図３９
および図４０の（１５））。また、同時にタイマクロッ
クTim＿CLKによってＳＷ１２０がオン動作を行うことに
より、カウンタ１１６のカウンタ値（図３９および図４
０の（８））がカウンタラッチ１１３に書き込まれ（図
３９および図４０の（６））、アダー回路１１０に対し
て保持出力される。
力により制御信号WR＿REV（図３９および図４０の（１
０））が発生し、書込信号WR＿REV＿Pが発生すると、Ｓ
Ｗ１０１がオン動作を行い、データバス１００から補正
設定値が取り込まれ、補正レジスタ１０２に書き込まれ
る（図３９および図４０の（１４））。その後、タイマ
クロックTim＿CLKによってＳＷ１０７がオン動作を行う
ことにより、補正レジスタ１０２の補正設定値が補正レ
ジスタラッチ１０８に書き込まれ、保持される（図３９
および図４０の（１５））。また、同時にタイマクロッ
クTim＿CLKによってＳＷ１２０がオン動作を行うことに
より、カウンタ１１６のカウンタ値（図３９および図４
０の（８））がカウンタラッチ１１３に書き込まれ（図
３９および図４０の（６））、アダー回路１１０に対し
て保持出力される。
【００４６】一方、選択信号REV＿SEL（図３９および図
４０の（１３））によりＳＷ１０９がオン動作を行い、
補正レジスタラッチ１０８の補正設定値がアダー回路１
１０に対して保持出力される。その結果、アダー回路１
１０において、カウンタ値と補正設定値との加算が実行
される（図３９および図４０の（７））。このとき、リ
ロード制御信号RLDは“Ｌ”レベルであるので（図３９
および図４０の（２０））、ＳＷ１１４はオン動作を行
っている。
４０の（１３））によりＳＷ１０９がオン動作を行い、
補正レジスタラッチ１０８の補正設定値がアダー回路１
１０に対して保持出力される。その結果、アダー回路１
１０において、カウンタ値と補正設定値との加算が実行
される（図３９および図４０の（７））。このとき、リ
ロード制御信号RLDは“Ｌ”レベルであるので（図３９
および図４０の（２０））、ＳＷ１１４はオン動作を行
っている。
【００４７】したがって、カウンタ値書込制御部１２５
から制御信号CT＿CLKが発生すると、ＳＷ１１５がオン
動作を行い、アダー回路１１０の出力がカウンタ１１６
に取り込まれ（図３９および図４０の（８））、カウン
タ値が新しいカウンタ値に置き換えられる、つまりカウ
ント期間の補正が完了する。完了後は、選択信号REV＿S
ELが、“Ｌ”レベルとなり、補正されたカウンタ値によ
る通常のカウント動作に戻るようになっている。
から制御信号CT＿CLKが発生すると、ＳＷ１１５がオン
動作を行い、アダー回路１１０の出力がカウンタ１１６
に取り込まれ（図３９および図４０の（８））、カウン
タ値が新しいカウンタ値に置き換えられる、つまりカウ
ント期間の補正が完了する。完了後は、選択信号REV＿S
ELが、“Ｌ”レベルとなり、補正されたカウンタ値によ
る通常のカウント動作に戻るようになっている。
【００４８】
【発明が解決しようとする課題】上記のカウント期間の
補正動作においては、例えばカウンタＷＲバッファ１０
４の設定値について補正すべきところをリロードレジス
タ１０６の設定値について補正を行ってしまう、という
意図しないカウント期間に対して補正操作が実行されて
しまう可能性があった。
補正動作においては、例えばカウンタＷＲバッファ１０
４の設定値について補正すべきところをリロードレジス
タ１０６の設定値について補正を行ってしまう、という
意図しないカウント期間に対して補正操作が実行されて
しまう可能性があった。
【００４９】そこで、従来では、ディレイドワンショッ
トモードにおける、カウンタＷＲバッファ１０４の設定
値とロードレジスタ１０６の設定値のように、２つ以上
の設定値によるタイミング信号出力を行う動作におい
て、その動作途中でカウント期間の補正を実施する場合
には、出力信号ＴＯの状態を確認して現在のカウンタの
動作状態を読み取る。そして、読み取ったカウンタの動
作状態が、補正を実施した期間の動作であるかどうかを
確認し、実施すべきタイミングであれば、補正を実行
（補正レジスタへの書込を実行）し、その決定に基づき
定めたタイミングで補正レジスタへの書き込みが実行さ
れるように補正実行通知信号dec＿WR＿REVを発生するよ
うにしていた。
トモードにおける、カウンタＷＲバッファ１０４の設定
値とロードレジスタ１０６の設定値のように、２つ以上
の設定値によるタイミング信号出力を行う動作におい
て、その動作途中でカウント期間の補正を実施する場合
には、出力信号ＴＯの状態を確認して現在のカウンタの
動作状態を読み取る。そして、読み取ったカウンタの動
作状態が、補正を実施した期間の動作であるかどうかを
確認し、実施すべきタイミングであれば、補正を実行
（補正レジスタへの書込を実行）し、その決定に基づき
定めたタイミングで補正レジスタへの書き込みが実行さ
れるように補正実行通知信号dec＿WR＿REVを発生するよ
うにしていた。
【００５０】このように、従来では、意図しないカウン
ト期間に対して補正が実施されるのを避けるために、ソ
フトウェアによってカウンタの動作状態を調べるなど本
来の動作とは異なる動作・処理を行う必要があったの
で、ソフトウェアの負荷が大きくなり、また補正の実施
も面倒であった。
ト期間に対して補正が実施されるのを避けるために、ソ
フトウェアによってカウンタの動作状態を調べるなど本
来の動作とは異なる動作・処理を行う必要があったの
で、ソフトウェアの負荷が大きくなり、また補正の実施
も面倒であった。
【００５１】この発明は、上記に鑑みてなされたもの
で、意図したカウント期間に対して容易に補正の実施が
行えるタイマ回路を得ることを目的とする。
で、意図したカウント期間に対して容易に補正の実施が
行えるタイマ回路を得ることを目的とする。
【００５２】
【課題を解決するための手段】上記目的を達成するため
に、この発明にかかるタイマ回路は、第１カウント期間
および第２カウント期間でのカウント動作を順に行うカ
ウンタと、前記カウンタの前記第１カウント期間でのカ
ウント動作終了有無を検出することにより、前記カウン
タのカウント動作期間が前記第１カウント期間と前記第
２カウント期間のとのいずれであるかを判断する判断手
段と、補正対象のカウント期間を設定する設定手段と、
補正要求の発生に伴い補正値が書き込まれる記憶手段
と、前記補正要求の発生を受けて、前記判断手段が判断
したカウント期間と前記設定手段が設定したカウント期
間との一致不一致を判断し、一致するとき前記カウンタ
に前記補正値によるカウント動作を実行させるカウント
期間補正手段とを備えていることを特徴とする。
に、この発明にかかるタイマ回路は、第１カウント期間
および第２カウント期間でのカウント動作を順に行うカ
ウンタと、前記カウンタの前記第１カウント期間でのカ
ウント動作終了有無を検出することにより、前記カウン
タのカウント動作期間が前記第１カウント期間と前記第
２カウント期間のとのいずれであるかを判断する判断手
段と、補正対象のカウント期間を設定する設定手段と、
補正要求の発生に伴い補正値が書き込まれる記憶手段
と、前記補正要求の発生を受けて、前記判断手段が判断
したカウント期間と前記設定手段が設定したカウント期
間との一致不一致を判断し、一致するとき前記カウンタ
に前記補正値によるカウント動作を実行させるカウント
期間補正手段とを備えていることを特徴とする。
【００５３】この発明によれば、カウンタが、第１カウ
ント期間および第２カウント期間でのカウント動作を順
に行う場合において、判断手段が、カウンタの第１カウ
ント期間でのカウント動作終了有無を検出することによ
り、カウンタのカウント動作期間が第１カウント期間と
第２カウント期間とのいずれであるかを判断している。
これは、元々一回路内での制御に用いられているもので
あるが、その性格に着目してこの発明で利用するように
したものである。一方、設定手段により、補正を意図す
るカウント期間を設定する。これは、別の用途で用いら
れている第１カウント期間と第２カウント期間を識別す
る制御信号から生成することができる。補正要求が発生
すると、記憶手段に補正値が書き込まれるとともに、カ
ウント期間補正手段が、判断手段が判断したカウント期
間と設定手段が設定したカウント期間との一致不一致を
判断し、一致するとき、その一致したカウント期間でカ
ウント動作を行っているカウンタに記憶手段に書き込ま
れた補正値を設定し、設定した補正値によるカウント動
作を実行させる。
ント期間および第２カウント期間でのカウント動作を順
に行う場合において、判断手段が、カウンタの第１カウ
ント期間でのカウント動作終了有無を検出することによ
り、カウンタのカウント動作期間が第１カウント期間と
第２カウント期間とのいずれであるかを判断している。
これは、元々一回路内での制御に用いられているもので
あるが、その性格に着目してこの発明で利用するように
したものである。一方、設定手段により、補正を意図す
るカウント期間を設定する。これは、別の用途で用いら
れている第１カウント期間と第２カウント期間を識別す
る制御信号から生成することができる。補正要求が発生
すると、記憶手段に補正値が書き込まれるとともに、カ
ウント期間補正手段が、判断手段が判断したカウント期
間と設定手段が設定したカウント期間との一致不一致を
判断し、一致するとき、その一致したカウント期間でカ
ウント動作を行っているカウンタに記憶手段に書き込ま
れた補正値を設定し、設定した補正値によるカウント動
作を実行させる。
【００５４】つぎの発明にかかるタイマ回路は、前記カ
ウント期間補正手段は、前記設定手段が設定したカウン
ト期間が前記第２カウント期間である場合に、前記判断
手段が判断したカウント期間が前記第１カウント期間で
あるときは、前記判定手段が前記第２カウント期間を判
断するまで待機し、一致したとき、前記カウンタに前記
補正値によるカウント動作を実行させることを特徴とす
る。
ウント期間補正手段は、前記設定手段が設定したカウン
ト期間が前記第２カウント期間である場合に、前記判断
手段が判断したカウント期間が前記第１カウント期間で
あるときは、前記判定手段が前記第２カウント期間を判
断するまで待機し、一致したとき、前記カウンタに前記
補正値によるカウント動作を実行させることを特徴とす
る。
【００５５】この発明によれば、設定手段により設定し
た補正を意図したカウント期間と判断手段が判断したカ
ウント期間とが一致しない場合でも、判断手段が判断し
たカウント期間が第１カウント期間で、補正を意図した
カウント期間がその後にカウント動作が行われる第２カ
ウント期間であるときは、カウンタが第２カウント期間
でのカウント動作に移行するのを待って、カウンタに記
憶手段に書き込まれた補正値を設定し、設定した補正値
によるカウント動作を実行させる。
た補正を意図したカウント期間と判断手段が判断したカ
ウント期間とが一致しない場合でも、判断手段が判断し
たカウント期間が第１カウント期間で、補正を意図した
カウント期間がその後にカウント動作が行われる第２カ
ウント期間であるときは、カウンタが第２カウント期間
でのカウント動作に移行するのを待って、カウンタに記
憶手段に書き込まれた補正値を設定し、設定した補正値
によるカウント動作を実行させる。
【００５６】つぎの発明にかかるタイマ回路は、前記カ
ウント期間補正手段は、前記第１カウント期間における
補正実施の有無を記憶し、前記設定手段が設定したカウ
ント期間と前記判断手段が判断したカウント期間とが共
に前記第２カウント期間である場合に、前記記憶内容を
参照し前記第１カウント期間における補正が行われてい
るとき、当該第２カウント期間において前記カウンタに
前記補正値によるカウント動作を実行させることを特徴
とする。
ウント期間補正手段は、前記第１カウント期間における
補正実施の有無を記憶し、前記設定手段が設定したカウ
ント期間と前記判断手段が判断したカウント期間とが共
に前記第２カウント期間である場合に、前記記憶内容を
参照し前記第１カウント期間における補正が行われてい
るとき、当該第２カウント期間において前記カウンタに
前記補正値によるカウント動作を実行させることを特徴
とする。
【００５７】この発明によれば、設定手段が設定したカ
ウント期間と判断手段が判断したカウント期間とが共に
第２カウント期間である場合に、第１カウント期間にお
ける補正実施の有無を確認し、第１カウント期間におけ
る補正が行われていることを条件に当該第２カウント期
間での補正を実施する。したがって、第２カウント期間
についての補正が直ちに実施可能な状況であっても、第
１カウント期間で補正が行われていない場合には、第２
カウント期間でも補正は行われないことになる。
ウント期間と判断手段が判断したカウント期間とが共に
第２カウント期間である場合に、第１カウント期間にお
ける補正実施の有無を確認し、第１カウント期間におけ
る補正が行われていることを条件に当該第２カウント期
間での補正を実施する。したがって、第２カウント期間
についての補正が直ちに実施可能な状況であっても、第
１カウント期間で補正が行われていない場合には、第２
カウント期間でも補正は行われないことになる。
【００５８】つぎの発明にかかるタイマ回路は、第１カ
ウント期間および第２カウント期間でのカウント動作を
順に行うカウンタと、前記カウンタの前記第１カウント
期間でのカウント動作終了有無を検出することにより、
前記カウンタのカウント動作期間が前記第１カウント期
間と前記第２カウント期間とのいずれであるかを判断す
る判断手段と、前記第１カウント期間用の補正値と前記
第２カウント期間用の補正値とがそれぞれ対応する補正
要求を受けて書き込まれる記憶手段と、補正要求の発生
を受けて、その補正要求に対応するカウント期間と前記
判断手段が判断したカウント期間との一致不一致を判断
し、一致するとき前記カウンタに前記記憶手段に書き込
まれた対応するカウント期間用の補正値によるカウント
動作を実行させるカウント期間補正手段とを備えている
ことを特徴とする。
ウント期間および第２カウント期間でのカウント動作を
順に行うカウンタと、前記カウンタの前記第１カウント
期間でのカウント動作終了有無を検出することにより、
前記カウンタのカウント動作期間が前記第１カウント期
間と前記第２カウント期間とのいずれであるかを判断す
る判断手段と、前記第１カウント期間用の補正値と前記
第２カウント期間用の補正値とがそれぞれ対応する補正
要求を受けて書き込まれる記憶手段と、補正要求の発生
を受けて、その補正要求に対応するカウント期間と前記
判断手段が判断したカウント期間との一致不一致を判断
し、一致するとき前記カウンタに前記記憶手段に書き込
まれた対応するカウント期間用の補正値によるカウント
動作を実行させるカウント期間補正手段とを備えている
ことを特徴とする。
【００５９】この発明によれば、カウンタが、第１カウ
ント期間および第２カウント期間でのカウント動作を順
に行う場合において、判断手段が、カウンタの第１カウ
ント期間でのカウント動作終了有無を検出することによ
り、カウンタのカウント動作期間が第１カウント期間と
第２カウント期間のいずれであるかを判断している。こ
れは、元々一回路内での制御に用いられていたものであ
るが、その性格に着目してこの発明で利用するようにし
たものである。そして、補正要求として第１カウント期
間についての補正要求と第２カウント期間についての補
正要求とが個別に発生するようにし、それぞれの補正要
求を受けて記憶手段には、第１カウント期間用の補正値
と前記第２カウント期間用の補正値とがそれぞれ書き込
まれるようになっている。補正要求が発生すると、記憶
手段に対応するカウント期間用の補正値が書き込まれる
とともに、カウント期間補正手段が、その補正要求に対
応するカウント期間と判断手段が判断したカウント期間
との一致不一致を判断し、一致するとき、カウンタに記
憶手段に書き込まれた対応するカウント期間用の補正値
を設定し、設定した補正値によるカウント動作を実行さ
せる。
ント期間および第２カウント期間でのカウント動作を順
に行う場合において、判断手段が、カウンタの第１カウ
ント期間でのカウント動作終了有無を検出することによ
り、カウンタのカウント動作期間が第１カウント期間と
第２カウント期間のいずれであるかを判断している。こ
れは、元々一回路内での制御に用いられていたものであ
るが、その性格に着目してこの発明で利用するようにし
たものである。そして、補正要求として第１カウント期
間についての補正要求と第２カウント期間についての補
正要求とが個別に発生するようにし、それぞれの補正要
求を受けて記憶手段には、第１カウント期間用の補正値
と前記第２カウント期間用の補正値とがそれぞれ書き込
まれるようになっている。補正要求が発生すると、記憶
手段に対応するカウント期間用の補正値が書き込まれる
とともに、カウント期間補正手段が、その補正要求に対
応するカウント期間と判断手段が判断したカウント期間
との一致不一致を判断し、一致するとき、カウンタに記
憶手段に書き込まれた対応するカウント期間用の補正値
を設定し、設定した補正値によるカウント動作を実行さ
せる。
【００６０】つぎの発明にかかるタイマ回路は、前記カ
ウント期間補正手段は、前記補正要求に対応するカウン
ト期間が前記第２カウント期間である場合に、前記判断
手段が判断したカウント期間が前記第１カウント期間で
あるときは、前記判定手段が前記第２カウント期間を判
断するまで待機し、一致したとき、前記カウンタに前記
記憶手段に格納した第２カウント期間用の補正値による
カウント動作を実行させることを特徴とする。
ウント期間補正手段は、前記補正要求に対応するカウン
ト期間が前記第２カウント期間である場合に、前記判断
手段が判断したカウント期間が前記第１カウント期間で
あるときは、前記判定手段が前記第２カウント期間を判
断するまで待機し、一致したとき、前記カウンタに前記
記憶手段に格納した第２カウント期間用の補正値による
カウント動作を実行させることを特徴とする。
【００６１】この発明によれば、発生した補正要求に対
応するカウント期間と判断手段が判断したカウント期間
とが一致しない場合でも、判断手段が判断したカウント
期間が第１カウント期間で、補正要求に対応するカウン
ト期間がその後にカウント動作が行われる第２カウント
期間であるときは、カウンタが第２カウント期間でのカ
ウント動作に移行するのを待って、カウンタに記憶手段
に書き込まれた第２カウント期間用の補正値を設定し、
設定した補正値によるカウント動作を実行させる。
応するカウント期間と判断手段が判断したカウント期間
とが一致しない場合でも、判断手段が判断したカウント
期間が第１カウント期間で、補正要求に対応するカウン
ト期間がその後にカウント動作が行われる第２カウント
期間であるときは、カウンタが第２カウント期間でのカ
ウント動作に移行するのを待って、カウンタに記憶手段
に書き込まれた第２カウント期間用の補正値を設定し、
設定した補正値によるカウント動作を実行させる。
【００６２】つぎの発明にかかるタイマ回路は、前記カ
ウント期間補正手段は、前記第１カウント期間における
補正実施の有無を記憶し、前記補正要求に対応するカウ
ント期間と前記判断手段が判断したカウント期間とが共
に前記第２カウント期間である場合に、前記記憶内容を
参照し前記第１カウント期間における補正が行われてい
るときに、当該第２カウント期間において前記カウンタ
に前記記憶手段に格納される第２カウント期間用の補正
値によるカウント動作を実行させることを特徴とする。
ウント期間補正手段は、前記第１カウント期間における
補正実施の有無を記憶し、前記補正要求に対応するカウ
ント期間と前記判断手段が判断したカウント期間とが共
に前記第２カウント期間である場合に、前記記憶内容を
参照し前記第１カウント期間における補正が行われてい
るときに、当該第２カウント期間において前記カウンタ
に前記記憶手段に格納される第２カウント期間用の補正
値によるカウント動作を実行させることを特徴とする。
【００６３】この発明によれば、補正要求に対応するカ
ウント期間と判断手段が判断したカウント期間とが共に
第２カウント期間である場合に、第１カウント期間にお
ける補正実施の有無を確認し、第１カウント期間におけ
る補正が行われていることを条件に当該第２カウント期
間での補正を実施する。したがって、第２カウント期間
についての補正が直ちに可能な状況であっても、第１カ
ウント期間で補正が行われていない場合には、第２カウ
ント期間でも補正は行われない。
ウント期間と判断手段が判断したカウント期間とが共に
第２カウント期間である場合に、第１カウント期間にお
ける補正実施の有無を確認し、第１カウント期間におけ
る補正が行われていることを条件に当該第２カウント期
間での補正を実施する。したがって、第２カウント期間
についての補正が直ちに可能な状況であっても、第１カ
ウント期間で補正が行われていない場合には、第２カウ
ント期間でも補正は行われない。
【００６４】
【発明の実施の形態】以下、添付図面を参照して、この
発明にかかるタイマ回路の好適な実施の形態を詳細に説
明する。
発明にかかるタイマ回路の好適な実施の形態を詳細に説
明する。
【００６５】実施の形態１．図１は、この発明の実施の
形態１によるタイマ回路の構成を示すブロック図であ
る。なお、図１では、図３０に示したタイマ回路の要素
と同一機能の要素には、同一の符号が付されている。こ
こでは、実施の形態１に係る部分、即ちカウント期間の
補正機能を中心に説明する。この点は、以下に説明する
各実施の形態においても同様である。
形態１によるタイマ回路の構成を示すブロック図であ
る。なお、図１では、図３０に示したタイマ回路の要素
と同一機能の要素には、同一の符号が付されている。こ
こでは、実施の形態１に係る部分、即ちカウント期間の
補正機能を中心に説明する。この点は、以下に説明する
各実施の形態においても同様である。
【００６６】図１に示すように、この実施の形態１によ
るタイマ回路は、図３０に示したタイマ回路において、
Ｄフリップフロップで構成される補正タイミングレジス
タ１と制御クロック生成部２とが新たに設けられてい
る。
るタイマ回路は、図３０に示したタイマ回路において、
Ｄフリップフロップで構成される補正タイミングレジス
タ１と制御クロック生成部２とが新たに設けられてい
る。
【００６７】制御クロック生成部２は、外部から入力す
る制御信号dec＿WR＿RMODと動作クロックdev＿CLKとに
基づき制御クロックWR＿RMOD＿Pを発生し、補正タイミ
ングレジスタ２に与えるように動作している。この制御
クロック生成部２は、具体的には、例えば図２に示すよ
うに、Ｆ／Ｆ２１とインバータ２２とアンドゲート２３
とで構成されている。
る制御信号dec＿WR＿RMODと動作クロックdev＿CLKとに
基づき制御クロックWR＿RMOD＿Pを発生し、補正タイミ
ングレジスタ２に与えるように動作している。この制御
クロック生成部２は、具体的には、例えば図２に示すよ
うに、Ｆ／Ｆ２１とインバータ２２とアンドゲート２３
とで構成されている。
【００６８】図２において、Ｆ／Ｆ２１は、データ入力
端Ｄに外部で発生した制御信号dec＿WR＿RMODが入力さ
れ、クロック入力端CLKに動作クロックdev＿CLKがイン
バータ２２を介して入力され、制御信号dec＿WR＿RMOD
を動作クロックdev＿CLKの“Ｌ”タイミングに同期させ
て出力端Ｑからアンドゲート２３に出力する。アンドゲ
ート２３は、Ｆ／Ｆ２１の出力を動作クロックdev＿CLK
の“Ｈ”タイミングに同期させて制御クロックWR＿RMOD
＿Pとして出力する。このようにして、制御クロック生
成部２は、制御クロックWR＿RMOD＿Pを発生している。
端Ｄに外部で発生した制御信号dec＿WR＿RMODが入力さ
れ、クロック入力端CLKに動作クロックdev＿CLKがイン
バータ２２を介して入力され、制御信号dec＿WR＿RMOD
を動作クロックdev＿CLKの“Ｌ”タイミングに同期させ
て出力端Ｑからアンドゲート２３に出力する。アンドゲ
ート２３は、Ｆ／Ｆ２１の出力を動作クロックdev＿CLK
の“Ｈ”タイミングに同期させて制御クロックWR＿RMOD
＿Pとして出力する。このようにして、制御クロック生
成部２は、制御クロックWR＿RMOD＿Pを発生している。
【００６９】図１に戻って、補正タイミングレジスタ１
は、データ入力端Ｄにデータバス１００中の１つの制御
信号（例えばディレイドワンショット動作モードにおけ
るディレイ期間とその後のワンショット期間とを識別す
る制御信号）が入力され、クロック入力端CLKに制御ク
ロックWR＿RMOD＿Pが入力され、補正を有効とするカウ
ント期間を指定する有効期間指定信号REV＿MODを発生す
る。
は、データ入力端Ｄにデータバス１００中の１つの制御
信号（例えばディレイドワンショット動作モードにおけ
るディレイ期間とその後のワンショット期間とを識別す
る制御信号）が入力され、クロック入力端CLKに制御ク
ロックWR＿RMOD＿Pが入力され、補正を有効とするカウ
ント期間を指定する有効期間指定信号REV＿MODを発生す
る。
【００７０】ここで、有効期間指定信号REV＿MODは、
“Ｌ”レベルであるときは、カウンタＷＲバッファ１０
４の設定値によるカウント期間の補正が有効であること
を指示する。また、有効期間指定信号REV＿MODは、
“Ｈ”レベルであるときは、リロードレジスタ１０６の
設定値によるカウント期間の補正が有効であることを指
示するとしている。
“Ｌ”レベルであるときは、カウンタＷＲバッファ１０
４の設定値によるカウント期間の補正が有効であること
を指示する。また、有効期間指定信号REV＿MODは、
“Ｈ”レベルであるときは、リロードレジスタ１０６の
設定値によるカウント期間の補正が有効であることを指
示するとしている。
【００７１】また、図１に示すように、この実施の形態
１によるタイマ回路は、図３０に示したタイマ回路にお
いて、補正値書込制御部１２３に代えて、補正値書込制
御部３が設けられ、カウント期間制御部１１９において
従来では内部で使用されていた制御信号UDF＿Dおよびカ
ウンタ状態信号CNT＿UDFを補正値書込制御部３が用いる
ようにしている。また、補正値書込制御部３には、補正
タイミングレジスタ１から有効期間指定信号REV＿MODが
入力されている。
１によるタイマ回路は、図３０に示したタイマ回路にお
いて、補正値書込制御部１２３に代えて、補正値書込制
御部３が設けられ、カウント期間制御部１１９において
従来では内部で使用されていた制御信号UDF＿Dおよびカ
ウンタ状態信号CNT＿UDFを補正値書込制御部３が用いる
ようにしている。また、補正値書込制御部３には、補正
タイミングレジスタ１から有効期間指定信号REV＿MODが
入力されている。
【００７２】ここで、カウンタ状態信号CNT＿UDFが
“Ｌ”レベルであることは、当該タイマ回路がディスエ
ーブル状態にある、または、タイマ起動後最初のアンダ
ーフローが発生するまでの状態（つまり、カウンタＷＲ
バッファ１０４の設定値からのダウンカウント動作状
態）にあることを示している。また、カウンタ状態信号
CNT＿UDFが“Ｈ”レベルであることは、最初のアンダー
フローが発生した状態から第２回目のアンダーフローが
発生するまでの状態、つまり、リロードレジスタ１０６
の設定値からのダウンカウント動作状態を示している。
本発明では、この性格を積極的に利用することにしたも
のである。
“Ｌ”レベルであることは、当該タイマ回路がディスエ
ーブル状態にある、または、タイマ起動後最初のアンダ
ーフローが発生するまでの状態（つまり、カウンタＷＲ
バッファ１０４の設定値からのダウンカウント動作状
態）にあることを示している。また、カウンタ状態信号
CNT＿UDFが“Ｈ”レベルであることは、最初のアンダー
フローが発生した状態から第２回目のアンダーフローが
発生するまでの状態、つまり、リロードレジスタ１０６
の設定値からのダウンカウント動作状態を示している。
本発明では、この性格を積極的に利用することにしたも
のである。
【００７３】補正値書込制御部３は、補正値書込制御部
１２３と同様に、補正実行通知信号dec＿WR＿REVを受け
て補正レジスタ１０２への書き込みを実行するが、この
実施の形態１では、次のようにして補正動作を制御する
ようになっている。
１２３と同様に、補正実行通知信号dec＿WR＿REVを受け
て補正レジスタ１０２への書き込みを実行するが、この
実施の形態１では、次のようにして補正動作を制御する
ようになっている。
【００７４】即ち、補正値書込制御部３は、補正実行通
知信号dec＿WR＿REVを受けて補正レジスタ１０２への書
き込みを実行する際に、まず有効期間指定信号REV＿MOD
とカウンタ状態信号CNT＿UDFとに基づき補正が有効なカ
ウント期間を判断する。そして、その判断した補正有効
カウント期間において発生した補正実行通知信号dec＿W
R＿REVを有効として補正動作を実施する。その他の場合
には、補正実行通知信号dec＿WR＿REVを無効として補正
処理を実施しないようにしている。
知信号dec＿WR＿REVを受けて補正レジスタ１０２への書
き込みを実行する際に、まず有効期間指定信号REV＿MOD
とカウンタ状態信号CNT＿UDFとに基づき補正が有効なカ
ウント期間を判断する。そして、その判断した補正有効
カウント期間において発生した補正実行通知信号dec＿W
R＿REVを有効として補正動作を実施する。その他の場合
には、補正実行通知信号dec＿WR＿REVを無効として補正
処理を実施しないようにしている。
【００７５】補正値書込制御部３は、具体的には、例え
ば、図３に示すように構成されている。図３では、図３
５で示した構成にこの実施の形態１に係る部分を追加す
る形で示されている。即ち、図３において、２つのアン
ドゲートとオアゲートとで構成される検出回路３１と、
アンドゲート３３６に代わるアンドゲート３２と、アン
ドゲート３３７に代わるアンドゲート３３とが追加され
ている。
ば、図３に示すように構成されている。図３では、図３
５で示した構成にこの実施の形態１に係る部分を追加す
る形で示されている。即ち、図３において、２つのアン
ドゲートとオアゲートとで構成される検出回路３１と、
アンドゲート３３６に代わるアンドゲート３２と、アン
ドゲート３３７に代わるアンドゲート３３とが追加され
ている。
【００７６】検出回路３１では、有効期間指定信号REV
＿MODとカウンタ状態信号CNT＿UDFとが同じ信号状態と
なる場合を検出している。検出信号は、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1ととも
に、アンドゲート３２，３３に入力されている。アンド
ゲート３２の出力は、オアゲート３４２の一方の入力と
なっている。また、制御信号UDF＿Dは、アンドゲート３
３に入力され、アンドゲート３３の出力は、Ｆ／Ｆ３３
２のデータ入力端Ｄに印加されている。その他は、図３
５で示した構成と同様である。
＿MODとカウンタ状態信号CNT＿UDFとが同じ信号状態と
なる場合を検出している。検出信号は、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1ととも
に、アンドゲート３２，３３に入力されている。アンド
ゲート３２の出力は、オアゲート３４２の一方の入力と
なっている。また、制御信号UDF＿Dは、アンドゲート３
３に入力され、アンドゲート３３の出力は、Ｆ／Ｆ３３
２のデータ入力端Ｄに印加されている。その他は、図３
５で示した構成と同様である。
【００７７】したがって、図３に示す構成によれば、補
正実行通知信号dec＿WR＿REVが入力すると、従来例と同
様に書込信号WR＿REV＿Pが発生し、補正レジスタ１０２
への書き込みが実行される。ところが、制御信号REV＿S
ETは、有効期間指定信号REV＿MODとカウンタ状態信号CN
T＿UDFとが同じ信号状態となる場合であって、補正実行
通知信号dec＿WR＿REVとソースカウントクロックINCLK1
とが重ならない場合と、補正実行通知信号dec＿WR＿REV
とソースカウントクロックINCLK1とが重なるが制御信号
UDF＿Dの発生がない場合とでのみ発生する。
正実行通知信号dec＿WR＿REVが入力すると、従来例と同
様に書込信号WR＿REV＿Pが発生し、補正レジスタ１０２
への書き込みが実行される。ところが、制御信号REV＿S
ETは、有効期間指定信号REV＿MODとカウンタ状態信号CN
T＿UDFとが同じ信号状態となる場合であって、補正実行
通知信号dec＿WR＿REVとソースカウントクロックINCLK1
とが重ならない場合と、補正実行通知信号dec＿WR＿REV
とソースカウントクロックINCLK1とが重なるが制御信号
UDF＿Dの発生がない場合とでのみ発生する。
【００７８】この場合にアダー回路１１０への入力を制
御する選択信号REV＿SELが発生し、補正レジスタラッチ
１０８の設定値がアダー回路１１０に入力し、カウンタ
１１６のカウンタ値が補正される。有効期間指定信号RE
V＿MODとカウンタ状態信号CNT＿UDFとが同じ信号状態で
ない場合には、補正実行通知信号dec＿WR＿REVの発生に
より補正レジスタ１０２への書き込みは行われるが、選
択信号REV＿SELが発生せず、カウンタ１１６のカウンタ
値は補正されない構成となっている。
御する選択信号REV＿SELが発生し、補正レジスタラッチ
１０８の設定値がアダー回路１１０に入力し、カウンタ
１１６のカウンタ値が補正される。有効期間指定信号RE
V＿MODとカウンタ状態信号CNT＿UDFとが同じ信号状態で
ない場合には、補正実行通知信号dec＿WR＿REVの発生に
より補正レジスタ１０２への書き込みは行われるが、選
択信号REV＿SELが発生せず、カウンタ１１６のカウンタ
値は補正されない構成となっている。
【００７９】次に、以上のように構成されるタイマ回路
のカウント期間の補正動作について、図４〜図１１に示
すタイムチャートを用いて説明する。なお、図４〜図１
１では、図３９、図４０に有効期間指定信号REV＿MODを
追加した形で示されている。
のカウント期間の補正動作について、図４〜図１１に示
すタイムチャートを用いて説明する。なお、図４〜図１
１では、図３９、図４０に有効期間指定信号REV＿MODを
追加した形で示されている。
【００８０】図４は、有効期間指定信号REV＿MODとカウ
ンタ状態信号CNT＿UDFとが共に“Ｌ”レベルで、補正実
行通知信号dec＿WR＿REVとソースカウントクロックINCL
K1とが重なる場合でのカウント期間の補正動作を説明す
るタイムチャートである。図５は、有効期間指定信号RE
V＿MODとカウンタ状態信号CNT＿UDFとが共に“Ｌ”レベ
ルで、補正実行通知信号dec＿WR＿REVとソースカウント
クロックINCLK1とが重ならない場合でのカウント期間の
補正動作を説明するタイムチャートである。
ンタ状態信号CNT＿UDFとが共に“Ｌ”レベルで、補正実
行通知信号dec＿WR＿REVとソースカウントクロックINCL
K1とが重なる場合でのカウント期間の補正動作を説明す
るタイムチャートである。図５は、有効期間指定信号RE
V＿MODとカウンタ状態信号CNT＿UDFとが共に“Ｌ”レベ
ルで、補正実行通知信号dec＿WR＿REVとソースカウント
クロックINCLK1とが重ならない場合でのカウント期間の
補正動作を説明するタイムチャートである。
【００８１】図４、図５において、補正実行通知信号de
c＿WR＿REV（１０）の発生タイミングにおいて有効期間
指定信号REV＿MOD（９）が“Ｌ”レベルであるので、カ
ウンタＷＲバッファ１０４の設定値によるカウント期間
の補正が有効であることが指示されている。また、補正
実行通知信号dec＿WR＿REV（１０）の発生タイミングに
おいてカウンタ状態信号CNT＿UDFが“Ｌ”レベルである
ので、カウンタ１１６では、カウンタＷＲバッファ１０
４の設定値によるカウンタ動作状態にあることが示され
ている。
c＿WR＿REV（１０）の発生タイミングにおいて有効期間
指定信号REV＿MOD（９）が“Ｌ”レベルであるので、カ
ウンタＷＲバッファ１０４の設定値によるカウント期間
の補正が有効であることが指示されている。また、補正
実行通知信号dec＿WR＿REV（１０）の発生タイミングに
おいてカウンタ状態信号CNT＿UDFが“Ｌ”レベルである
ので、カウンタ１１６では、カウンタＷＲバッファ１０
４の設定値によるカウンタ動作状態にあることが示され
ている。
【００８２】したがって、有効期間指定信号REV＿MODが
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致するので、図４に示す場合で
は、補正実行通知信号dec＿WR＿REV（１０）の発生後、
制御信号WR＿REV（１１）が発生して補正レジスタ１０
２への書き込みが行われる（１５）。次いで、制御信号
REV＿SET（１２）、補正実行信号REV＿ACT（１３）、選
択信号REV＿SEL（１４）が順々に発生して補正レジスタ
ラッチ１０８への設定が行われ（１６）、その設定値が
アダー回路１１０へ入力される。これにより、カウンタ
ＷＲバッファ１０４の設定値によるカウント期間の補正
が実施される。
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致するので、図４に示す場合で
は、補正実行通知信号dec＿WR＿REV（１０）の発生後、
制御信号WR＿REV（１１）が発生して補正レジスタ１０
２への書き込みが行われる（１５）。次いで、制御信号
REV＿SET（１２）、補正実行信号REV＿ACT（１３）、選
択信号REV＿SEL（１４）が順々に発生して補正レジスタ
ラッチ１０８への設定が行われ（１６）、その設定値が
アダー回路１１０へ入力される。これにより、カウンタ
ＷＲバッファ１０４の設定値によるカウント期間の補正
が実施される。
【００８３】また、図５に示す場合では、補正実行通知
信号dec＿WR＿REV（１０）の発生後、制御信号WR＿REV
（１１）が発生して補正レジスタ１０２への書き込みが
行われる（１５）。そして、補正実行通知信号dec＿WR
＿REV（１０）の発生と同じタイミングで発生する制御
信号REV＿SET（１２）により、補正実行信号REV＿ACT
（１３）、選択信号REV＿SEL（１４）が順々に発生して
補正レジスタラッチ１０８への設定が行われ（１６）、
その設定値がアダー回路１１０へ入力される。これによ
り、カウンタＷＲバッファ１０４の設定値によるカウン
ト期間の補正が実施される。
信号dec＿WR＿REV（１０）の発生後、制御信号WR＿REV
（１１）が発生して補正レジスタ１０２への書き込みが
行われる（１５）。そして、補正実行通知信号dec＿WR
＿REV（１０）の発生と同じタイミングで発生する制御
信号REV＿SET（１２）により、補正実行信号REV＿ACT
（１３）、選択信号REV＿SEL（１４）が順々に発生して
補正レジスタラッチ１０８への設定が行われ（１６）、
その設定値がアダー回路１１０へ入力される。これによ
り、カウンタＷＲバッファ１０４の設定値によるカウン
ト期間の補正が実施される。
【００８４】次に、図６は、有効期間指定信号REV＿MOD
が“Ｈ”レベル、カウンタ状態信号CNT＿UDFが“Ｌ”レ
ベルで、補正実行通知信号dec＿WR＿REVとソースカウン
トクロックINCLK1とが重なる場合でのカウント期間の補
正動作を説明するタイムチャートである。図７は、有効
期間指定信号REV＿MODが“Ｈ”レベル、カウンタ状態信
号CNT＿UDFが“Ｌ”レベルで、補正実行通知信号dec＿W
R＿REVとソースカウントクロックINCLK1とが重ならない
場合でのカウント期間の補正動作を説明するタイムチャ
ートである。
が“Ｈ”レベル、カウンタ状態信号CNT＿UDFが“Ｌ”レ
ベルで、補正実行通知信号dec＿WR＿REVとソースカウン
トクロックINCLK1とが重なる場合でのカウント期間の補
正動作を説明するタイムチャートである。図７は、有効
期間指定信号REV＿MODが“Ｈ”レベル、カウンタ状態信
号CNT＿UDFが“Ｌ”レベルで、補正実行通知信号dec＿W
R＿REVとソースカウントクロックINCLK1とが重ならない
場合でのカウント期間の補正動作を説明するタイムチャ
ートである。
【００８５】図６、図７において、補正実行通知信号de
c＿WR＿REV（１０）の発生タイミングにおいて有効期間
指定信号REV＿MOD（９）が“Ｈ”レベルであるので、リ
ロードレジスタ１０６の設定値によるカウント期間の補
正が有効であることが指示されている。また、補正実行
通知信号dec＿WR＿REV（１０）の発生タイミングにおい
てカウンタ状態信号CNT＿UDFが“Ｌ”レベルであるの
で、カウンタ１１６では、カウンタＷＲバッファ１０４
の設定値によるカウンタ動作状態にあることが示されて
いる。
c＿WR＿REV（１０）の発生タイミングにおいて有効期間
指定信号REV＿MOD（９）が“Ｈ”レベルであるので、リ
ロードレジスタ１０６の設定値によるカウント期間の補
正が有効であることが指示されている。また、補正実行
通知信号dec＿WR＿REV（１０）の発生タイミングにおい
てカウンタ状態信号CNT＿UDFが“Ｌ”レベルであるの
で、カウンタ１１６では、カウンタＷＲバッファ１０４
の設定値によるカウンタ動作状態にあることが示されて
いる。
【００８６】したがって、有効期間指定信号REV＿MODが
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致しないので、図６と図７に示
す場合では、補正実行通知信号dec＿WR＿REV（１０）の
発生後、制御信号WR＿REV（１１）が発生して補正レジ
スタ１０２への書き込みが行われるが（１５）、制御信
号REV＿SET（１２）が発生せず、カウント期間の補正は
実施されない。
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致しないので、図６と図７に示
す場合では、補正実行通知信号dec＿WR＿REV（１０）の
発生後、制御信号WR＿REV（１１）が発生して補正レジ
スタ１０２への書き込みが行われるが（１５）、制御信
号REV＿SET（１２）が発生せず、カウント期間の補正は
実施されない。
【００８７】次に、図８は、有効期間指定信号REV＿MOD
が“Ｌ”レベル、カウンタ状態信号CNT＿UDFが“Ｈ”レ
ベルで、補正実行通知信号dec＿WR＿REVとソースカウン
トクロックINCLK1とが重なる場合でのカウント期間の補
正動作を説明するタイムチャートである。図９は、有効
期間指定信号REV＿MODが“Ｌ”レベル、カウンタ状態信
号CNT＿UDFが“Ｈ”レベルで、補正実行通知信号dec＿W
R＿REVとソースカウントクロックINCLK1とが重ならない
場合でのカウント期間の補正動作を説明するタイムチャ
ートである。
が“Ｌ”レベル、カウンタ状態信号CNT＿UDFが“Ｈ”レ
ベルで、補正実行通知信号dec＿WR＿REVとソースカウン
トクロックINCLK1とが重なる場合でのカウント期間の補
正動作を説明するタイムチャートである。図９は、有効
期間指定信号REV＿MODが“Ｌ”レベル、カウンタ状態信
号CNT＿UDFが“Ｈ”レベルで、補正実行通知信号dec＿W
R＿REVとソースカウントクロックINCLK1とが重ならない
場合でのカウント期間の補正動作を説明するタイムチャ
ートである。
【００８８】図８、図９において、補正実行通知信号de
c＿WR＿REV（１０）の発生タイミングにおいて有効期間
指定信号REV＿MOD（９）が“Ｌ”レベルであるので、カ
ウンタＷＲバッファ１０４の設定値によるカウント期間
の補正が有効であることが指示されている。また、補正
実行通知信号dec＿WR＿REV（１０）の発生タイミングに
おいてカウンタ状態信号CNT＿UDFが“Ｈ”レベルである
ので、カウンタ１１６では、リロードレジスタ１０６の
設定値によるカウンタ動作状態にあることが示されてい
る。
c＿WR＿REV（１０）の発生タイミングにおいて有効期間
指定信号REV＿MOD（９）が“Ｌ”レベルであるので、カ
ウンタＷＲバッファ１０４の設定値によるカウント期間
の補正が有効であることが指示されている。また、補正
実行通知信号dec＿WR＿REV（１０）の発生タイミングに
おいてカウンタ状態信号CNT＿UDFが“Ｈ”レベルである
ので、カウンタ１１６では、リロードレジスタ１０６の
設定値によるカウンタ動作状態にあることが示されてい
る。
【００８９】したがって、有効期間指定信号REV＿MODが
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致しないので、図８と図９に示
す場合では、補正実行通知信号dec＿WR＿REV（１０）の
発生後、制御信号WR＿REV（１１）が発生して補正レジ
スタ１０２への書き込みが行われるが（１５）、制御信
号REV＿SET（１２）が発生せず、カウント期間の補正は
実施されない。
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致しないので、図８と図９に示
す場合では、補正実行通知信号dec＿WR＿REV（１０）の
発生後、制御信号WR＿REV（１１）が発生して補正レジ
スタ１０２への書き込みが行われるが（１５）、制御信
号REV＿SET（１２）が発生せず、カウント期間の補正は
実施されない。
【００９０】次に、図１０は、有効期間指定信号REV＿M
ODとカウンタ状態信号CNT＿UDFとが共に“Ｈ”レベル
で、補正実行通知信号dec＿WR＿REVとソースカウントク
ロックINCLK1とが重なる場合でのカウント期間の補正動
作を説明するタイムチャートである。図１１は、有効期
間指定信号REV＿MODとカウンタ状態信号CNT＿UDFとが共
に“Ｈ”レベルで、補正実行通知信号dec＿WR＿REVとソ
ースカウントクロックINCLK1とが重ならない場合でのカ
ウント期間の補正動作を説明するタイムチャートであ
る。
ODとカウンタ状態信号CNT＿UDFとが共に“Ｈ”レベル
で、補正実行通知信号dec＿WR＿REVとソースカウントク
ロックINCLK1とが重なる場合でのカウント期間の補正動
作を説明するタイムチャートである。図１１は、有効期
間指定信号REV＿MODとカウンタ状態信号CNT＿UDFとが共
に“Ｈ”レベルで、補正実行通知信号dec＿WR＿REVとソ
ースカウントクロックINCLK1とが重ならない場合でのカ
ウント期間の補正動作を説明するタイムチャートであ
る。
【００９１】図１０、図１１において、補正実行通知信
号dec＿WR＿REV（１０）の発生タイミングにおいて有効
期間指定信号REV＿MOD（９）が“Ｈ”レベルであるの
で、リロードレジスタ１０６の設定値によるカウント期
間の補正が有効であることが指示されている。また、補
正実行通知信号dec＿WR＿REV（１０）の発生タイミング
においてカウンタ状態信号CNT＿UDFが“Ｈ”レベルであ
るので、カウンタ１１６では、リロードレジスタ１０６
の設定値によるカウンタ動作状態にあることが示されて
いる。
号dec＿WR＿REV（１０）の発生タイミングにおいて有効
期間指定信号REV＿MOD（９）が“Ｈ”レベルであるの
で、リロードレジスタ１０６の設定値によるカウント期
間の補正が有効であることが指示されている。また、補
正実行通知信号dec＿WR＿REV（１０）の発生タイミング
においてカウンタ状態信号CNT＿UDFが“Ｈ”レベルであ
るので、カウンタ１１６では、リロードレジスタ１０６
の設定値によるカウンタ動作状態にあることが示されて
いる。
【００９２】したがって、有効期間指定信号REV＿MODが
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致するので、図１０に示す場合
では、補正実行通知信号dec＿WR＿REV（１０）の発生
後、制御信号WR＿REV（１１）が発生して補正レジスタ
１０２への書き込みが行われる（１５）。次いで制御信
号REV＿SET（１２）、補正実行信号REV＿ACT（１３）、
選択信号REV＿SEL（１４）が順々に発生して補正レジス
タラッチ１０８への設定が行われ（１６）、その設定値
がアダー回路１１０へ入力される。これにより、リロー
ドレジスタ１０６の設定値によるカウント期間の補正が
実施される。
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致するので、図１０に示す場合
では、補正実行通知信号dec＿WR＿REV（１０）の発生
後、制御信号WR＿REV（１１）が発生して補正レジスタ
１０２への書き込みが行われる（１５）。次いで制御信
号REV＿SET（１２）、補正実行信号REV＿ACT（１３）、
選択信号REV＿SEL（１４）が順々に発生して補正レジス
タラッチ１０８への設定が行われ（１６）、その設定値
がアダー回路１１０へ入力される。これにより、リロー
ドレジスタ１０６の設定値によるカウント期間の補正が
実施される。
【００９３】また、図１１に示す場合では、補正実行通
知信号dec＿WR＿REV（１０）の発生後、制御信号WR＿RE
V（１１）が発生して補正レジスタ１０２への書き込み
が行われる（１５）。そして、補正実行通知信号dec＿W
R＿REV（１０）の発生と同じタイミングで発生する制御
信号REV＿SET（１２）により、補正実行信号REV＿ACT
（１３）、選択信号REV＿SEL（１４）が順々に発生して
補正レジスタラッチ１０８への設定が行われ（１６）、
その設定値がアダー回路１１０へ入力される。これによ
り、リロードレジスタ１０６の設定値によるカウント期
間の補正が実施される。
知信号dec＿WR＿REV（１０）の発生後、制御信号WR＿RE
V（１１）が発生して補正レジスタ１０２への書き込み
が行われる（１５）。そして、補正実行通知信号dec＿W
R＿REV（１０）の発生と同じタイミングで発生する制御
信号REV＿SET（１２）により、補正実行信号REV＿ACT
（１３）、選択信号REV＿SEL（１４）が順々に発生して
補正レジスタラッチ１０８への設定が行われ（１６）、
その設定値がアダー回路１１０へ入力される。これによ
り、リロードレジスタ１０６の設定値によるカウント期
間の補正が実施される。
【００９４】このように、実施の形態１によれば、有効
期間指定信号REV＿MODとカウンタ動作状態信号CNT＿UDF
とに基づき、簡単かつ確実に意図したカウント期間の補
正が行えるので、ソフトウェアによりカウンタの動作状
態を調べる等の余分な操作・処理を不要にでき、ソフト
ウェアの負荷を軽減できる。ここに、カウンタ状態信号
CNT＿UDFは、一回路内の制御信号として存在していたも
のである。また、有効期間指定信号REV＿MODは、当該タ
イマ回路において別の用途に用いられていたカウント期
間を識別する制御信号から生成できる。したがって、ハ
ード・ソフトの増加は最小限に抑制できる。
期間指定信号REV＿MODとカウンタ動作状態信号CNT＿UDF
とに基づき、簡単かつ確実に意図したカウント期間の補
正が行えるので、ソフトウェアによりカウンタの動作状
態を調べる等の余分な操作・処理を不要にでき、ソフト
ウェアの負荷を軽減できる。ここに、カウンタ状態信号
CNT＿UDFは、一回路内の制御信号として存在していたも
のである。また、有効期間指定信号REV＿MODは、当該タ
イマ回路において別の用途に用いられていたカウント期
間を識別する制御信号から生成できる。したがって、ハ
ード・ソフトの増加は最小限に抑制できる。
【００９５】実施の形態２．図１２は、この発明の実施
の形態２によるタイマ回路の構成を示すブロック図であ
る。図１２に示すように、この実施の形態２によるタイ
マ回路では、実施の形態１（図１）において、補正値書
込制御部３を、補正制御信号生成部４に置き換えて構成
し、補正レジスタラッチ１０８への設定を制御するＳＷ
１０７を補正制御信号生成部４が取込信号REV＿PLSを発
生してオン・オフ制御するように構成されている。それ
に伴い、選択信号REV＿SELと補正実行信号REV＿ACTの生
成方法が異なっている。その他は、実施の形態１（図
１）と同様である。
の形態２によるタイマ回路の構成を示すブロック図であ
る。図１２に示すように、この実施の形態２によるタイ
マ回路では、実施の形態１（図１）において、補正値書
込制御部３を、補正制御信号生成部４に置き換えて構成
し、補正レジスタラッチ１０８への設定を制御するＳＷ
１０７を補正制御信号生成部４が取込信号REV＿PLSを発
生してオン・オフ制御するように構成されている。それ
に伴い、選択信号REV＿SELと補正実行信号REV＿ACTの生
成方法が異なっている。その他は、実施の形態１（図
１）と同様である。
【００９６】この実施の形態２では、有効期間指定信号
REV＿MODが指示するカウント期間とカウンタ状態信号CN
T＿UDFが示すカウンタ動作状態が一致する場合には、実
施の形態１と同様に直ちに補正を実施するが、さらに、
有効期間指定信号REV＿MODが指示するカウント期間とカ
ウンタ状態信号CNT＿UDFが示すカウンタ動作状態が一致
しない場合であっても、有効期間指定信号REV＿MODが
“Ｈ”レベルで、カウンタ状態信号CNT＿UDFが“Ｌ”レ
ベルであるときは、カウンタ状態信号CNT＿UDFが“Ｈ”
レベルとなるのを待って補正を実施するようにしてい
る。なお、タイマ動作停止時では、補正は無効となる点
は同様である。
REV＿MODが指示するカウント期間とカウンタ状態信号CN
T＿UDFが示すカウンタ動作状態が一致する場合には、実
施の形態１と同様に直ちに補正を実施するが、さらに、
有効期間指定信号REV＿MODが指示するカウント期間とカ
ウンタ状態信号CNT＿UDFが示すカウンタ動作状態が一致
しない場合であっても、有効期間指定信号REV＿MODが
“Ｈ”レベルで、カウンタ状態信号CNT＿UDFが“Ｌ”レ
ベルであるときは、カウンタ状態信号CNT＿UDFが“Ｈ”
レベルとなるのを待って補正を実施するようにしてい
る。なお、タイマ動作停止時では、補正は無効となる点
は同様である。
【００９７】補正制御信号生成部４は、具体的には、例
えば、図１３に示すように構成されている。図１３で
は、図３で示した構成にこの実施の形態２に係る部分を
追加する形で示されている。即ち、図１３において、Ｆ
／Ｆ４１，４２，４３と、アンドゲート４４，４５，４
６，４７，４８と、オアゲート４９，５０と、インバー
タ５１とが追加されている。
えば、図１３に示すように構成されている。図１３で
は、図３で示した構成にこの実施の形態２に係る部分を
追加する形で示されている。即ち、図１３において、Ｆ
／Ｆ４１，４２，４３と、アンドゲート４４，４５，４
６，４７，４８と、オアゲート４９，５０と、インバー
タ５１とが追加されている。
【００９８】アンドゲート４４には、有効期間指定信号
REV＿MODとカウンタ状態信号CNT＿UDFとが入力されてい
る。Ｆ／Ｆ４１には、セット信号として、動作クロック
dev＿CLKと補正実行通知信号dec＿WR＿REVとアンドゲー
ト４４の出力とが入力されている。アンドゲート４５に
は、Ｆ／Ｆ４１の出力（ｃ）とカウンタ状態信号CNT＿U
DFとが入力されている。アンドゲート４６には、タイマ
クロックTim＿CLKとアンドゲート４５の出力（ｄ）とが
入力されている。Ｆ／Ｆ４２では、データ入力端Ｄにア
ンドゲート４５の出力（ｄ）が入力され、クロック入力
端CLKに動作クロックdev＿CLKが入力されている。Ｆ／
Ｆ４１には、リセット信号として、タイマクロックTim
＿CLK1とＦ／Ｆ４２の出力（ｅ）とが入力されている。
REV＿MODとカウンタ状態信号CNT＿UDFとが入力されてい
る。Ｆ／Ｆ４１には、セット信号として、動作クロック
dev＿CLKと補正実行通知信号dec＿WR＿REVとアンドゲー
ト４４の出力とが入力されている。アンドゲート４５に
は、Ｆ／Ｆ４１の出力（ｃ）とカウンタ状態信号CNT＿U
DFとが入力されている。アンドゲート４６には、タイマ
クロックTim＿CLKとアンドゲート４５の出力（ｄ）とが
入力されている。Ｆ／Ｆ４２では、データ入力端Ｄにア
ンドゲート４５の出力（ｄ）が入力され、クロック入力
端CLKに動作クロックdev＿CLKが入力されている。Ｆ／
Ｆ４１には、リセット信号として、タイマクロックTim
＿CLK1とＦ／Ｆ４２の出力（ｅ）とが入力されている。
【００９９】アンドゲート４７には、補正実行通知信号
dec＿WR＿REVと検出回路３１の出力とが入力されてい
る。Ｆ／Ｆ４３では、データ入力端Ｄにアンドゲート４
７の出力が入力され、クロック入力端CLKにインバータ
５１を介して動作クロックdev＿CLKが入力されている。
アンドゲート４８には、Ｆ／Ｆ４３の出力（ａ）と動作
クロックdev＿CLKとが入力されている。オアゲート４９
には、アンドゲート４６の出力（ｆ）とアンドゲート４
８の出力（ｂ）とが入力されている。これにより、オア
ゲート４９から制御信号REV＿PLSが出力され、ＳＷ１０
７がオン・オフ制御されることになる。また、Ｆ／Ｆ３
３４の出力とアンドゲート４５の出力（ｄ）とがオアゲ
ート５０を介してＦ／Ｆ３３５のデータ入力端Ｄに入力
している。
dec＿WR＿REVと検出回路３１の出力とが入力されてい
る。Ｆ／Ｆ４３では、データ入力端Ｄにアンドゲート４
７の出力が入力され、クロック入力端CLKにインバータ
５１を介して動作クロックdev＿CLKが入力されている。
アンドゲート４８には、Ｆ／Ｆ４３の出力（ａ）と動作
クロックdev＿CLKとが入力されている。オアゲート４９
には、アンドゲート４６の出力（ｆ）とアンドゲート４
８の出力（ｂ）とが入力されている。これにより、オア
ゲート４９から制御信号REV＿PLSが出力され、ＳＷ１０
７がオン・オフ制御されることになる。また、Ｆ／Ｆ３
３４の出力とアンドゲート４５の出力（ｄ）とがオアゲ
ート５０を介してＦ／Ｆ３３５のデータ入力端Ｄに入力
している。
【０１００】以上の構成において、補正実行通知信号de
c＿WR＿REVが発生すると、実施の形態１と同様に、アン
ドゲート３３８から書込信号WR＿REV＿Pが出力され、補
正レジスタ１０１への書き込みが行われる。補正実行通
知信号dec＿WR＿REVが発生したタイミングにおいて、有
効期間指定信号REV＿MODが指示するカウント期間とカウ
ンタ状態信号CNT＿UDFが示すカウンタ動作状態が一致す
る場合には、検出回路３１からの一致検出信号により、
実施の形態１と同様に、オアゲート３４２からREV＿SET
が出力され、Ｆ／Ｆ３３４からREV＿ACTが出力され、Ｆ
／Ｆ３３５から選択信号REV＿SELが出力される。
c＿WR＿REVが発生すると、実施の形態１と同様に、アン
ドゲート３３８から書込信号WR＿REV＿Pが出力され、補
正レジスタ１０１への書き込みが行われる。補正実行通
知信号dec＿WR＿REVが発生したタイミングにおいて、有
効期間指定信号REV＿MODが指示するカウント期間とカウ
ンタ状態信号CNT＿UDFが示すカウンタ動作状態が一致す
る場合には、検出回路３１からの一致検出信号により、
実施の形態１と同様に、オアゲート３４２からREV＿SET
が出力され、Ｆ／Ｆ３３４からREV＿ACTが出力され、Ｆ
／Ｆ３３５から選択信号REV＿SELが出力される。
【０１０１】このとき、検出回路３１からの一致検出信
号がアンドゲート４７を介してＦ／Ｆ４３に動作クロッ
クdev＿CLKの“Ｌ”タイミングに同期して取り込まれ、
“Ｈ”レベルの出力（ａ）となる。この出力（ａ）は、
その後の動作クロックdev＿CLKの“Ｈ”タイミングに同
期してアンドゲート４８から出力（ｂ）としてオアゲー
ト４９に入力し、オアゲート４９から取込信号REV＿PLS
が出力される。これにより、ＳＷ１０７がオン動作を行
い、補正レジスタ１０２の設定値が補正レジスタタッチ
１０８に取り込まれ、アダー回路１１０に入力し、実施
の形態１と同様に該当するカウント期間の補正が実施さ
れる。
号がアンドゲート４７を介してＦ／Ｆ４３に動作クロッ
クdev＿CLKの“Ｌ”タイミングに同期して取り込まれ、
“Ｈ”レベルの出力（ａ）となる。この出力（ａ）は、
その後の動作クロックdev＿CLKの“Ｈ”タイミングに同
期してアンドゲート４８から出力（ｂ）としてオアゲー
ト４９に入力し、オアゲート４９から取込信号REV＿PLS
が出力される。これにより、ＳＷ１０７がオン動作を行
い、補正レジスタ１０２の設定値が補正レジスタタッチ
１０８に取り込まれ、アダー回路１１０に入力し、実施
の形態１と同様に該当するカウント期間の補正が実施さ
れる。
【０１０２】ここに、この実施の形態２では、補正実行
通知信号dec＿WR＿REVが発生したタイミングにおいて、
有効期間指定信号REV＿MODが指示するカウント期間とカ
ウンタ状態信号CNT＿UDFが示すカウンタ動作状態が一致
しない場合であっても、有効期間指定信号REV＿MODが
“Ｈ”レベルで、カウンタ状態信号CNT＿UDFが“Ｌ”レ
ベルであるときは、次のような動作が行われる。
通知信号dec＿WR＿REVが発生したタイミングにおいて、
有効期間指定信号REV＿MODが指示するカウント期間とカ
ウンタ状態信号CNT＿UDFが示すカウンタ動作状態が一致
しない場合であっても、有効期間指定信号REV＿MODが
“Ｈ”レベルで、カウンタ状態信号CNT＿UDFが“Ｌ”レ
ベルであるときは、次のような動作が行われる。
【０１０３】即ち、有効期間指定信号REV＿MODが“Ｈ”
レベルで、カウンタ状態信号CNT＿UDFが“Ｌ”レベルで
あることが、アンドゲート４４で検出されると、Ｆ／Ｆ
４１がセットされ、“Ｈ”レベルの出力（ｃ）をアンド
ゲート４５に保持出力する。アンドゲート４５では、そ
の後カウンタ状態信号CNT＿UDFが“Ｌ”レベルから
“Ｈ”レベルになるのと同期して出力（ｄ）を発生す
る。アンドゲート４５の出力（ｄ）は、アンドゲート４
６からタイマクロックTim＿CLKに同期してオアゲート４
９に出力され、オアゲート４９から取込信号REV＿PLSが
出力される。これにより、ＳＷ１０７がオン動作を行
い、補正レジスタ１０２の設定値が補正レジスタタッチ
１０８に取り込まれる。
レベルで、カウンタ状態信号CNT＿UDFが“Ｌ”レベルで
あることが、アンドゲート４４で検出されると、Ｆ／Ｆ
４１がセットされ、“Ｈ”レベルの出力（ｃ）をアンド
ゲート４５に保持出力する。アンドゲート４５では、そ
の後カウンタ状態信号CNT＿UDFが“Ｌ”レベルから
“Ｈ”レベルになるのと同期して出力（ｄ）を発生す
る。アンドゲート４５の出力（ｄ）は、アンドゲート４
６からタイマクロックTim＿CLKに同期してオアゲート４
９に出力され、オアゲート４９から取込信号REV＿PLSが
出力される。これにより、ＳＷ１０７がオン動作を行
い、補正レジスタ１０２の設定値が補正レジスタタッチ
１０８に取り込まれる。
【０１０４】また、アンドゲート４５の出力（ｄ）は、
オアゲート５０を介して補正実行信号REV＿ACTとして出
力される。同時に、アンドゲート４５の出力（ｄ）は、
Ｆ／Ｆ３３５に動作クロックdev＿CLKに同期して取り込
まれ、Ｆ／Ｆ３３５から選択信号REV＿SELとして出力さ
れる。これにより、補正レジスタタッチ１０８の設定値
が、アダー回路１１０に入力し、該当するカウント期間
の補正が実施される。このように、正を実施するとき
は、補正レジスタ１０２への書き込みと、補正レジスタ
ラッチ１０８への設定とが同時に行われることになる。
なお、アンドゲート４５の出力（ｄ）は、Ｆ／Ｆ４２に
動作クロックdev＿CLKに同期して取り込まれ、このＦ／
Ｆ４２の出力（ｅ）により、Ｆ／Ｆ４１がリセットされ
るようになっている。
オアゲート５０を介して補正実行信号REV＿ACTとして出
力される。同時に、アンドゲート４５の出力（ｄ）は、
Ｆ／Ｆ３３５に動作クロックdev＿CLKに同期して取り込
まれ、Ｆ／Ｆ３３５から選択信号REV＿SELとして出力さ
れる。これにより、補正レジスタタッチ１０８の設定値
が、アダー回路１１０に入力し、該当するカウント期間
の補正が実施される。このように、正を実施するとき
は、補正レジスタ１０２への書き込みと、補正レジスタ
ラッチ１０８への設定とが同時に行われることになる。
なお、アンドゲート４５の出力（ｄ）は、Ｆ／Ｆ４２に
動作クロックdev＿CLKに同期して取り込まれ、このＦ／
Ｆ４２の出力（ｅ）により、Ｆ／Ｆ４１がリセットされ
るようになっている。
【０１０５】次に、以上のように構成されるタイマ回路
のカウント期間の補正動作について、図１４〜図２１に
示すタイムチャートを用いて説明する。なお、図１４〜
図２１では、図１３における、Ｆ／Ｆ４３の出力
（ａ）、アンドゲート４８の出力（ｂ）、Ｆ／Ｆ４１の
出力（ｃ）、アンドゲート４５の出力（ｄ）、Ｆ／Ｆ４
２の出力（ｅ）およびアンドゲート４６の出力（ｆ）
も、（１３）〜（１８）に追加した形で示されている。
のカウント期間の補正動作について、図１４〜図２１に
示すタイムチャートを用いて説明する。なお、図１４〜
図２１では、図１３における、Ｆ／Ｆ４３の出力
（ａ）、アンドゲート４８の出力（ｂ）、Ｆ／Ｆ４１の
出力（ｃ）、アンドゲート４５の出力（ｄ）、Ｆ／Ｆ４
２の出力（ｅ）およびアンドゲート４６の出力（ｆ）
も、（１３）〜（１８）に追加した形で示されている。
【０１０６】図１４は、有効期間指定信号REV＿MODとカ
ウンタ状態信号CNT＿UDFとが共に“Ｌ”レベルで、補正
実行通知信号dec＿WR＿REVとソースカウントクロックIN
CLK1とが重なる場合でのカウント期間の補正動作を説明
するタイムチャートである。図１５は、有効期間指定信
号REV＿MODとカウンタ状態信号CNT＿UDFとが共に“Ｌ”
レベルで、補正実行通知信号dec＿WR＿REVとソースカウ
ントクロックINCLK1とが重ならない場合でのカウント期
間の補正動作を説明するタイムチャートである。
ウンタ状態信号CNT＿UDFとが共に“Ｌ”レベルで、補正
実行通知信号dec＿WR＿REVとソースカウントクロックIN
CLK1とが重なる場合でのカウント期間の補正動作を説明
するタイムチャートである。図１５は、有効期間指定信
号REV＿MODとカウンタ状態信号CNT＿UDFとが共に“Ｌ”
レベルで、補正実行通知信号dec＿WR＿REVとソースカウ
ントクロックINCLK1とが重ならない場合でのカウント期
間の補正動作を説明するタイムチャートである。
【０１０７】図１４、図１５において、補正実行通知信
号dec＿WR＿REV（１０）の発生タイミングにおいて有効
期間指定信号REV＿MOD（９）が“Ｌ”レベルであるの
で、カウンタＷＲバッファ１０４の設定値によるカウン
ト期間の補正が有効であることが指示されている。ま
た、補正実行通知信号dec＿WR＿REV（１０）の発生タイ
ミングにおいてカウンタ状態信号CNT＿UDF（２８）が
“Ｌ”レベルであるので、カウンタ１１６では、カウン
タＷＲバッファ１０４の設定値によるカウンタ動作状態
にあることが示されている。
号dec＿WR＿REV（１０）の発生タイミングにおいて有効
期間指定信号REV＿MOD（９）が“Ｌ”レベルであるの
で、カウンタＷＲバッファ１０４の設定値によるカウン
ト期間の補正が有効であることが指示されている。ま
た、補正実行通知信号dec＿WR＿REV（１０）の発生タイ
ミングにおいてカウンタ状態信号CNT＿UDF（２８）が
“Ｌ”レベルであるので、カウンタ１１６では、カウン
タＷＲバッファ１０４の設定値によるカウンタ動作状態
にあることが示されている。
【０１０８】したがって、有効期間指定信号REV＿MODが
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致するので、補正実行通知信号
dec＿WR＿REV（１０）の発生後、制御信号WR＿REV（１
１）および書込信号WR＿REV＿P（１２）が発生して補正
レジスタ１０２への書き込みが行われる（２３）。ま
た、補正実行通知信号dec＿WR＿REV（１０）の発生後、
Ｆ／Ｆ４３の出力（ａ）が発生し（１３）、続いてアン
ドゲート４８の出力（ｂ）が発生する（１４）。
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致するので、補正実行通知信号
dec＿WR＿REV（１０）の発生後、制御信号WR＿REV（１
１）および書込信号WR＿REV＿P（１２）が発生して補正
レジスタ１０２への書き込みが行われる（２３）。ま
た、補正実行通知信号dec＿WR＿REV（１０）の発生後、
Ｆ／Ｆ４３の出力（ａ）が発生し（１３）、続いてアン
ドゲート４８の出力（ｂ）が発生する（１４）。
【０１０９】図１４に示す場合では、これにより、取込
信号REV＿PLS（１９）および制御信号REV＿SET（２０）
が同時に発生し、まず補正レジスタラッチ１０８への設
定（２４）が行われる。その後補正実行信号REV＿ACT
（２１）、選択信号REV＿SEL（２２）が順々に発生して
アダー回路１１０への入力が行われ、カウンタＷＲバッ
ファ１０４の設定値によるカウント期間の補正が実施さ
れる。
信号REV＿PLS（１９）および制御信号REV＿SET（２０）
が同時に発生し、まず補正レジスタラッチ１０８への設
定（２４）が行われる。その後補正実行信号REV＿ACT
（２１）、選択信号REV＿SEL（２２）が順々に発生して
アダー回路１１０への入力が行われ、カウンタＷＲバッ
ファ１０４の設定値によるカウント期間の補正が実施さ
れる。
【０１１０】また、図１５に示す場合では、REV＿SET
（２０）が補正実行通知信号dec＿WR＿REV（１０）の発
生と同時に発生し、その後補正実行信号REV＿ACT（２
１）、選択信号REV＿SEL（２２）が順々に発生し、取込
信号REV＿PLS（１９）が補正実行信号REV＿ACT（２１）
と選択信号REV＿SEL（２２）とが重なるタイミングで発
生する。これにより、補正レジスタラッチ１０８への設
定（２４）とその設定値をアダー回路１１０へ入力する
ことが同時に行われ、カウンタＷＲバッファ１０４の設
定値によるカウント期間の補正が実施される。
（２０）が補正実行通知信号dec＿WR＿REV（１０）の発
生と同時に発生し、その後補正実行信号REV＿ACT（２
１）、選択信号REV＿SEL（２２）が順々に発生し、取込
信号REV＿PLS（１９）が補正実行信号REV＿ACT（２１）
と選択信号REV＿SEL（２２）とが重なるタイミングで発
生する。これにより、補正レジスタラッチ１０８への設
定（２４）とその設定値をアダー回路１１０へ入力する
ことが同時に行われ、カウンタＷＲバッファ１０４の設
定値によるカウント期間の補正が実施される。
【０１１１】次に、図１６は、有効期間指定信号REV＿M
ODが“Ｈ”レベル、カウンタ状態信号CNT＿UDFが“Ｌ”
レベルで、補正実行通知信号dec＿WR＿REVとソースカウ
ントクロックINCLK1とが重なる場合でのカウント期間の
補正動作を説明するタイムチャートである。図１７は、
有効期間指定信号REV＿MODが“Ｈ”レベル、カウンタ状
態信号CNT＿UDFが“Ｌ”レベルで、補正実行通知信号de
c＿WR＿REVとソースカウントクロックINCLK1とが重なら
ない場合でのカウント期間の補正動作を説明するタイム
チャートである。
ODが“Ｈ”レベル、カウンタ状態信号CNT＿UDFが“Ｌ”
レベルで、補正実行通知信号dec＿WR＿REVとソースカウ
ントクロックINCLK1とが重なる場合でのカウント期間の
補正動作を説明するタイムチャートである。図１７は、
有効期間指定信号REV＿MODが“Ｈ”レベル、カウンタ状
態信号CNT＿UDFが“Ｌ”レベルで、補正実行通知信号de
c＿WR＿REVとソースカウントクロックINCLK1とが重なら
ない場合でのカウント期間の補正動作を説明するタイム
チャートである。
【０１１２】図１６、図１７において、補正実行通知信
号dec＿WR＿REV（１０）の発生タイミングにおいて有効
期間指定信号REV＿MOD（９）が“Ｈ”レベルであるの
で、リロードレジスタ１０６の設定値によるカウント期
間の補正が有効であることが指示されている。また、補
正実行通知信号dec＿WR＿REV（１０）の発生タイミング
においてカウンタ状態信号CNT＿UDF（２８）が“Ｌ”レ
ベルであるので、カウンタ１１６では、カウンタＷＲバ
ッファ１０４の設定値によるカウンタ動作状態にあるこ
とが示されている。
号dec＿WR＿REV（１０）の発生タイミングにおいて有効
期間指定信号REV＿MOD（９）が“Ｈ”レベルであるの
で、リロードレジスタ１０６の設定値によるカウント期
間の補正が有効であることが指示されている。また、補
正実行通知信号dec＿WR＿REV（１０）の発生タイミング
においてカウンタ状態信号CNT＿UDF（２８）が“Ｌ”レ
ベルであるので、カウンタ１１６では、カウンタＷＲバ
ッファ１０４の設定値によるカウンタ動作状態にあるこ
とが示されている。
【０１１３】したがって、有効期間指定信号REV＿MODが
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致しないので、補正実行通知信
号dec＿WR＿REV（１０）の発生後、制御信号WR＿REV
（１１）および書込信号WR＿REV＿P（１２）が発生して
補正レジスタ１０２への書き込みが行われるが（２
３）、制御信号REV＿SET（２０）が発生せず、補正は実
施されない。このとき、補正実行通知信号dec＿WR＿REV
（１０）の発生によってＦ／Ｆ４１がセットされ、出力
（ｃ）が保持出力されている（１５）。
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致しないので、補正実行通知信
号dec＿WR＿REV（１０）の発生後、制御信号WR＿REV
（１１）および書込信号WR＿REV＿P（１２）が発生して
補正レジスタ１０２への書き込みが行われるが（２
３）、制御信号REV＿SET（２０）が発生せず、補正は実
施されない。このとき、補正実行通知信号dec＿WR＿REV
（１０）の発生によってＦ／Ｆ４１がセットされ、出力
（ｃ）が保持出力されている（１５）。
【０１１４】したがって、その後、アンダーフロー信号
UDF（２６）および制御信号UDF＿D（２７）の発生によ
り、カウンタ状態信号CNT＿UDF（２８）が“Ｈ”レベル
となると、アンドゲート４５の出力（ｄ）が発生し（１
６）、同時に補正実行信号REV＿ACT（２１）が発生す
る。補正実行信号REV＿ACT（２１）の発生により、選択
信号REV＿SEL（２２）が発生する。また、アンドゲート
４５の出力（ｄ）が発生すると（１６）、アンドゲート
４６の出力（ｆ）が発生し（１８）、取込信号REV＿PLS
（１９）が発生する。
UDF（２６）および制御信号UDF＿D（２７）の発生によ
り、カウンタ状態信号CNT＿UDF（２８）が“Ｈ”レベル
となると、アンドゲート４５の出力（ｄ）が発生し（１
６）、同時に補正実行信号REV＿ACT（２１）が発生す
る。補正実行信号REV＿ACT（２１）の発生により、選択
信号REV＿SEL（２２）が発生する。また、アンドゲート
４５の出力（ｄ）が発生すると（１６）、アンドゲート
４６の出力（ｆ）が発生し（１８）、取込信号REV＿PLS
（１９）が発生する。
【０１１５】その結果、補正レジスタラッチ１０８への
設定（２４）とアダー回路１１０への出力とが同時に行
われ、リロードレジスタ１０６の設定値によるカウント
期間の補正が実施される。なお、アンドゲート４５の出
力（ｄ）と同時にＦ／Ｆ４２の出力（ｅ）が発生し（１
７）、Ｆ／Ｆ４１がリセットされる。
設定（２４）とアダー回路１１０への出力とが同時に行
われ、リロードレジスタ１０６の設定値によるカウント
期間の補正が実施される。なお、アンドゲート４５の出
力（ｄ）と同時にＦ／Ｆ４２の出力（ｅ）が発生し（１
７）、Ｆ／Ｆ４１がリセットされる。
【０１１６】次に、図１８は、有効期間指定信号REV＿M
ODが“Ｌ”レベル、カウンタ状態信号CNT＿UDFが“Ｈ”
レベルで、補正実行通知信号dec＿WR＿REVとソースカウ
ントクロックINCLK1とが重なる場合でのカウント期間の
補正動作を説明するタイムチャートである。図１９は、
有効期間指定信号REV＿MODが“Ｌ”レベル、カウンタ状
態信号CNT＿UDFが“Ｈ”レベルで、補正実行通知信号de
c＿WR＿REVとソースカウントクロックINCLK1とが重なら
ない場合でのカウント期間の補正動作を説明するタイム
チャートである。
ODが“Ｌ”レベル、カウンタ状態信号CNT＿UDFが“Ｈ”
レベルで、補正実行通知信号dec＿WR＿REVとソースカウ
ントクロックINCLK1とが重なる場合でのカウント期間の
補正動作を説明するタイムチャートである。図１９は、
有効期間指定信号REV＿MODが“Ｌ”レベル、カウンタ状
態信号CNT＿UDFが“Ｈ”レベルで、補正実行通知信号de
c＿WR＿REVとソースカウントクロックINCLK1とが重なら
ない場合でのカウント期間の補正動作を説明するタイム
チャートである。
【０１１７】図１８、図１９において、補正実行通知信
号dec＿WR＿REV（１０）の発生タイミングにおいて有効
期間指定信号REV＿MOD（９）が“Ｌ”レベルであるの
で、カウンタＷＲバッファ１０４の設定値によるカウン
ト期間の補正が有効であることが指示されている。ま
た、補正実行通知信号dec＿WR＿REV（１０）の発生タイ
ミングにおいてカウンタ状態信号CNT＿UDFが“Ｈ”レベ
ルであるので、カウンタ１１６では、リロードレジスタ
１０６の設定値によるカウンタ動作状態にあることが示
されている。
号dec＿WR＿REV（１０）の発生タイミングにおいて有効
期間指定信号REV＿MOD（９）が“Ｌ”レベルであるの
で、カウンタＷＲバッファ１０４の設定値によるカウン
ト期間の補正が有効であることが指示されている。ま
た、補正実行通知信号dec＿WR＿REV（１０）の発生タイ
ミングにおいてカウンタ状態信号CNT＿UDFが“Ｈ”レベ
ルであるので、カウンタ１１６では、リロードレジスタ
１０６の設定値によるカウンタ動作状態にあることが示
されている。
【０１１８】したがって、有効期間指定信号REV＿MODが
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致しないので、図１８と図１９
に示す場合では、補正実行通知信号dec＿WR＿REV（１
０）の発生後、制御信号WR＿REV（１１）および書込信
号WR＿REV＿P（１２）が発生して補正レジスタ１０２へ
の書き込みが行われるが（２３）、制御信号REV＿SET
（２０）が発生せず、カウント期間の補正は実施されな
い。
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致しないので、図１８と図１９
に示す場合では、補正実行通知信号dec＿WR＿REV（１
０）の発生後、制御信号WR＿REV（１１）および書込信
号WR＿REV＿P（１２）が発生して補正レジスタ１０２へ
の書き込みが行われるが（２３）、制御信号REV＿SET
（２０）が発生せず、カウント期間の補正は実施されな
い。
【０１１９】次に、図２０は、有効期間指定信号REV＿M
ODとカウンタ状態信号CNT＿UDFとが共に“Ｈ”レベル
で、補正実行通知信号dec＿WR＿REVとソースカウントク
ロックINCLK1とが重なる場合でのカウント期間の補正動
作を説明するタイムチャートである。図２１は、有効期
間指定信号REV＿MODとカウンタ状態信号CNT＿UDFとが共
に“Ｈ”レベルで、補正実行通知信号dec＿WR＿REVとソ
ースカウントクロックINCLK1とが重ならない場合でのカ
ウント期間の補正動作を説明するタイムチャートであ
る。
ODとカウンタ状態信号CNT＿UDFとが共に“Ｈ”レベル
で、補正実行通知信号dec＿WR＿REVとソースカウントク
ロックINCLK1とが重なる場合でのカウント期間の補正動
作を説明するタイムチャートである。図２１は、有効期
間指定信号REV＿MODとカウンタ状態信号CNT＿UDFとが共
に“Ｈ”レベルで、補正実行通知信号dec＿WR＿REVとソ
ースカウントクロックINCLK1とが重ならない場合でのカ
ウント期間の補正動作を説明するタイムチャートであ
る。
【０１２０】図２０、図２１において、補正実行通知信
号dec＿WR＿REV（１０）の発生タイミングにおいて有効
期間指定信号REV＿MOD（９）が“Ｈ”レベルであるの
で、リロードレジスタ１０６の設定値によるカウント期
間の補正が有効であることが指示されている。また、補
正実行通知信号dec＿WR＿REV（１０）の発生タイミング
においてカウンタ状態信号CNT＿UDFが“Ｈ”レベルであ
るので、カウンタ１１６では、リロードレジスタ１０６
の設定値によるカウンタ動作状態にあることが示されて
いる。
号dec＿WR＿REV（１０）の発生タイミングにおいて有効
期間指定信号REV＿MOD（９）が“Ｈ”レベルであるの
で、リロードレジスタ１０６の設定値によるカウント期
間の補正が有効であることが指示されている。また、補
正実行通知信号dec＿WR＿REV（１０）の発生タイミング
においてカウンタ状態信号CNT＿UDFが“Ｈ”レベルであ
るので、カウンタ１１６では、リロードレジスタ１０６
の設定値によるカウンタ動作状態にあることが示されて
いる。
【０１２１】したがって、有効期間指定信号REV＿MODが
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致するので、補正実行通知信号
dec＿WR＿REV（１０）の発生後、制御信号WR＿REV（１
１）および書込信号WR＿REV＿P（１２）が発生して補正
レジスタ１０２への書き込みが行われる（２３）。ま
た、補正実行通知信号dec＿WR＿REV（１０）の発生後、
Ｆ／Ｆ４３の出力（ａ）が発生し（１３）、アンドゲー
ト４８の出力（ｂ）が発生する（１４）。
指示するカウント期間とカウンタ状態信号CNT＿UDFが示
すカウンタ動作状態が一致するので、補正実行通知信号
dec＿WR＿REV（１０）の発生後、制御信号WR＿REV（１
１）および書込信号WR＿REV＿P（１２）が発生して補正
レジスタ１０２への書き込みが行われる（２３）。ま
た、補正実行通知信号dec＿WR＿REV（１０）の発生後、
Ｆ／Ｆ４３の出力（ａ）が発生し（１３）、アンドゲー
ト４８の出力（ｂ）が発生する（１４）。
【０１２２】図２０に示す場合では、これにより、取込
信号REV＿PLS（１９）および制御信号REV＿SET（２０）
が同時に発生し、まず補正レジスタラッチ１０８への設
定が行われる（２４）。その後、補正実行信号REV＿ACT
（２１）、選択信号REV＿SEL（２２）が順々に発生して
アダー回路１１０への入力が行われ、リロードレジスタ
１０６の設定値によるカウント期間の補正が実施され
る。
信号REV＿PLS（１９）および制御信号REV＿SET（２０）
が同時に発生し、まず補正レジスタラッチ１０８への設
定が行われる（２４）。その後、補正実行信号REV＿ACT
（２１）、選択信号REV＿SEL（２２）が順々に発生して
アダー回路１１０への入力が行われ、リロードレジスタ
１０６の設定値によるカウント期間の補正が実施され
る。
【０１２３】また、図２１に示す場合では、REV＿SET
（２０）が補正実行通知信号dec＿WR＿REV（１０）の発
生と同時に発生する。その後、補正実行信号REV＿ACT
（２１）、選択信号REV＿SEL（２２）が順々に発生し、
取込信号REV＿PLS（１９）が補正実行信号REV＿ACT（２
１）と選択信号REV＿SEL（２２）とが重なるタイミング
で発生する。これにより、補正レジスタラッチ１０８へ
の設定（２４）とその設定値をアダー回路１１０へ入力
することが同時に行われ、リロードレジスタ１０６の設
定値によるカウント期間の補正が実施される。
（２０）が補正実行通知信号dec＿WR＿REV（１０）の発
生と同時に発生する。その後、補正実行信号REV＿ACT
（２１）、選択信号REV＿SEL（２２）が順々に発生し、
取込信号REV＿PLS（１９）が補正実行信号REV＿ACT（２
１）と選択信号REV＿SEL（２２）とが重なるタイミング
で発生する。これにより、補正レジスタラッチ１０８へ
の設定（２４）とその設定値をアダー回路１１０へ入力
することが同時に行われ、リロードレジスタ１０６の設
定値によるカウント期間の補正が実施される。
【０１２４】このように、この実施の形態２によれば、
補正を意図したカウント期間がリロードレジスタ１０６
の設定値によるカウント期間である場合に、カウンタ１
１６がカウンタＷＲバッファ１０４の設定値によるカウ
ント動作状態であるときでも、カウンタ１１６がリロー
ドレジスタ１０６の設定値によるカウント動作に移行す
るのを待って、そのリロードレジスタ１０６の設定値に
よるカウント期間の補正を実施することができる。
補正を意図したカウント期間がリロードレジスタ１０６
の設定値によるカウント期間である場合に、カウンタ１
１６がカウンタＷＲバッファ１０４の設定値によるカウ
ント動作状態であるときでも、カウンタ１１６がリロー
ドレジスタ１０６の設定値によるカウント動作に移行す
るのを待って、そのリロードレジスタ１０６の設定値に
よるカウント期間の補正を実施することができる。
【０１２５】実施の形態３．図２２は、この発明の実施
の形態３によるタイマ回路の構成を示す回路図である。
図２２に示すように、この実施の形態３によるタイマ回
路では、実施の形態２（図１２）において、補正値書込
制御部４が補正値書込制御部５に置き換えられている。
その他は、実施の形態２（図１２）と同様である。
の形態３によるタイマ回路の構成を示す回路図である。
図２２に示すように、この実施の形態３によるタイマ回
路では、実施の形態２（図１２）において、補正値書込
制御部４が補正値書込制御部５に置き換えられている。
その他は、実施の形態２（図１２）と同様である。
【０１２６】この実施の形態３では、初期に設定したカ
ウンタＷＲバッファ１０４の設定値（以下「カウンタ
値」という）およびリロードレジスタ１０６の設定値
（以下「リロード値」という）に対して、両方の値に対
して補正を実施する場合に、一方の値（リロード値）の
みがタイミング的に間に合うために補正されてしまうの
を防止し、両方とも補正されるかされないかとなるよう
な制御を可能とする場合に関する。
ウンタＷＲバッファ１０４の設定値（以下「カウンタ
値」という）およびリロードレジスタ１０６の設定値
（以下「リロード値」という）に対して、両方の値に対
して補正を実施する場合に、一方の値（リロード値）の
みがタイミング的に間に合うために補正されてしまうの
を防止し、両方とも補正されるかされないかとなるよう
な制御を可能とする場合に関する。
【０１２７】図２３は、補正値書込制御部５の具体的な
構成例である。具体的には、図２３に示されているよう
に、リロード値でのカウント期間の補正を行う場合に
は、新たな制限条件として、カウンタ値でのカウント期
間の補正が実施されたことの条件が追加されている。図
２３では、補正値書込制御部５は、図１３において、Ｆ
／Ｆ４１に代えてＦ／Ｆ５５を設け、さらにＦ／Ｆ５
６，５７と、アンドゲート５８，５９と、オアゲート６
０とを追加する形で示されている。
構成例である。具体的には、図２３に示されているよう
に、リロード値でのカウント期間の補正を行う場合に
は、新たな制限条件として、カウンタ値でのカウント期
間の補正が実施されたことの条件が追加されている。図
２３では、補正値書込制御部５は、図１３において、Ｆ
／Ｆ４１に代えてＦ／Ｆ５５を設け、さらにＦ／Ｆ５
６，５７と、アンドゲート５８，５９と、オアゲート６
０とを追加する形で示されている。
【０１２８】図２３において、アンドゲート５８は、有
効期間指定信号REV＿MODとカウンタ状態信号CNT＿UDFと
が共に“Ｌ”レベルであるとき、オアゲート６０および
Ｆ／Ｆ５６への出力を“Ｈ”レベルにする。アンドゲー
ト５９は、有効期間指定信号REV＿MODとカウンタ状態信
号CNT＿UDFとが共に“Ｈ”レベルで、かつＦ／Ｆ５７の
出力（CT＿REV＿FLG）が“Ｈ”レベルであるとき、オア
ゲート６０へも出力を“Ｈ”レベルにする。オアゲート
６０は、アンドゲート３３６．３３７の出力をアンドゲ
ート４７と３２とに与えるようになっている。
効期間指定信号REV＿MODとカウンタ状態信号CNT＿UDFと
が共に“Ｌ”レベルであるとき、オアゲート６０および
Ｆ／Ｆ５６への出力を“Ｈ”レベルにする。アンドゲー
ト５９は、有効期間指定信号REV＿MODとカウンタ状態信
号CNT＿UDFとが共に“Ｈ”レベルで、かつＦ／Ｆ５７の
出力（CT＿REV＿FLG）が“Ｈ”レベルであるとき、オア
ゲート６０へも出力を“Ｈ”レベルにする。オアゲート
６０は、アンドゲート３３６．３３７の出力をアンドゲ
ート４７と３２とに与えるようになっている。
【０１２９】Ｆ／Ｆ５６のセット条件は、アンドゲート
５８の出力が“Ｈ”レベルであること、動作クロックde
v＿CLKが“Ｌ”レベルの期間であること、補正実行通知
信号dec＿WR＿REVが発生していることである。また、リ
セット条件は、動作クロックdev＿CLKが“Ｌ”レベルの
期間であること、カウンタ状態信号CNT＿UDFが“Ｈ”レ
ベルであること、および補正実行通知信号dec＿WR＿REV
が発生していることである。Ｆ／Ｆ５７は、データ入力
端ＤにＦ／Ｆ５６の出力が入力され、クロック入力端CL
Kに動作クロックdev＿CLKが入力され、出力端Ｑから制
御信号CT＿REV＿FLGを出力する。Ｆ／Ｆ５５は、リセッ
ト条件は図１３におけるＦ／Ｆ４１と同じであるが、セ
ット条件にＦ／Ｆ５７の出力（CT＿REV＿FLG）が追加さ
れている。
５８の出力が“Ｈ”レベルであること、動作クロックde
v＿CLKが“Ｌ”レベルの期間であること、補正実行通知
信号dec＿WR＿REVが発生していることである。また、リ
セット条件は、動作クロックdev＿CLKが“Ｌ”レベルの
期間であること、カウンタ状態信号CNT＿UDFが“Ｈ”レ
ベルであること、および補正実行通知信号dec＿WR＿REV
が発生していることである。Ｆ／Ｆ５７は、データ入力
端ＤにＦ／Ｆ５６の出力が入力され、クロック入力端CL
Kに動作クロックdev＿CLKが入力され、出力端Ｑから制
御信号CT＿REV＿FLGを出力する。Ｆ／Ｆ５５は、リセッ
ト条件は図１３におけるＦ／Ｆ４１と同じであるが、セ
ット条件にＦ／Ｆ５７の出力（CT＿REV＿FLG）が追加さ
れている。
【０１３０】次に、図２３を用いてこの実施の形態３に
係る部分の動作について説明する。上述したように、有
効期間指定信号REV＿MODとカウンタ状態信号CNT＿UDFと
が共に“Ｌ”レベルであるときに、補正実行通知信号de
c＿WR＿REVが発生すると、カウンタ値での補正が行われ
るので、Ｆ／Ｆ５６では、その補正が行われた事実が検
出され、記憶されるようになっている。
係る部分の動作について説明する。上述したように、有
効期間指定信号REV＿MODとカウンタ状態信号CNT＿UDFと
が共に“Ｌ”レベルであるときに、補正実行通知信号de
c＿WR＿REVが発生すると、カウンタ値での補正が行われ
るので、Ｆ／Ｆ５６では、その補正が行われた事実が検
出され、記憶されるようになっている。
【０１３１】即ち、Ｆ／Ｆ５６では、有効期間指定信号
REV＿MODとカウンタ状態信号CNT＿UDFとが共に“Ｌ”レ
ベルであるときに、補正実行通知信号dec＿WR＿REVが発
生すると、動作クロックdev＿CLKの“Ｈ”タイミングに
同期して出力を“Ｈ”レベルにしそれを保持する。Ｆ／
Ｆ５６が出力を“Ｈ”レベルにすると、Ｆ／Ｆ５７から
制御信号CT＿REV＿FLGが出力される。Ｆ／Ｆ５６では、
Ｆ／Ｆ５７が制御信号CT＿REV＿FLGを発生し、カウンタ
状態信号CNT＿UDFが“Ｈ”レベルとなった以降で補正実
行通知信号dec＿WR＿REVが発生すると、動作クロックde
v＿CLKの“Ｌ”タイミングに同期してリセットされ、出
力を“Ｌ”レベルにするという動作を行っている。
REV＿MODとカウンタ状態信号CNT＿UDFとが共に“Ｌ”レ
ベルであるときに、補正実行通知信号dec＿WR＿REVが発
生すると、動作クロックdev＿CLKの“Ｈ”タイミングに
同期して出力を“Ｈ”レベルにしそれを保持する。Ｆ／
Ｆ５６が出力を“Ｈ”レベルにすると、Ｆ／Ｆ５７から
制御信号CT＿REV＿FLGが出力される。Ｆ／Ｆ５６では、
Ｆ／Ｆ５７が制御信号CT＿REV＿FLGを発生し、カウンタ
状態信号CNT＿UDFが“Ｈ”レベルとなった以降で補正実
行通知信号dec＿WR＿REVが発生すると、動作クロックde
v＿CLKの“Ｌ”タイミングに同期してリセットされ、出
力を“Ｌ”レベルにするという動作を行っている。
【０１３２】したがって、制御信号CT＿REV＿FLGは、Ｆ
／Ｆ５６がセットされてからリセットされるまでの期間
内、“Ｈ”レベルとなる信号である。カウンタ状態信号
CNT＿UDFが“Ｈ”レベルとなった以降で補正実行通知信
号dec＿WR＿REVが発生すると、リロード値による補正が
実施されるので、制御信号CT＿REV＿FLGは、リロード値
による補正が発生するまで“Ｈ”レベルとなっているこ
とになる。Ｆ／Ｆ５５では、カウンタ状態信号CNT＿UDF
が“Ｌ”レベルであるとき、有効期間指定信号REV＿MOD
が“Ｈ”レベルとなると、つまりリロード値による補正
要求が発生すると、制御信号CT＿REV＿FLGがすでに
“Ｈ”レベルとなっているので直ちにセットされ、出力
を“Ｈ”レベルにし、それを保持する。
／Ｆ５６がセットされてからリセットされるまでの期間
内、“Ｈ”レベルとなる信号である。カウンタ状態信号
CNT＿UDFが“Ｈ”レベルとなった以降で補正実行通知信
号dec＿WR＿REVが発生すると、リロード値による補正が
実施されるので、制御信号CT＿REV＿FLGは、リロード値
による補正が発生するまで“Ｈ”レベルとなっているこ
とになる。Ｆ／Ｆ５５では、カウンタ状態信号CNT＿UDF
が“Ｌ”レベルであるとき、有効期間指定信号REV＿MOD
が“Ｈ”レベルとなると、つまりリロード値による補正
要求が発生すると、制御信号CT＿REV＿FLGがすでに
“Ｈ”レベルとなっているので直ちにセットされ、出力
を“Ｈ”レベルにし、それを保持する。
【０１３３】これにより、オアゲート４９から取込信号
REV＿PLSが発生し、またオアゲート５０から補正実行信
号REV＿ACTが発生し、Ｆ／Ｆ３３５からREV＿SETが出力
され、リロード値によるカウント期間の補正が実施され
ることになる。
REV＿PLSが発生し、またオアゲート５０から補正実行信
号REV＿ACTが発生し、Ｆ／Ｆ３３５からREV＿SETが出力
され、リロード値によるカウント期間の補正が実施され
ることになる。
【０１３４】このように、この実施の形態３によれば、
最初のカウンタ値によるカウント期間の補正実施の事実
を記憶するようにし、それを条件にリロード値によるカ
ウント期間の補正が行えるようにしたので、カウント値
によるカウント期間とリロード値によるカウント期間の
双方の補正が必要となる場合に、確実に双方の補正が実
施できる。
最初のカウンタ値によるカウント期間の補正実施の事実
を記憶するようにし、それを条件にリロード値によるカ
ウント期間の補正が行えるようにしたので、カウント値
によるカウント期間とリロード値によるカウント期間の
双方の補正が必要となる場合に、確実に双方の補正が実
施できる。
【０１３５】実施の形態４．図２４は、この発明の実施
の形態４によるタイマ回路の構成を示す回路図である。
この実施の形態４では、実施の形態１によるタイマ回路
と同様の補正機能を実現する他のタイマ回路の構成例が
示されている。
の形態４によるタイマ回路の構成を示す回路図である。
この実施の形態４では、実施の形態１によるタイマ回路
と同様の補正機能を実現する他のタイマ回路の構成例が
示されている。
【０１３６】図２４に示すように、この実施の形態４に
よるタイマ回路は、図１に示したタイマ回路において、
補正タイミングレジスタ１および制御クロック生成部２
に代えて、同様の機能を実現する２個の補正レジスタ
６，７が設けられている。また、補正値書込制御部３に
代えて、補正値書込制御部８が設けられている。
よるタイマ回路は、図１に示したタイマ回路において、
補正タイミングレジスタ１および制御クロック生成部２
に代えて、同様の機能を実現する２個の補正レジスタ
６，７が設けられている。また、補正値書込制御部３に
代えて、補正値書込制御部８が設けられている。
【０１３７】補正レジスタ６は、ＳＷ９を介してデータ
バス１００に接続され、補正レジスタ７は、ＳＷ１０を
介してデータバス１００に接続されている。また、補正
レジスタ６の出力は、ＳＷ１１を介して補正レジスタタ
ッチ１０８に入力され、同様に補正レジスタ７の出力
は、ＳＷ１２を介して補正レジスタタッチ１０８に入力
されている。但し、ＳＷ１１とＳＷ１２のオン・オフ制
御は、実施の形態２、３と同様に補正値書込制御部８が
行うようになっている。
バス１００に接続され、補正レジスタ７は、ＳＷ１０を
介してデータバス１００に接続されている。また、補正
レジスタ６の出力は、ＳＷ１１を介して補正レジスタタ
ッチ１０８に入力され、同様に補正レジスタ７の出力
は、ＳＷ１２を介して補正レジスタタッチ１０８に入力
されている。但し、ＳＷ１１とＳＷ１２のオン・オフ制
御は、実施の形態２、３と同様に補正値書込制御部８が
行うようになっている。
【０１３８】補正値書込制御部８は、実施の形態１と同
様に、カウント期間制御部１１９において従来では内部
で使用されていた制御信号UDF＿Dおよびカウンタ状態信
号CNT＿UDFを用いるようにしている。また、動作クロッ
クdev＿CLK，タイマクロックTim＿CLK1，ソースカウン
トクロックCLK1およびタイマ停止信号Tim＿disが同様に
入力されている。
様に、カウント期間制御部１１９において従来では内部
で使用されていた制御信号UDF＿Dおよびカウンタ状態信
号CNT＿UDFを用いるようにしている。また、動作クロッ
クdev＿CLK，タイマクロックTim＿CLK1，ソースカウン
トクロックCLK1およびタイマ停止信号Tim＿disが同様に
入力されている。
【０１３９】ここで、この補正値書込制御部８には、今
まで説明した補正実行通知信号dec＿WR＿REVに代えて、
２つの補正実行通知信号dec＿WR＿REV1，dec＿WR＿REV2
が入力するようになっている。補正実行通知信号dec＿W
R＿REV1は、補正レジスタ６への書き込みを要求するこ
とにより、カウンタ値による補正を要求する信号であ
る。また、補正実行通知信号dec＿WR＿REV2は、補正レ
ジスタ７への書き込みを要求することにより、リロード
値による補正を要求する信号である。つまり、補正レジ
スタ６には、カウンタ値によるカウント期間用の補正値
が書き込まれる。また、補正レジスタ７には、リロード
値によるカウント期間用の補正値が書き込まれるように
なっている。
まで説明した補正実行通知信号dec＿WR＿REVに代えて、
２つの補正実行通知信号dec＿WR＿REV1，dec＿WR＿REV2
が入力するようになっている。補正実行通知信号dec＿W
R＿REV1は、補正レジスタ６への書き込みを要求するこ
とにより、カウンタ値による補正を要求する信号であ
る。また、補正実行通知信号dec＿WR＿REV2は、補正レ
ジスタ７への書き込みを要求することにより、リロード
値による補正を要求する信号である。つまり、補正レジ
スタ６には、カウンタ値によるカウント期間用の補正値
が書き込まれる。また、補正レジスタ７には、リロード
値によるカウント期間用の補正値が書き込まれるように
なっている。
【０１４０】補正値書込制御部８は、これらの入力を受
けて、２つのＳＷ９，１０をオン・オフ制御する２つの
書込信号WR＿REV1＿P，WR＿REV1＿Pと、２つのＳＷ１
１，１２をオン・オフ制御する２つの取込信号REV1＿PL
S，REV1＿PLSと、今まで説明した選択信号REV＿SELおよ
び制御信号REV＿ACTとをそれぞれ発生する。
けて、２つのＳＷ９，１０をオン・オフ制御する２つの
書込信号WR＿REV1＿P，WR＿REV1＿Pと、２つのＳＷ１
１，１２をオン・オフ制御する２つの取込信号REV1＿PL
S，REV1＿PLSと、今まで説明した選択信号REV＿SELおよ
び制御信号REV＿ACTとをそれぞれ発生する。
【０１４１】図２５は、補正値書込制御部８の構成例で
ある。図２５に示すように、補正実行信号REV＿ACTと選
択信号REV＿SELは、以上説明した実施の形態１〜３と同
様の手順で発生するが、制御信号REV＿SETの発生手順が
異なっている。なお、図２５では、図３４に示した補正
値書込制御部１２３と同一機能部分には同一の符号を付
して示されている。
ある。図２５に示すように、補正実行信号REV＿ACTと選
択信号REV＿SELは、以上説明した実施の形態１〜３と同
様の手順で発生するが、制御信号REV＿SETの発生手順が
異なっている。なお、図２５では、図３４に示した補正
値書込制御部１２３と同一機能部分には同一の符号を付
して示されている。
【０１４２】図２５において、補正値書込制御部８は、
Ｆ／Ｆ６１，６２，６３，６４，３３２，３３３，３３
４，３３５と、インバータ６５，６６，６７，６８，３
４１と、アンドゲート６９，７０，７１，７２，７３，
７４，７５，７６，７７，７８と、オアゲート７９，３
４２とを備えている。
Ｆ／Ｆ６１，６２，６３，６４，３３２，３３３，３３
４，３３５と、インバータ６５，６６，６７，６８，３
４１と、アンドゲート６９，７０，７１，７２，７３，
７４，７５，７６，７７，７８と、オアゲート７９，３
４２とを備えている。
【０１４３】Ｆ／Ｆ６１は、データ入力端Ｄに補正レジ
スタ６への書き込み発生を通知する補正実行通知信号de
c＿WR＿REV1が入力され、クロック入力端CLKに動作クロ
ックdev＿CLKがインバータ６５を介して入力され、出力
端Ｑからアンドゲート６９に対して、補正実行通知信号
dec＿WR＿REV1を動作クロックdev＿CLKの“Ｌ”タイミ
ングに同期させて出力する。アンドゲート６９は、Ｆ／
Ｆ６１の出力を動作クロックdev＿CLKに同期させて書込
信号WR＿REV1＿Pとして出力する。書込信号WR＿REV1＿P
が発生すると、図２４において、ＳＷ９がオン動作を行
い、データバス１００からカウンタ値によるカウント期
間用の補正値が取り込まれ、補正レジスタ６への書き込
みが行われる。
スタ６への書き込み発生を通知する補正実行通知信号de
c＿WR＿REV1が入力され、クロック入力端CLKに動作クロ
ックdev＿CLKがインバータ６５を介して入力され、出力
端Ｑからアンドゲート６９に対して、補正実行通知信号
dec＿WR＿REV1を動作クロックdev＿CLKの“Ｌ”タイミ
ングに同期させて出力する。アンドゲート６９は、Ｆ／
Ｆ６１の出力を動作クロックdev＿CLKに同期させて書込
信号WR＿REV1＿Pとして出力する。書込信号WR＿REV1＿P
が発生すると、図２４において、ＳＷ９がオン動作を行
い、データバス１００からカウンタ値によるカウント期
間用の補正値が取り込まれ、補正レジスタ６への書き込
みが行われる。
【０１４４】Ｆ／Ｆ６２は、データ入力端Ｄに補正レジ
スタ７への書き込み発生を通知する補正実行通知信号de
c＿WR＿REV2が入力され、クロック入力端CLKに動作クロ
ックdev＿CLKがインバータ６６を介して入力され、出力
端Ｑからアンドゲート７０に対して、補正実行通知信号
dec＿WR＿REV2を動作クロックdev＿CLKの“Ｌ”タイミ
ングに同期させて出力する。アンドゲート７０は、Ｆ／
Ｆ６２の出力を動作クロックdev＿CLKの“Ｈ”タイミン
グに同期させて書込信号WR＿REV2＿Pとしてを出力す
る。書込信号WR＿REV2＿Pが発生すると、図２４におい
て、ＳＷ１０がオン動作を行い、データバス１００から
からリロード値によるカウント期間用の補正値が取り込
まれ、補正レジスタ７への書き込みが行われる。
スタ７への書き込み発生を通知する補正実行通知信号de
c＿WR＿REV2が入力され、クロック入力端CLKに動作クロ
ックdev＿CLKがインバータ６６を介して入力され、出力
端Ｑからアンドゲート７０に対して、補正実行通知信号
dec＿WR＿REV2を動作クロックdev＿CLKの“Ｌ”タイミ
ングに同期させて出力する。アンドゲート７０は、Ｆ／
Ｆ６２の出力を動作クロックdev＿CLKの“Ｈ”タイミン
グに同期させて書込信号WR＿REV2＿Pとしてを出力す
る。書込信号WR＿REV2＿Pが発生すると、図２４におい
て、ＳＷ１０がオン動作を行い、データバス１００から
からリロード値によるカウント期間用の補正値が取り込
まれ、補正レジスタ７への書き込みが行われる。
【０１４５】アンドゲート７１では、カウンタ状態信号
CNT＿UDFが“Ｈ”レベルであるときに補正実行通知信号
dec＿WR＿REV2が発生すると、出力を“Ｈ”レベルにす
る。Ｆ／Ｆ６３は、データ入力端Ｄにアンドゲート７１
の出力が入力され、クロック入力端CLKに動作クロックd
ev＿CLKがインバータ６７を介して入力され、出力端Ｑ
からアンドゲート７２に対して、アンドゲート７１の出
力を動作クロックdev＿CLKの“Ｌ”タイミングに同期さ
せて出力する。アンドゲート７２は、Ｆ／Ｆ６３の出力
を動作クロックdev＿CLKの“Ｈ”タイミングに同期させ
て取込信号REV2＿PLSとして出力する。取込信号REV2＿P
LSが発生すると、図２４において、ＳＷ１２がオン動作
を行い、補正レジスタ７のリロード値によるカウント期
間用の補正値が補正レジスタタッチ１０８に取り込まれ
るようになっている。
CNT＿UDFが“Ｈ”レベルであるときに補正実行通知信号
dec＿WR＿REV2が発生すると、出力を“Ｈ”レベルにす
る。Ｆ／Ｆ６３は、データ入力端Ｄにアンドゲート７１
の出力が入力され、クロック入力端CLKに動作クロックd
ev＿CLKがインバータ６７を介して入力され、出力端Ｑ
からアンドゲート７２に対して、アンドゲート７１の出
力を動作クロックdev＿CLKの“Ｌ”タイミングに同期さ
せて出力する。アンドゲート７２は、Ｆ／Ｆ６３の出力
を動作クロックdev＿CLKの“Ｈ”タイミングに同期させ
て取込信号REV2＿PLSとして出力する。取込信号REV2＿P
LSが発生すると、図２４において、ＳＷ１２がオン動作
を行い、補正レジスタ７のリロード値によるカウント期
間用の補正値が補正レジスタタッチ１０８に取り込まれ
るようになっている。
【０１４６】アンドゲート７５は、補正実行通知信号de
c＿WR＿REV1が発生後の“Ｌ”レベルにおいて、カウン
タ状態信号CNT＿UDFが“Ｌ”レベルであるときに、オア
ゲート７９への出力を“Ｈ”レベルにする。アンドゲー
ト７６は、補正実行通知信号dec＿WR＿REV2が発生し、
カウンタ状態信号CNT＿UDFが“Ｈ”レベルであるとき
に、オアゲート７９への出力を“Ｈ”レベルにする。Ｆ
／Ｆ６４は、データ入力端Ｄにアンドゲート７５の出力
が入力され、クロック入力端CLKに動作クロックdev＿CL
Kがインバータ６８を介して入力され、出力端Ｑからア
ンドゲート７４に対して、アンドゲート７５の出力を動
作クロックdev＿CLKの“Ｌ”タイミングに同期させて出
力する。アンドゲート７４は、Ｆ／Ｆ６４の出力を動作
クロックdev＿CLKの“Ｈ”タイミングに同期させて取込
信号REV1＿PLSとして出力する。取込信号REV1＿PLSが発
生すると、図２４において、ＳＷ１１がオン動作を行
い、補正レジスタ６のカウンタ値によるカウント期間用
の補正値が補正レジスタタッチ１０８に取り込まれるよ
うになっている。
c＿WR＿REV1が発生後の“Ｌ”レベルにおいて、カウン
タ状態信号CNT＿UDFが“Ｌ”レベルであるときに、オア
ゲート７９への出力を“Ｈ”レベルにする。アンドゲー
ト７６は、補正実行通知信号dec＿WR＿REV2が発生し、
カウンタ状態信号CNT＿UDFが“Ｈ”レベルであるとき
に、オアゲート７９への出力を“Ｈ”レベルにする。Ｆ
／Ｆ６４は、データ入力端Ｄにアンドゲート７５の出力
が入力され、クロック入力端CLKに動作クロックdev＿CL
Kがインバータ６８を介して入力され、出力端Ｑからア
ンドゲート７４に対して、アンドゲート７５の出力を動
作クロックdev＿CLKの“Ｌ”タイミングに同期させて出
力する。アンドゲート７４は、Ｆ／Ｆ６４の出力を動作
クロックdev＿CLKの“Ｈ”タイミングに同期させて取込
信号REV1＿PLSとして出力する。取込信号REV1＿PLSが発
生すると、図２４において、ＳＷ１１がオン動作を行
い、補正レジスタ６のカウンタ値によるカウント期間用
の補正値が補正レジスタタッチ１０８に取り込まれるよ
うになっている。
【０１４７】アンドゲート７７は、ソースカウントクロ
ックINCLK1が“Ｌ”レベルである期間内にオアゲート７
９の出力が“Ｈ”レベルであるとき、オアゲート３４２
への出力を“Ｈ”レベルにする。アンドゲート７８は、
ソースカウントクロックINCLK1が“Ｈ”レベルである期
間内にオアゲート７９の出力が“Ｈ”レベルで、制御信
号CNT＿Dが“Ｌ”レベルであるとき、出力を“Ｈ”レベ
ルにする。Ｆ／Ｆ３３２は、データ入力端Ｄにアンドゲ
ート７８の出力が入力され、クロック入力端CLKに動作
クロックdev＿CLKがインバータ３４０を介して入力さ
れ、出力端ＱからＦ／Ｆ３３３のデータ入力端Ｄに対し
て、アンドゲート７８の出力を動作クロックdev＿CLKの
“Ｌ”タイミングに同期させて出力する。
ックINCLK1が“Ｌ”レベルである期間内にオアゲート７
９の出力が“Ｈ”レベルであるとき、オアゲート３４２
への出力を“Ｈ”レベルにする。アンドゲート７８は、
ソースカウントクロックINCLK1が“Ｈ”レベルである期
間内にオアゲート７９の出力が“Ｈ”レベルで、制御信
号CNT＿Dが“Ｌ”レベルであるとき、出力を“Ｈ”レベ
ルにする。Ｆ／Ｆ３３２は、データ入力端Ｄにアンドゲ
ート７８の出力が入力され、クロック入力端CLKに動作
クロックdev＿CLKがインバータ３４０を介して入力さ
れ、出力端ＱからＦ／Ｆ３３３のデータ入力端Ｄに対し
て、アンドゲート７８の出力を動作クロックdev＿CLKの
“Ｌ”タイミングに同期させて出力する。
【０１４８】Ｆ／Ｆ３３３は、クロック入力端CLKに動
作クロックdev＿CLKがインバータ３４０を介して入力さ
れ、Ｆ／Ｆ３３２の出力を出力端Ｑから動作クロックde
v＿CLKの“Ｈ”タイミングに同期させてオアゲート３４
２に対し出力する。これにより、オアゲート３４２から
制御信号REV＿SETが発生し、それに基づき補正実行信号
REV＿ACT、選択信号REV＿SELが順次発生する。
作クロックdev＿CLKがインバータ３４０を介して入力さ
れ、Ｆ／Ｆ３３２の出力を出力端Ｑから動作クロックde
v＿CLKの“Ｈ”タイミングに同期させてオアゲート３４
２に対し出力する。これにより、オアゲート３４２から
制御信号REV＿SETが発生し、それに基づき補正実行信号
REV＿ACT、選択信号REV＿SELが順次発生する。
【０１４９】以上の構成において、この実施の形態４に
よれば、補正値書込制御部８は、補正要求が発生する
と、それぞれの補正要求によるカウント期間とカウンタ
１１６の動作状態とが一致した場合のみ、該当する補正
を実施する制御を行っている。
よれば、補正値書込制御部８は、補正要求が発生する
と、それぞれの補正要求によるカウント期間とカウンタ
１１６の動作状態とが一致した場合のみ、該当する補正
を実施する制御を行っている。
【０１５０】即ち、補正実行通知信号dec＿WR＿REV1に
より補正レジスタ６への書込要求がある場合、つまり、
カウンタ値によるカウント期間の補正要求である場合に
は、アンドゲート６９から書込信号WR＿REV1＿Pを発生
し、ＳＷ９をオン動作させ、データバス１００からカウ
ンタ値によるカウント期間に対する補正値を取り込み、
補正レジスタ６に書き込むことが行われる。そして、ア
ンドゲート７５にてカウンタ状態信号CNT＿UDFが“Ｌ”
レベルであることが検出されたときのみ、アンドゲート
７４から補正レジスタラッチ１０８への取込信号REV1＿
PLSが発生し、またオアゲート３４２からアダー回路１
１０への入力を制御するREV＿SETが発生し、カウンタ値
によるカウント期間の補正が実施される。
より補正レジスタ６への書込要求がある場合、つまり、
カウンタ値によるカウント期間の補正要求である場合に
は、アンドゲート６９から書込信号WR＿REV1＿Pを発生
し、ＳＷ９をオン動作させ、データバス１００からカウ
ンタ値によるカウント期間に対する補正値を取り込み、
補正レジスタ６に書き込むことが行われる。そして、ア
ンドゲート７５にてカウンタ状態信号CNT＿UDFが“Ｌ”
レベルであることが検出されたときのみ、アンドゲート
７４から補正レジスタラッチ１０８への取込信号REV1＿
PLSが発生し、またオアゲート３４２からアダー回路１
１０への入力を制御するREV＿SETが発生し、カウンタ値
によるカウント期間の補正が実施される。
【０１５１】また、補正実行通知信号dec＿WR＿REV2に
より補正レジスタ７への書込要求がある場合、つまり、
リロード値によるカウント期間の補正要求である場合に
は、アンドゲート７０から書込信号WR＿REV2＿Pを発生
し、ＳＷ１０をオン動作させ、データバス１００からリ
ロード値によるカウント期間に対する補正値を取り込
み、補正レジスタ７に書き込むことが行われる。そし
て、アンドゲート７１，７６にてカウンタ状態信号CNT
＿UDFが“Ｈ”レベルであることが検出されたときの
み、アンドゲート７２から補正レジスタラッチ１０８へ
の取込信号REV2＿PLSが発生し、またオアゲート３４２
からアダー回路１１０への入力を制御するREV＿SETが発
生し、リロード値によるカウント期間の補正が実施され
る。
より補正レジスタ７への書込要求がある場合、つまり、
リロード値によるカウント期間の補正要求である場合に
は、アンドゲート７０から書込信号WR＿REV2＿Pを発生
し、ＳＷ１０をオン動作させ、データバス１００からリ
ロード値によるカウント期間に対する補正値を取り込
み、補正レジスタ７に書き込むことが行われる。そし
て、アンドゲート７１，７６にてカウンタ状態信号CNT
＿UDFが“Ｈ”レベルであることが検出されたときの
み、アンドゲート７２から補正レジスタラッチ１０８へ
の取込信号REV2＿PLSが発生し、またオアゲート３４２
からアダー回路１１０への入力を制御するREV＿SETが発
生し、リロード値によるカウント期間の補正が実施され
る。
【０１５２】このように、この実施の形態４では、以上
説明した実施の形態１において補正タイミングレジスタ
１を用いてカウンタ値によるカウント期間の補正とリロ
ード値によるカウント期間の補正との識別を行って制御
していた代わり、補正レジスタとして、カウンタ値によ
るカウント期間用の補正値が書き込まれる補正レジスタ
６と、リロード値によるカウント期間用の補正値が書き
込まれる補正レジスタ７とに分けて用意することによっ
て、補正レジスタラッチ１０８への取込タイミングは実
施の形態２と同様となるが、実施の形態１と同様の補正
動作が行えるようになっている。なお、補正レジスタ
６，７は、物理的に別個の記憶手段である必要はなく、
１つの記憶手段に双方の補正値が識別できる状態で記憶
するようにしてもよい。
説明した実施の形態１において補正タイミングレジスタ
１を用いてカウンタ値によるカウント期間の補正とリロ
ード値によるカウント期間の補正との識別を行って制御
していた代わり、補正レジスタとして、カウンタ値によ
るカウント期間用の補正値が書き込まれる補正レジスタ
６と、リロード値によるカウント期間用の補正値が書き
込まれる補正レジスタ７とに分けて用意することによっ
て、補正レジスタラッチ１０８への取込タイミングは実
施の形態２と同様となるが、実施の形態１と同様の補正
動作が行えるようになっている。なお、補正レジスタ
６，７は、物理的に別個の記憶手段である必要はなく、
１つの記憶手段に双方の補正値が識別できる状態で記憶
するようにしてもよい。
【０１５３】実施の形態５．図２６は、この発明の実施
の形態５によるタイマ回路の構成を示す回路図である。
この実施の形態５では、実施の形態２によるタイマ回路
と同様の補正機能を実現する他のタイマ回路の構成例が
示されている。図２６に示すように、この実施の形態５
によるタイマ回路では、実施の形態４（図２４）におけ
る補正値書込制御部８が補正値書込制御部１３に置き換
えて構成されている。
の形態５によるタイマ回路の構成を示す回路図である。
この実施の形態５では、実施の形態２によるタイマ回路
と同様の補正機能を実現する他のタイマ回路の構成例が
示されている。図２６に示すように、この実施の形態５
によるタイマ回路では、実施の形態４（図２４）におけ
る補正値書込制御部８が補正値書込制御部１３に置き換
えて構成されている。
【０１５４】補正値書込制御部１３は、例えば図２７に
示すように構成されている。図２７では、図２５で示し
た構成にこの実施の形態５に係る部分を追加する形で示
されている。即ち、図２７において、補正値書込制御部
１３では、Ｆ／Ｆ８１，８２と、アンドゲート８３，８
４とオアゲート８５，８６とが追加されている。
示すように構成されている。図２７では、図２５で示し
た構成にこの実施の形態５に係る部分を追加する形で示
されている。即ち、図２７において、補正値書込制御部
１３では、Ｆ／Ｆ８１，８２と、アンドゲート８３，８
４とオアゲート８５，８６とが追加されている。
【０１５５】図２７において、Ｆ／Ｆ８１のセット条件
は、動作クロックdev＿CLKが“Ｌ”レベル期間であるこ
と、リロード値によるカウント期間の補正実行通知信号
dec＿WR＿REV2が発生したこと、およびカウンタ状態信
号CNT＿UDFが“Ｌ”レベルであることである。アンドゲ
ート８３には、Ｆ／Ｆ８１の出力とカウンタ状態信号CN
T＿UDFとが入力されている。アンドゲート８４には、タ
イマクロックTim＿CLKとアンドゲート８３の出力とが入
力されている。オアゲート８５には、アンドゲート８４
の出力とアンドゲート７５の出力とが入力され、取込信
号REV2＿PLSを発生するようになっている。
は、動作クロックdev＿CLKが“Ｌ”レベル期間であるこ
と、リロード値によるカウント期間の補正実行通知信号
dec＿WR＿REV2が発生したこと、およびカウンタ状態信
号CNT＿UDFが“Ｌ”レベルであることである。アンドゲ
ート８３には、Ｆ／Ｆ８１の出力とカウンタ状態信号CN
T＿UDFとが入力されている。アンドゲート８４には、タ
イマクロックTim＿CLKとアンドゲート８３の出力とが入
力されている。オアゲート８５には、アンドゲート８４
の出力とアンドゲート７５の出力とが入力され、取込信
号REV2＿PLSを発生するようになっている。
【０１５６】オアゲート８６には、Ｆ／Ｆ３３４の出力
とアンドゲート８３の出力とが入力され、Ｆ／Ｆ３３５
の入力である補正実行信号REV＿ACTを発生する。Ｆ／Ｆ
８２では、データ入力端Ｄにアンドゲート８３の出力が
入力され、クロック入力端CLKに動作クロックdev＿CLK
が入力されている。Ｆ／Ｆ８１には、リセット信号とし
て、タイマクロックTim＿CLK1とＦ／Ｆ８２の出力とが
入力されている。
とアンドゲート８３の出力とが入力され、Ｆ／Ｆ３３５
の入力である補正実行信号REV＿ACTを発生する。Ｆ／Ｆ
８２では、データ入力端Ｄにアンドゲート８３の出力が
入力され、クロック入力端CLKに動作クロックdev＿CLK
が入力されている。Ｆ／Ｆ８１には、リセット信号とし
て、タイマクロックTim＿CLK1とＦ／Ｆ８２の出力とが
入力されている。
【０１５７】以上の構成において、この実施の形態５に
よれば、補正値書込制御部１３は、補正要求が発生する
と、実施の形態４と同様にそれぞれの補正要求によるカ
ウント期間とカウンタ１１６の動作状態とが一致した場
合に、該当する補正を実施する制御を行っている。
よれば、補正値書込制御部１３は、補正要求が発生する
と、実施の形態４と同様にそれぞれの補正要求によるカ
ウント期間とカウンタ１１６の動作状態とが一致した場
合に、該当する補正を実施する制御を行っている。
【０１５８】具体的には、補正実行通知信号dec＿WR＿R
EV1の発生によって補正レジスタ６に補正値が書き込ま
れた場合に、カウンタ状態信号CNT＿UDFが“Ｌ”レベル
である場合にその補正要求に従ってカウンタ値によるカ
ウント期間の補正が実施される。また、補正実行通知信
号dec＿WR＿REV2の発生によって補正レジスタ７に補正
値が書き込まれた場合に、カウンタ状態信号が“Ｈ”レ
ベルである場合にその補正要求に従ってリロード値によ
るカウント期間の補正が実施される。
EV1の発生によって補正レジスタ６に補正値が書き込ま
れた場合に、カウンタ状態信号CNT＿UDFが“Ｌ”レベル
である場合にその補正要求に従ってカウンタ値によるカ
ウント期間の補正が実施される。また、補正実行通知信
号dec＿WR＿REV2の発生によって補正レジスタ７に補正
値が書き込まれた場合に、カウンタ状態信号が“Ｈ”レ
ベルである場合にその補正要求に従ってリロード値によ
るカウント期間の補正が実施される。
【０１５９】この実施の形態５では、さらに、補正値書
込制御部１３は、それぞれの補正要求によるカウント期
間とカウンタ１１６の動作状態とが一致しない場合であ
っても、リロード値によるカウント期間の補正を要求す
る補正実行通知信号dec＿WR＿REV2が発生したときに、
カウンタ状態信号CNT＿UDFが“Ｌ”であるときは、実施
の形態２と同様に、カウンタ状態信号CNT＿UDFが“Ｈ”
レベルとなるのを待って補正実行通知信号dec＿WR＿REV
2が要求するリロード値によるカウント期間の補正が実
施できるようになっている。
込制御部１３は、それぞれの補正要求によるカウント期
間とカウンタ１１６の動作状態とが一致しない場合であ
っても、リロード値によるカウント期間の補正を要求す
る補正実行通知信号dec＿WR＿REV2が発生したときに、
カウンタ状態信号CNT＿UDFが“Ｌ”であるときは、実施
の形態２と同様に、カウンタ状態信号CNT＿UDFが“Ｈ”
レベルとなるのを待って補正実行通知信号dec＿WR＿REV
2が要求するリロード値によるカウント期間の補正が実
施できるようになっている。
【０１６０】即ち、リロード値によるカウント期間の補
正を要求する補正実行通知信号dec＿WR＿REV2が発生し
たときに、カウンタ状態信号CNT＿UDFが“Ｌ”であると
きは、Ｆ／Ｆ８１が動作クロックdev＿CLKの“Ｌ”タイ
ミングに同期してセットされ、アンドゲート８３への出
力を“Ｈ”レベルに保持する。アンドゲート８３では、
その後カウンタ状態信号CNT＿UDFが“Ｌ”レベルから
“Ｈ”レベルになるのと同期して出力を“Ｈ”レベルに
する。アンドゲート８３の出力が“Ｈ”レベルとなる
と、アンドゲート８４からタイマクロックTim＿CLKに同
期してオアゲート８５に出力され、オアゲート８５から
取込信号REV2＿PLSが出力される。なお、アンドゲート
８３の出力が“Ｈ”レベルとなると、Ｆ／Ｆ８２に動作
クロックdev＿CLKに同期して取り込まれ、このＦ／Ｆ８
２の出力により、Ｆ／Ｆ８１がリセットされるようにな
っている。
正を要求する補正実行通知信号dec＿WR＿REV2が発生し
たときに、カウンタ状態信号CNT＿UDFが“Ｌ”であると
きは、Ｆ／Ｆ８１が動作クロックdev＿CLKの“Ｌ”タイ
ミングに同期してセットされ、アンドゲート８３への出
力を“Ｈ”レベルに保持する。アンドゲート８３では、
その後カウンタ状態信号CNT＿UDFが“Ｌ”レベルから
“Ｈ”レベルになるのと同期して出力を“Ｈ”レベルに
する。アンドゲート８３の出力が“Ｈ”レベルとなる
と、アンドゲート８４からタイマクロックTim＿CLKに同
期してオアゲート８５に出力され、オアゲート８５から
取込信号REV2＿PLSが出力される。なお、アンドゲート
８３の出力が“Ｈ”レベルとなると、Ｆ／Ｆ８２に動作
クロックdev＿CLKに同期して取り込まれ、このＦ／Ｆ８
２の出力により、Ｆ／Ｆ８１がリセットされるようにな
っている。
【０１６１】これにより、図２６においてＳＷ１２がオ
ン動作を行い、補正レジスタ７からリロード値によるカ
ウント期間用の補正値が取り出され、補正レジスタラッ
チ１０８に設定される。また、アンドゲート８３の出力
は、オアゲート８６を介して補正実行信号REV＿ACTとし
て出力され、選択信号REV＿SELが発生する。これによ
り、ＳＷ１０９がオン動作を行い、補正レジスタタッチ
１０８の補正値がアダー回路１１０に取り込まれ、リロ
ード値によるカウント期間の補正が実施される。
ン動作を行い、補正レジスタ７からリロード値によるカ
ウント期間用の補正値が取り出され、補正レジスタラッ
チ１０８に設定される。また、アンドゲート８３の出力
は、オアゲート８６を介して補正実行信号REV＿ACTとし
て出力され、選択信号REV＿SELが発生する。これによ
り、ＳＷ１０９がオン動作を行い、補正レジスタタッチ
１０８の補正値がアダー回路１１０に取り込まれ、リロ
ード値によるカウント期間の補正が実施される。
【０１６２】このように、この実施の形態５によれば、
実施の形態２と同様に、補正を意図したカウント期間が
リロード値によるカウント期間であるが、カウンタがカ
ウンタ値によるカウント動作を行っている場合には、カ
ウンタがリロード値によるカウント動作に移行するのを
待って補正を実施することができるようになっている。
実施の形態２と同様に、補正を意図したカウント期間が
リロード値によるカウント期間であるが、カウンタがカ
ウンタ値によるカウント動作を行っている場合には、カ
ウンタがリロード値によるカウント動作に移行するのを
待って補正を実施することができるようになっている。
【０１６３】実施の形態６．図２８は、この発明の実施
の形態６によるタイマ回路の構成を示す回路図である。
この実施の形態６では、実施の形態３によるタイマ回路
と同様の補正機能を実現する他のタイマ回路の構成例が
示されている。図２８に示すように、この実施の形態６
によるタイマ回路では、実施の形態５（図２６）におけ
る補正値書込制御部１３が補正値書込制御部１４に置き
換えて構成されている。
の形態６によるタイマ回路の構成を示す回路図である。
この実施の形態６では、実施の形態３によるタイマ回路
と同様の補正機能を実現する他のタイマ回路の構成例が
示されている。図２８に示すように、この実施の形態６
によるタイマ回路では、実施の形態５（図２６）におけ
る補正値書込制御部１３が補正値書込制御部１４に置き
換えて構成されている。
【０１６４】補正値書込制御部１４は、例えば図２９に
示すように構成されている。図２９では、図２７で示し
た構成にこの実施の形態６に係る部分を追加する形で示
されている。即ち、図２９において、補正値書込制御部
１４では、Ｆ／Ｆ８１に代わるＦ／Ｆ９１およびＦ／Ｆ
９２，９３と、アンドゲート７６に代わるアンドゲート
９４とが追加されている。
示すように構成されている。図２９では、図２７で示し
た構成にこの実施の形態６に係る部分を追加する形で示
されている。即ち、図２９において、補正値書込制御部
１４では、Ｆ／Ｆ８１に代わるＦ／Ｆ９１およびＦ／Ｆ
９２，９３と、アンドゲート７６に代わるアンドゲート
９４とが追加されている。
【０１６５】図２９において、Ｆ／Ｆ９１のセット条件
は、動作クロックdev＿CLKが“Ｌ”レベル期間であるこ
と、リロード値によるカウント期間の補正実行通知信号
dec＿WR＿REV2が発生したこと、カウンタ状態信号CNT＿
UDFが“Ｌ”レベルであること、およびＦ／Ｆ９３が出
力（CT＿REV＿FLG）を“Ｈ”レベルにしたことである。
リセット条件は、Ｆ／Ｆ８１と同様である。アンドゲー
ト７６に代わるアンドゲート９４では、カウンタ状態信
号CNT＿UDFと補正実行通知信号dec＿WR＿REV2の他に、
Ｆ／Ｆ９３の出力（CT＿REV＿FLG）が入力されている。
は、動作クロックdev＿CLKが“Ｌ”レベル期間であるこ
と、リロード値によるカウント期間の補正実行通知信号
dec＿WR＿REV2が発生したこと、カウンタ状態信号CNT＿
UDFが“Ｌ”レベルであること、およびＦ／Ｆ９３が出
力（CT＿REV＿FLG）を“Ｈ”レベルにしたことである。
リセット条件は、Ｆ／Ｆ８１と同様である。アンドゲー
ト７６に代わるアンドゲート９４では、カウンタ状態信
号CNT＿UDFと補正実行通知信号dec＿WR＿REV2の他に、
Ｆ／Ｆ９３の出力（CT＿REV＿FLG）が入力されている。
【０１６６】Ｆ／Ｆ９２のセット条件は、補正実行通知
信号dec＿WR＿REV2が発生したこと、動作クロックdev＿
CLKが“Ｌ”レベル期間であること、およびアンドゲー
ト７５の出力が“Ｈ”レベルであることである。リセッ
ト条件は、動作クロックdev＿CLKが“Ｌ”レベル期間で
あること、アンドゲート９４の出力が“Ｈ”レベルであ
ることである。Ｆ／Ｆ９３は、データ入力端ＤにＦ／Ｆ
９２の出力が入力され、クロック入力端CLKに動作クロ
ックdev＿CLKが入力され、出力端Ｑから制御信号CT＿RE
V＿FLGを動作クロックdev＿CLKの“Ｈ”タイミングに同
期して出力する。
信号dec＿WR＿REV2が発生したこと、動作クロックdev＿
CLKが“Ｌ”レベル期間であること、およびアンドゲー
ト７５の出力が“Ｈ”レベルであることである。リセッ
ト条件は、動作クロックdev＿CLKが“Ｌ”レベル期間で
あること、アンドゲート９４の出力が“Ｈ”レベルであ
ることである。Ｆ／Ｆ９３は、データ入力端ＤにＦ／Ｆ
９２の出力が入力され、クロック入力端CLKに動作クロ
ックdev＿CLKが入力され、出力端Ｑから制御信号CT＿RE
V＿FLGを動作クロックdev＿CLKの“Ｈ”タイミングに同
期して出力する。
【０１６７】次に、図２９を用いてこの実施の形態６に
係る部分の動作について説明する。上述したように、カ
ウンタ状態信号CNT＿UDFが“Ｌ”レベルであるときに、
カウンタ値でのカウント期間の補正を要求する補正実行
通知信号dec＿WR＿REV1が発生すると、カウンタ値での
補正が行われるので、Ｆ／Ｆ９２では、その補正が行わ
れた事実が検出され、記憶されるようになっている。
係る部分の動作について説明する。上述したように、カ
ウンタ状態信号CNT＿UDFが“Ｌ”レベルであるときに、
カウンタ値でのカウント期間の補正を要求する補正実行
通知信号dec＿WR＿REV1が発生すると、カウンタ値での
補正が行われるので、Ｆ／Ｆ９２では、その補正が行わ
れた事実が検出され、記憶されるようになっている。
【０１６８】即ち、Ｆ／Ｆ９２では、補正実行通知信号
dec＿WR＿REV1が“Ｌ”レベルとなった後に、カウンタ
状態信号CNT＿UDFが“Ｌ”レベルで、かつ補正実行通知
信号dec＿WR＿REV2が発生すると、動作クロックdev＿CL
Kの“Ｈ”タイミングに同期して出力を“Ｈ”レベルに
しそれを保持する。Ｆ／Ｆ９２が出力を“Ｈ”レベルに
すると、Ｆ／Ｆ９３から制御信号CT＿REV＿FLGが出力さ
れる。Ｆ／Ｆ９２では、Ｆ／Ｆ９３が制御信号CT＿REV
＿FLGを発生した後に、カウンタ状態信号CNT＿UDFが
“Ｈ”レベルとなった以降で補正実行通知信号dec＿WR
＿REV2が発生すると、動作クロックdev＿CLKの“Ｌ”タ
イミングに同期してリセットされ、出力を“Ｌ”レベル
にするという動作を行っている。
dec＿WR＿REV1が“Ｌ”レベルとなった後に、カウンタ
状態信号CNT＿UDFが“Ｌ”レベルで、かつ補正実行通知
信号dec＿WR＿REV2が発生すると、動作クロックdev＿CL
Kの“Ｈ”タイミングに同期して出力を“Ｈ”レベルに
しそれを保持する。Ｆ／Ｆ９２が出力を“Ｈ”レベルに
すると、Ｆ／Ｆ９３から制御信号CT＿REV＿FLGが出力さ
れる。Ｆ／Ｆ９２では、Ｆ／Ｆ９３が制御信号CT＿REV
＿FLGを発生した後に、カウンタ状態信号CNT＿UDFが
“Ｈ”レベルとなった以降で補正実行通知信号dec＿WR
＿REV2が発生すると、動作クロックdev＿CLKの“Ｌ”タ
イミングに同期してリセットされ、出力を“Ｌ”レベル
にするという動作を行っている。
【０１６９】したがって、制御信号CT＿REV＿FLGは、Ｆ
／Ｆ９２がセットされてからリセットされるまでの期間
内、“Ｈ”レベルとなる信号である。カウンタ状態信号
CNT＿UDFが“Ｈ”レベルとなった以降で補正実行通知信
号dec＿WR＿REV2が発生すると、リロード値による補正
が実施されるので、制御信号CT＿REV＿FLGは、リロード
値による補正が発生するまで“Ｈ”レベルとなっている
ことになる。Ｆ／Ｆ９１では、カウンタ状態信号CNT＿U
DFが“Ｌ”レベルであるとき、リロード値による補正要
求である補正実行通知信号dec＿WR＿REV2が発生する
と、制御信号CT＿REV＿FLGがすでに“Ｈ”レベルとなっ
ているので直ちにセットされ、出力を“Ｈ”レベルに
し、それを保持する。
／Ｆ９２がセットされてからリセットされるまでの期間
内、“Ｈ”レベルとなる信号である。カウンタ状態信号
CNT＿UDFが“Ｈ”レベルとなった以降で補正実行通知信
号dec＿WR＿REV2が発生すると、リロード値による補正
が実施されるので、制御信号CT＿REV＿FLGは、リロード
値による補正が発生するまで“Ｈ”レベルとなっている
ことになる。Ｆ／Ｆ９１では、カウンタ状態信号CNT＿U
DFが“Ｌ”レベルであるとき、リロード値による補正要
求である補正実行通知信号dec＿WR＿REV2が発生する
と、制御信号CT＿REV＿FLGがすでに“Ｈ”レベルとなっ
ているので直ちにセットされ、出力を“Ｈ”レベルに
し、それを保持する。
【０１７０】これにより、オアゲート４９から取込信号
REV2＿PLSが発生し、またオアゲート８６から補正実行
信号REV＿ACTが発生し、Ｆ／Ｆ３３５からREV＿SETが出
力され、リロード値によるカウント期間の補正が実施さ
れることになる。
REV2＿PLSが発生し、またオアゲート８６から補正実行
信号REV＿ACTが発生し、Ｆ／Ｆ３３５からREV＿SETが出
力され、リロード値によるカウント期間の補正が実施さ
れることになる。
【０１７１】このように、この実施の形態６によれば、
実施の形態３と同様に、最初のカウント値によるカウン
ト期間の補正実施の事実を記憶するようにし、それを条
件にリロード値によるカウント期間の補正が行えるよう
にしたので、カウント値によるカウント期間とリロード
値によるカウント期間の双方の補正が必要となる場合
に、確実に双方の補正が実施できるようになる。
実施の形態３と同様に、最初のカウント値によるカウン
ト期間の補正実施の事実を記憶するようにし、それを条
件にリロード値によるカウント期間の補正が行えるよう
にしたので、カウント値によるカウント期間とリロード
値によるカウント期間の双方の補正が必要となる場合
に、確実に双方の補正が実施できるようになる。
【０１７２】
【発明の効果】以上説明したように、この発明によれ
ば、補正を意図するカウント期間を設定する設定手段を
設け、この設定手段により指定した補正を意図するカウ
ント期間とカウンタがカウント動作を行っているカウン
ト期間とが一致したとき、カウンタに補正要求による補
正値を設定できるようにしたので、補正を意図したカウ
ント期間の補正が容易に、かつ確実に実施できるという
効果を奏する。ここに、補正を意図するカウント期間の
設定と、カウンタが第１カウント期間と第２カウント期
間とのいずれでカウント動作を行っているかの判断とで
は、元々存在する制御信号を用いることができるので、
データパスを切り替えるスイッチ回路を操作してカウン
タの動作状態を調べる等の余分な操作・処理を不要とす
ることができ、スイッチ回路の負荷を大幅に低減するこ
とができるという効果も奏する。
ば、補正を意図するカウント期間を設定する設定手段を
設け、この設定手段により指定した補正を意図するカウ
ント期間とカウンタがカウント動作を行っているカウン
ト期間とが一致したとき、カウンタに補正要求による補
正値を設定できるようにしたので、補正を意図したカウ
ント期間の補正が容易に、かつ確実に実施できるという
効果を奏する。ここに、補正を意図するカウント期間の
設定と、カウンタが第１カウント期間と第２カウント期
間とのいずれでカウント動作を行っているかの判断とで
は、元々存在する制御信号を用いることができるので、
データパスを切り替えるスイッチ回路を操作してカウン
タの動作状態を調べる等の余分な操作・処理を不要とす
ることができ、スイッチ回路の負荷を大幅に低減するこ
とができるという効果も奏する。
【０１７３】つぎの発明によれば、補正を意図したカウ
ント期間が、カウンタがカウント動作を行っている第１
カウント期間に後続する第２カウント期間である場合に
は、カウンタが第２カウント期間でのカウント動作に移
行するのを待って、第２カウント期間での補正が行える
ようにしたので、補正を意図したカウント期間とカウン
タがカウント動作を行っているカウント期間とが一致し
ない場合でも、補正を意図したカウント期間の補正が行
えるという効果を奏する。
ント期間が、カウンタがカウント動作を行っている第１
カウント期間に後続する第２カウント期間である場合に
は、カウンタが第２カウント期間でのカウント動作に移
行するのを待って、第２カウント期間での補正が行える
ようにしたので、補正を意図したカウント期間とカウン
タがカウント動作を行っているカウント期間とが一致し
ない場合でも、補正を意図したカウント期間の補正が行
えるという効果を奏する。
【０１７４】つぎの発明によれば、第１カウント期間に
おいて補正が実施されたか否かを記憶できるようにし、
第２カウント期間についての補正が直ちに実施可能な状
況にある場合に、第１カウント期間における補正が行わ
れていることを条件に当該第２カウント期間での補正を
実施するようにしたので、補正対象が第１カウント期間
と第２カウント期間の一方ではなく、双方のカウント期
間である場合において、その双方のカウント期間の補正
が連続して行えるという効果を奏する。
おいて補正が実施されたか否かを記憶できるようにし、
第２カウント期間についての補正が直ちに実施可能な状
況にある場合に、第１カウント期間における補正が行わ
れていることを条件に当該第２カウント期間での補正を
実施するようにしたので、補正対象が第１カウント期間
と第２カウント期間の一方ではなく、双方のカウント期
間である場合において、その双方のカウント期間の補正
が連続して行えるという効果を奏する。
【０１７５】つぎの発明によれば、補正要求として第１
カウント期間についての補正要求と第２カウント期間に
ついての補正要求とが個別に発生するようにし、それぞ
れの補正要求を受けて、第１カウント期間用の補正値と
前記第２カウント期間用の補正値とがそれぞれ書き込ま
れる記憶手段を設け、補正要求に対応するカウント期間
とカウンタがカウント動作を行っているカウント期間と
が一致した場合に、カウンタにその補正要求に対応する
カウント期間用の補正値が設定できるようにしたので、
補正を意図したカウント期間の補正が容易に、かつ確実
に実施できるという効果を奏する。ここに、カウンタが
第１カウント期間と第２カウント期間とのいずれでカウ
ント動作を行っているかの判断には、元々存在する制御
信号を用いることができるので、データパスを切り替え
るスイッチ回路を操作してカウンタの動作状態を調べる
等の余分な操作・処理を不要とすることができ、スイッ
チ回路の負荷を大幅に低減することができるという効果
も奏する。
カウント期間についての補正要求と第２カウント期間に
ついての補正要求とが個別に発生するようにし、それぞ
れの補正要求を受けて、第１カウント期間用の補正値と
前記第２カウント期間用の補正値とがそれぞれ書き込ま
れる記憶手段を設け、補正要求に対応するカウント期間
とカウンタがカウント動作を行っているカウント期間と
が一致した場合に、カウンタにその補正要求に対応する
カウント期間用の補正値が設定できるようにしたので、
補正を意図したカウント期間の補正が容易に、かつ確実
に実施できるという効果を奏する。ここに、カウンタが
第１カウント期間と第２カウント期間とのいずれでカウ
ント動作を行っているかの判断には、元々存在する制御
信号を用いることができるので、データパスを切り替え
るスイッチ回路を操作してカウンタの動作状態を調べる
等の余分な操作・処理を不要とすることができ、スイッ
チ回路の負荷を大幅に低減することができるという効果
も奏する。
【０１７６】つぎの発明によれば、補正要求に対応した
カウント期間が、カウンタがカウント動作を行っている
第１カウント期間に後続する第２カウント期間である場
合には、カウンタが第２カウント期間でのカウント動作
に移行するのを待って、第２カウント期間での補正が行
えるようにしたので、補正要求に対応したカウント期間
とカウンタがカウント動作を行っているカウント期間と
が一致しない場合でも、補正を意図したカウント期間の
補正が行えるという効果を奏する。
カウント期間が、カウンタがカウント動作を行っている
第１カウント期間に後続する第２カウント期間である場
合には、カウンタが第２カウント期間でのカウント動作
に移行するのを待って、第２カウント期間での補正が行
えるようにしたので、補正要求に対応したカウント期間
とカウンタがカウント動作を行っているカウント期間と
が一致しない場合でも、補正を意図したカウント期間の
補正が行えるという効果を奏する。
【０１７７】つぎの発明によれば、第１カウント期間に
おいて補正が実施されたか否かを記憶できるようにし、
第２カウント期間についての補正が直ちに実施可能な状
況にある場合に、第１カウント期間における補正が行わ
れていることを条件に当該第２カウント期間での補正を
実施するようにしたので、補正対象が第１カウント期間
と第２カウント期間の一方ではなく、双方のカウント期
間である場合において、その双方のカウント期間の補正
が連続して行えるという効果を奏する。
おいて補正が実施されたか否かを記憶できるようにし、
第２カウント期間についての補正が直ちに実施可能な状
況にある場合に、第１カウント期間における補正が行わ
れていることを条件に当該第２カウント期間での補正を
実施するようにしたので、補正対象が第１カウント期間
と第２カウント期間の一方ではなく、双方のカウント期
間である場合において、その双方のカウント期間の補正
が連続して行えるという効果を奏する。
【図１】 この発明の実施の形態１によるタイマ回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 図１における制御クロック生成部の具体的な
構成例を示す回路図である。
構成例を示す回路図である。
【図３】 図１における補正値書込制御部の具体的な構
成例を示す回路図である。
成例を示す回路図である。
【図４】 有効期間指定信号REV＿MODとカウンタ状態信
号CNT＿UDFとが共に“Ｌ”レベルで、補正実行通知信号
dec＿WR＿REVとソースカウントクロックINCLK1とが重な
る場合でのカウント期間の補正動作を説明するタイムチ
ャートである。
号CNT＿UDFとが共に“Ｌ”レベルで、補正実行通知信号
dec＿WR＿REVとソースカウントクロックINCLK1とが重な
る場合でのカウント期間の補正動作を説明するタイムチ
ャートである。
【図５】 有効期間指定信号REV＿MODとカウンタ状態信
号CNT＿UDFとが共に“Ｌ”レベルで、補正実行通知信号
dec＿WR＿REVとソースカウントクロックINCLK1とが重な
らない場合でのカウント期間の補正動作を説明するタイ
ムチャートである。
号CNT＿UDFとが共に“Ｌ”レベルで、補正実行通知信号
dec＿WR＿REVとソースカウントクロックINCLK1とが重な
らない場合でのカウント期間の補正動作を説明するタイ
ムチャートである。
【図６】 有効期間指定信号REV＿MODが“Ｈ”レベル、
カウンタ状態信号CNT＿UDFが“Ｌ”レベルで、補正実行
通知信号dec＿WR＿REVとソースカウントクロックINCLK1
とが重なる場合でのカウント期間の補正動作を説明する
タイムチャートである。
カウンタ状態信号CNT＿UDFが“Ｌ”レベルで、補正実行
通知信号dec＿WR＿REVとソースカウントクロックINCLK1
とが重なる場合でのカウント期間の補正動作を説明する
タイムチャートである。
【図７】 有効期間指定信号REV＿MODが“Ｈ”レベル、
カウンタ状態信号CNT＿UDFが“Ｌ”レベルで、補正実行
通知信号dec＿WR＿REVとソースカウントクロックINCLK1
とが重ならない場合でのカウント期間の補正動作を説明
するタイムチャートである。
カウンタ状態信号CNT＿UDFが“Ｌ”レベルで、補正実行
通知信号dec＿WR＿REVとソースカウントクロックINCLK1
とが重ならない場合でのカウント期間の補正動作を説明
するタイムチャートである。
【図８】 有効期間指定信号REV＿MODが“Ｌ”レベル、
カウンタ状態信号CNT＿UDFが“Ｈ”レベルで、補正実行
通知信号dec＿WR＿REVとソースカウントクロックINCLK1
とが重なる場合でのカウント期間の補正動作を説明する
タイムチャートである。
カウンタ状態信号CNT＿UDFが“Ｈ”レベルで、補正実行
通知信号dec＿WR＿REVとソースカウントクロックINCLK1
とが重なる場合でのカウント期間の補正動作を説明する
タイムチャートである。
【図９】 有効期間指定信号REV＿MODが“Ｌ”レベル、
カウンタ状態信号CNT＿UDFが“Ｈ”レベルで、補正実行
通知信号dec＿WR＿REVとソースカウントクロックINCLK1
とが重ならない場合でのカウント期間の補正動作を説明
するタイムチャートである。
カウンタ状態信号CNT＿UDFが“Ｈ”レベルで、補正実行
通知信号dec＿WR＿REVとソースカウントクロックINCLK1
とが重ならない場合でのカウント期間の補正動作を説明
するタイムチャートである。
【図１０】 有効期間指定信号REV＿MODとカウンタ状態
信号CNT＿UDFとが共に“Ｈ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
なる場合でのカウント期間の補正動作を説明するタイム
チャートである。
信号CNT＿UDFとが共に“Ｈ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
なる場合でのカウント期間の補正動作を説明するタイム
チャートである。
【図１１】 有効期間指定信号REV＿MODとカウンタ状態
信号CNT＿UDFとが共に“Ｈ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
ならない場合でのカウント期間の補正動作を説明するタ
イムチャートである。
信号CNT＿UDFとが共に“Ｈ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
ならない場合でのカウント期間の補正動作を説明するタ
イムチャートである。
【図１２】 この発明の実施の形態２によるタイマ回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１３】 図１２における補正値書込制御部の具体的
な構成例を示す回路図である。
な構成例を示す回路図である。
【図１４】 有効期間指定信号REV＿MODとカウンタ状態
信号CNT＿UDFとが共に“Ｌ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
なる場合でのカウント期間の補正動作を説明するタイム
チャートである。
信号CNT＿UDFとが共に“Ｌ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
なる場合でのカウント期間の補正動作を説明するタイム
チャートである。
【図１５】 有効期間指定信号REV＿MODとカウンタ状態
信号CNT＿UDFとが共に“Ｌ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
ならない場合でのカウント期間の補正動作を説明するタ
イムチャートである。
信号CNT＿UDFとが共に“Ｌ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
ならない場合でのカウント期間の補正動作を説明するタ
イムチャートである。
【図１６】 有効期間指定信号REV＿MODが“Ｈ”レベ
ル、カウンタ状態信号CNT＿UDFが“Ｌ”レベルで、補正
実行通知信号dec＿WR＿REVとソースカウントクロックIN
CLK1とが重なる場合でのカウント期間の補正動作を説明
するタイムチャートである。
ル、カウンタ状態信号CNT＿UDFが“Ｌ”レベルで、補正
実行通知信号dec＿WR＿REVとソースカウントクロックIN
CLK1とが重なる場合でのカウント期間の補正動作を説明
するタイムチャートである。
【図１７】 有効期間指定信号REV＿MODが“Ｈ”レベ
ル、カウンタ状態信号CNT＿UDFが“Ｌ”レベルで、補正
実行通知信号dec＿WR＿REVとソースカウントクロックIN
CLK1とが重ならない場合でのカウント期間の補正動作を
説明するタイムチャートである。
ル、カウンタ状態信号CNT＿UDFが“Ｌ”レベルで、補正
実行通知信号dec＿WR＿REVとソースカウントクロックIN
CLK1とが重ならない場合でのカウント期間の補正動作を
説明するタイムチャートである。
【図１８】 有効期間指定信号REV＿MODが“Ｌ”レベ
ル、カウンタ状態信号CNT＿UDFが“Ｈ”レベルで、補正
実行通知信号dec＿WR＿REVとソースカウントクロックIN
CLK1とが重なる場合でのカウント期間の補正動作を説明
するタイムチャートである。
ル、カウンタ状態信号CNT＿UDFが“Ｈ”レベルで、補正
実行通知信号dec＿WR＿REVとソースカウントクロックIN
CLK1とが重なる場合でのカウント期間の補正動作を説明
するタイムチャートである。
【図１９】 有効期間指定信号REV＿MODが“Ｌ”レベ
ル、カウンタ状態信号CNT＿UDFが“Ｈ”レベルで、補正
実行通知信号dec＿WR＿REVとソースカウントクロックIN
CLK1とが重ならない場合でのカウント期間の補正動作を
説明するタイムチャートである。
ル、カウンタ状態信号CNT＿UDFが“Ｈ”レベルで、補正
実行通知信号dec＿WR＿REVとソースカウントクロックIN
CLK1とが重ならない場合でのカウント期間の補正動作を
説明するタイムチャートである。
【図２０】 有効期間指定信号REV＿MODとカウンタ状態
信号CNT＿UDFとが共に“Ｈ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
なる場合でのカウント期間の補正動作を説明するタイム
チャートである。
信号CNT＿UDFとが共に“Ｈ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
なる場合でのカウント期間の補正動作を説明するタイム
チャートである。
【図２１】 有効期間指定信号REV＿MODとカウンタ状態
信号CNT＿UDFとが共に“Ｈ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
ならない場合でのカウント期間の補正動作を説明するタ
イムチャートである。
信号CNT＿UDFとが共に“Ｈ”レベルで、補正実行通知信
号dec＿WR＿REVとソースカウントクロックINCLK1とが重
ならない場合でのカウント期間の補正動作を説明するタ
イムチャートである。
【図２２】 この発明の実施の形態３によるタイマ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２３】 図２２における補正値書込制御部の具体的
な構成例を示す回路図である。
な構成例を示す回路図である。
【図２４】 この発明の実施の形態４によるタイマ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２５】 図２４における補正値書込制御部の具体的
な構成例を示す回路図である。
な構成例を示す回路図である。
【図２６】 この発明の実施の形態５によるタイマ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２７】 図２６における補正値書込制御部の具体的
な構成例を示す回路図である。
な構成例を示す回路図である。
【図２８】 この発明の実施の形態６によるタイマ回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２９】 図２８における補正値書込制御部の具体的
な構成例を示す回路図である。
な構成例を示す回路図である。
【図３０】 従来のタイマ回路の構成例を示す回路図で
ある。
ある。
【図３１】 クロック生成部の構成例を示す図である。
【図３２】 図３１におけるＦ／Ｆ３０２の内部構成の
概念図である。
概念図である。
【図３３】 図３０におけるカウント期間制御部の具体
的な構成例を示す図である。
的な構成例を示す図である。
【図３４】 図３０における補正値書込制御部１２３の
具体的な構成例を示す図である。
具体的な構成例を示す図である。
【図３５】 図３０におけるカウンタ値書込制御部の具
体的な構成例を示す図である。
体的な構成例を示す図である。
【図３６】 図３０におけるリロード値書込制御部の具
体的な構成例を示す図である。
体的な構成例を示す図である。
【図３７】 図３０における出力信号生成部の具体的な
構成例を示す図である。
構成例を示す図である。
【図３８】 ディレイドワンショット動作モードを説明
するためのタイムチャートである。
するためのタイムチャートである。
【図３９】 補正実行通知信号dec＿WR＿REVがソースカ
ウントクロックINCLK1と重なって発生した場合でのカウ
ント期間の補正動作を説明するタイムチャートである。
ウントクロックINCLK1と重なって発生した場合でのカウ
ント期間の補正動作を説明するタイムチャートである。
【図４０】 補正実行通知信号dec＿WR＿REVがソースカ
ウントクロックINCLK1と重ならないで発生した場合での
カウント期間の補正動作を説明するタイムチャートであ
る。
ウントクロックINCLK1と重ならないで発生した場合での
カウント期間の補正動作を説明するタイムチャートであ
る。
１ 補正タイミングレジスタ、２ 制御クロック生成
部、３，４，５，８，１３，１４ 補正値書込制御部、
６，７，１０２ 補正レジスタ、１０４ カウンタＷＲ
バッファ、１０６ リロードレジスタ、１０８ 補正レ
ジスタラッチ、１１０ アダー回路、１１３ カウンタ
ラッチ、１１６ カウンタ、１１９ カウント期間制御
部、１２１ 出力信号生成部、１２５ カウンタ値書込
制御部、１２６ リロード書込制御部。
部、３，４，５，８，１３，１４ 補正値書込制御部、
６，７，１０２ 補正レジスタ、１０４ カウンタＷＲ
バッファ、１０６ リロードレジスタ、１０８ 補正レ
ジスタラッチ、１１０ アダー回路、１１３ カウンタ
ラッチ、１１６ カウンタ、１１９ カウント期間制御
部、１２１ 出力信号生成部、１２５ カウンタ値書込
制御部、１２６ リロード書込制御部。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2F085 AA06 CC09 FF04 FF20 GG07 GG09 GG12 GG24 5J055 AX11 BX29 BX31 EZ13 EZ25 EZ31 EZ33 EZ34 GX01 GX02 GX04
Claims (6)
- 【請求項１】 第１カウント期間および第２カウント期
間でのカウント動作を順に行うカウンタと、 前記カウンタの前記第１カウント期間でのカウント動作
終了有無を検出することにより、前記カウンタのカウン
ト動作期間が前記第１カウント期間と前記第２カウント
期間とのいずれであるかを判断する判断手段と、 補正対象のカウント期間を設定する設定手段と、 補正要求の発生に伴い補正値が書き込まれる記憶手段
と、 前記補正要求の発生を受けて、前記判断手段が判断した
カウント期間と前記設定手段が設定したカウント期間と
の一致不一致を判断し、一致するとき前記カウンタに前
記補正値によるカウント動作を実行させるカウント期間
補正手段と、 を備えていることを特徴とするタイマ回路。 - 【請求項２】 前記カウント期間補正手段は、 前記設定手段が設定したカウント期間が前記第２カウン
ト期間である場合に、前記判断手段が判断したカウント
期間が前記第１カウント期間であるときは、前記判定手
段が前記第２カウント期間を判断するまで待機し、一致
したとき、前記カウンタに前記補正値によるカウント動
作を実行させることを特徴とする請求項１に記載のタイ
マ回路。 - 【請求項３】 前記カウント期間補正手段は、 前記第１カウント期間における補正実施の有無を記憶
し、前記設定手段が設定したカウント期間と前記判断手
段が判断したカウント期間とが共に前記第２カウント期
間である場合に、前記記憶内容を参照し前記第１カウン
ト期間における補正が行われているとき、当該第２カウ
ント期間において前記カウンタに前記補正値によるカウ
ント動作を実行させることを特徴とする請求項１または
２に記載のタイマ回路。 - 【請求項４】 第１カウント期間および第２カウント期
間でのカウント動作を順に行うカウンタと、 前記カウンタの前記第１カウント期間でのカウント動作
終了有無を検出することにより、前記カウンタのカウン
ト動作期間が前記第１カウント期間と前記第２カウント
期間とのいずれであるかを判断する判断手段と、 前記第１カウント期間用の補正値と前記第２カウント期
間用の補正値とがそれぞれ対応する補正要求を受けて書
き込まれる記憶手段と、 補正要求の発生を受けて、その補正要求に対応するカウ
ント期間と前記判断手段が判断したカウント期間との一
致不一致を判断し、一致するとき前記カウンタに前記記
憶手段に書き込まれた対応するカウント期間用の補正値
によるカウント動作を実行させるカウント期間補正手段
と、 を備えていることを特徴とするタイマ回路。 - 【請求項５】 前記カウント期間補正手段は、 前記補正要求に対応するカウント期間が前記第２カウン
ト期間である場合に、前記判断手段が判断したカウント
期間が前記第１カウント期間であるときは、前記判定手
段が前記第２カウント期間を判断するまで待機し、一致
したとき、前記カウンタに前記記憶手段に格納した第２
カウント期間用の補正値によるカウント動作を実行させ
ることを特徴とする請求項４に記載のタイマ回路。 - 【請求項６】 前記カウント期間補正手段は、 前記第１カウント期間における補正実施の有無を記憶
し、前記補正要求に対応するカウント期間と前記判断手
段が判断したカウント期間とが共に前記第２カウント期
間である場合に、前記記憶内容を参照し前記第１カウン
ト期間における補正が行われているときに、当該第２カ
ウント期間において前記カウンタに前記記憶手段に格納
される第２カウント期間用の補正値によるカウント動作
を実行させることを特徴とする請求項４または５に記載
のタイマ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| US09/942,587 US20020147935A1 (en) | 2001-04-04 | 2001-08-31 | Timer circuit |
| DE10159174A DE10159174A1 (de) | 2001-04-04 | 2001-12-03 | Zeitgeberschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001106429A JP2002304233A (ja) | 2001-04-04 | 2001-04-04 | タイマ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002304233A true JP2002304233A (ja) | 2002-10-18 |
Family
ID=18958936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001106429A Pending JP2002304233A (ja) | 2001-04-04 | 2001-04-04 | タイマ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20020147935A1 (ja) |
| JP (1) | JP2002304233A (ja) |
| DE (1) | DE10159174A1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| DE3744951C2 (en) * | 1986-01-31 | 1992-04-02 | Canon K.K., Tokio/Tokyo, Jp | Magnetic video disc recording and playback system |
| JPH06332755A (ja) * | 1993-05-19 | 1994-12-02 | Mitsubishi Electric Corp | ウォッチドッグタイマ回路 |
| US5537101A (en) * | 1993-12-07 | 1996-07-16 | Casio Computer Co., Ltd. | Time data receiving apparatus |
| US6141388A (en) * | 1998-03-11 | 2000-10-31 | Ericsson Inc. | Received signal quality determination method and systems for convolutionally encoded communication channels |
-
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- 2001-04-04 JP JP2001106429A patent/JP2002304233A/ja active Pending
- 2001-08-31 US US09/942,587 patent/US20020147935A1/en not_active Abandoned
- 2001-12-03 DE DE10159174A patent/DE10159174A1/de not_active Withdrawn
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| Publication number | Publication date |
|---|---|
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