KR20030049442A - 리셋 회로 - Google Patents

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KR20030049442A
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Abstract

본 발명은 워치 도그 타이머가 지속적으로 오버플로우를 발생하는지를 감지하여 오동작시에 시스템을 정시시켜 전원전압의 소비를 줄임과 동시에 시스템 내부의 손실을 방지하도록 한 리셋 회로에 관한 것으로서, 시스템 동작 시간을 감지하며 시스템이 오동작할 때 오버플로우 신호를 발생하는 워치 도그 타이머부와, 상기 워치 도그 타이머부에서 발생한 오버플로우 신호를 받아 시스템을 리셋 시키는 신호를 발생하는 리셋 신호 발생부와, 상기 리셋 신호 발생부의 리셋 신호를 받아 시스템을 리셋 및 초기화로 돌아가 초기 실행을 수행하는 시스템 초기화 및 재시동부와, 상기 워치 도그 타이머부에서 발생한 오버플로우 신호를 카운트하는 카운터부와, 상기 리셋 신호 발생부의 리셋 신호와 카운터부의 출력신호를 입력으로 받아 조합하여 시스템 스톱 신호를 출력하는 연산부와, 상기 연산부의 시스템 스톱 신호를 받아 시스템을 스톱하는 시스템 스톱부를 포함하여 구성됨을 특징으로 한다.

Description

리셋 회로{Reset Ciruit}
본 발명은 리셋(reset) 회로에 관한 것으로, 특히 전원전압의 소비 및 기타 회로에 발생할 수 있는 오류를 미연에 방지하는데 적당한 리셋 회로에 관한 것이다.
일반적으로, 반도체 회로는 전원전압의 입력초기 즉, 시스템에 전원을 인가하였을 때 회로 내부 혹은 외부에서 발생하는 노이즈(noise)에 의해 쉽게 파손되어 오동작 하게 되며, 이를 방지하기 위해 초기의 전원이 안정화되는 시점에서 회로를 초기화하는 리셋회로를 사용하였다.
이하, 첨부된 도면을 참고하여 종래의 리셋 회로를 설명하면 다음과 같다.
도 1은 종래의 리셋 회로를 나타낸 블록도이다.
도 1에서와 같이, 시스템(system) 동작 시간을 감지하며 시스템이 오동작할 때 오버플로우(overflow) 신호를 발생하는 워치 도그 타이머(watch dog timer)부(11)와, 상기 워치 도그 타이머부(11)에서 발생한 오버플로우 신호를 받아 시스템을 리셋 시키는 신호를 발생하는 리셋 신호(reset signal) 발생부(12)와, 상기 리셋 신호 발생부(12)의 리셋 신호를 받아 시스템을 리셋 및 초기화로 돌아가 초기 실행을 수행하는 시스템 초기화 및 재시동(restart)부(13)로 구성되어 있다.
여기서 상기 워치 도그 타이머부(11)는 카운터(counter)(11a), 비교기(comparator)(11b), 데이터 레지스터(data register)(11c)로 구성되어 있다.
상기와 같이 구성된 종래의 리셋 회로는 워치 도그 타이머부(11)의 데이터 레지스터(11c)에 클럭(clock)과 계산하여 정상동작 시간보다 충분히 여유있는 값으로 세팅(setting)된다.
정상 동작시에는 워치 도그 타이머부(11)에서 오버플로우가 일어나기 전에 시스템 초기화 및 재시동부(13)로부터 클리어(clear) 신호를 받아들여 카운터(11b)에 카운트하는 식으로 시스템을 감시하고 있다.
그러나 상기와 같은 종래의 리셋 회로에 있어서 다음과 같은 문제점이 있었다.
즉, 순간적인 전원전압의 강하 및 예기치 못한 오동작으로 시스템 초기화 및재시동부에서 클리어 신호를 받지 못하고 비정상적인 루틴(routine)을 계속 수행하는 경우 무한 루프(loop)를 따라 오동작을 지속하여 전원전압의 불필요한 소비 및 시스템 내부에 악영향을 미칠 수 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 워치 도그 타이머가 지속적으로 오버플로우를 발생하는지를 감지하여 오동작시에 시스템을 정지시켜 전원전압의 소비를 줄임과 동시에 시스템 내부의 손실을 방지하도록 한 리셋 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 리셋 회로를 나타낸 블록도
도 2는 본 발명에 의한 리셋 회로를 나타낸 블록도
도면의 주요 부분에 대한 부호의 설명
21 : 워치 도그 타이머부 22 : 리셋 신호 발생부
23 : 시스템 초기화 및 재시동부 24 : 카운터부
25 : 시스템 스톱부
상기와 같은 목적을 달성하기 위한 본 발명에 의한 리셋 회로는 시스템 동작 시간을 감지하며 시스템이 오동작할 때 오버플로우 신호를 발생하는 워치 도그 타이머부와, 상기 워치 도그 타이머부에서 발생한 오버플로우 신호를 받아 시스템을 리셋 시키는 신호를 발생하는 리셋 신호 발생부와, 상기 리셋 신호 발생부의 리셋 신호를 받아 시스템을 리셋 및 초기화로 돌아가 초기 실행을 수행하는 시스템 초기화 및 재시동부와, 상기 워치 도그 타이머부에서 발생한 오버플로우 신호를 카운트하는 카운터부와, 상기 리셋 신호 발생부의 리셋 신호와 카운터부의 출력신호를 입력으로 받아 조합하여 시스템 스톱 신호를 출력하는 연산부와, 상기 연산부의 시스템 스톱 신호를 받아 시스템을 스톱하는 시스템 스톱부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 리셋 회로를 상세히 설명하면 다음과 같다.
도 2는 본 발명에 의한 리셋 회로를 나타낸 블록도이다.
도 2에서와 같이, 시스템(system) 동작 시간을 감지하며 시스템이 오동작할 때 오버플로우(overflow) 신호를 발생하는 워치 도그 타이머(watch dog timer)부(21)와, 상기 워치 도그 타이머부(21)에서 발생한 오버플로우 신호를 받아 시스템을 리셋 시키는 신호를 발생하는 리셋 신호(reset signal) 발생부(22)와, 상기 리셋 신호 발생부(22)의 리셋 신호를 받아 시스템을 리셋 및 초기화로 돌아가 초기 실행을 수행하는 시스템 초기화 및 재시동(restart)부(23)와, 상기 워치 도그 타이머부(21)에서 발생한 오버플로우 신호를 카운트는 카운터부(24)와, 상기 리셋 신호 발생부(22)의 리셋 신호와 카운터부(24)의 출력신호를 입력으로 받아 조합하여 시스템 스톱 신호를 출력하는 AND 게이트(25)와, 상기 AND 게이트(25)의 시스템을 스톱하는 시스템 스톱부(26)로 구성되어 있다.
여기서 상기 워치 도그 타이머부(21)는 카운터(counter)(21a), 비교기(comparator)(21b), 데이터 레지스터(data register)(21c)로 구성되어 있다.
상기와 같이 구성된 본 발명에 의한 리셋 회로는 워치 도그 타이머부(21)의 데이터 레지스터(21c)에 클럭(clock)과 계산하여 정상동작 시간보다 충분히 여유있는 값으로 세팅(setting)된다.
그리고 정상 동작시에는 워치 도그 타이머부(21)에서 오버플로우가 일어나기 전에 시스템 초기화 및 재시동부(23)로부터 클리어(clear) 신호를 받아들여 카운터(21b)에 카운트하는 식으로 시스템을 감시하고 있다.
만약, 예기치 못한 상황에 의하여 시스템이 오동작을 하기 시작하여 워치 도그 타이머부(21)의 오버플로우 신호에 의해 리셋 신호 발생부(22)에서 리셋 신호를 발생시키지만 제대로 동작하지 않고 무한 루프를 따라 오동작을 할 경우에 워치 도그 타이머부(21)의 오버플로우 신호를 카운터부(24)에 카운트하여 일정 횟수 이상이 되면 현재의 시스템을 완전히 정지시키는 신호를 전달한다.
그리고 상기 리셋 신호 발생부(22)의 리셋 신호와 카운터부(24)의 출력신호를 연산하는 AND 게이트(25)는 정상동작에 의해 생길 수 있는 리셋 신호에 의해 정상동작 중인 시스템을 스톱시키는 것을 방지하기 위해 구성되며, 상기 AND 게이트(25)의 출력신호를 받아서 시스템 스톱부(26)는 클럭 발생기(도시되지 않음)를 정지시켜 시스템을 정지시킨다.
한편, 본 발명에서는 워치 도그 타이머부(21)의 데이터 레지스터(21c)에 세팅된 값과 카운터(21b)에 세팅된 값은 사용되어지는 프로그램(program)의 전반적인 사항을 고려하여 정상동작 시간보다 여유있는 값으로 셋팅하여야 한다.
그리고 상기 카운터부(24)의 출력신호를 받아들여 시스템을 완전히 정지시키는 시스템 스톱부(26)는 종래 기술 중에서 시스템 초기화 및 재시동부(23)의 기능과 성질이 유사하거나 같을 수 있지만 본 발명에서는 최대한 시스템 내부의 영향을 적게 받도록 레이아웃(layout)적으로 분리되어 설계한다.
이는 주위의 민감한 회로를 피함과 동시에 상기 시스템 스톱부(26)로 공급되는 전원(power) 및 클럭(clock), 기타 중요 신호들의 배선에 최우선을 주어 오동작으로부터 영향을 가장 덜 받도록 배치가 이루어져야 하기 때문이다.
이상에서 설명한 바와 같이 본 발명에 의한 리셋 회로는 다음과 같은 효과가 있다.
즉, 종래의 워치 도그 타이머에 의한 오동작시의 리셋 및 재시동과는 차별을 주어 오동작에 의해 시스템이 깨어나지 못하고 무한 루프를 형성하여 오동작을 지속하는 것을 방지하여 전원전압의 불필요한 소비를 줄이고, 오동작이 다른 회로에 미치는 영향을 사전에 방지할 수 있다.

Claims (3)

  1. 시스템 동작 시간을 감지하며 시스템이 오동작할 때 오버플로우 신호를 발생하는 워치 도그 타이머부와,
    상기 워치 도그 타이머부에서 발생한 오버플로우 신호를 받아 시스템을 리셋 시키는 신호를 발생하는 리셋 신호 발생부와,
    상기 리셋 신호 발생부의 리셋 신호를 받아 시스템을 리셋 및 초기화로 돌아가 초기 실행을 수행하는 시스템 초기화 및 재시동부와,
    상기 워치 도그 타이머부에서 발생한 오버플로우 신호를 카운트하는 카운터부와,
    상기 리셋 신호 발생부의 리셋 신호와 카운터부의 출력신호를 입력으로 받아 조합하여 시스템 스톱 신호를 출력하는 연산부와,
    상기 연산부의 시스템 스톱 신호를 받아 시스템을 스톱하는 시스템 스톱부를 포함하여 구성됨을 특징으로 하는 리셋 회로.
  2. 제 1 항에 있어서, 상기 연산부는 리셋 신호 발생부의 리셋 신호와 카운터부의 출력신호가 모두 발생할 때만 시스템 스톱 신호를 출력하는 것을 특징으로 하는 리셋 회로.
  3. 제 1 항에 있어서, 상기 연산부는 AND 게이트로 구성함을 특징으로 하는 리셋 회로.
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