KR100691594B1

KR100691594B1 - 전원 노이즈를 검출하는 노이즈 검출 회로를 갖는 반도체집적 회로

Info

Publication number: KR100691594B1
Application number: KR1020010052743A
Authority: KR
Inventors: 유우끼후미오; 다나까가쯔야; 가또다께시; 시미즈데루히사
Original assignee: 가부시키가이샤 히타치세이사쿠쇼
Priority date: 2001-01-24
Filing date: 2001-08-30
Publication date: 2007-03-09
Also published as: TW515082B; JP2002222919A; KR20020062791A; US7339411B2; US20020096677A1; US20060033559A1; JP4292720B2

Abstract

본 발명은 전원 노이즈에 의한 오동작을 방지할 수 있는 프로세서 또는 반도체 집적 회로에 관한 것으로서, 신호 처리를 행하는 복수의 회로 블록의 각각에, 그 회로 블록 하나의 전원선 상의 노이즈를 검출하는 노이즈 검출 회로를 배치하여, 노이즈 검출 회로의 검출 신호에 의해서 회로 블록 자신 또는 이 신호 처리에 관계하는 다른 회로 블록에 대하여 오동작을 방지하기 위한 인터럽트 처리를 행한다.

전원 노이즈, 오동작, 인터럽트 처리, 장해 처리, 회로 블록

Description

전원 노이즈를 검출하는 노이즈 검출 회로를 갖는 반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT HAVING NOISE DETECT CIRCUITS DETECTING NOISE ON POWER SUPPLY NETS}

도 1은 본 발명의 제1 실시 형태의 반도체 집적 회로 칩의 모식도.

도 2는 본 발명의 제1 실시 형태의 회로 블록의 상세를 나타내는 모식도.

도 3은 본 발명의 제1 실시 형태의 인터럽트 처리를 나타내는 흐름도.

도 4는 본 발명의 제2 실시 형태의 이중화된 회로 블록을 갖는 반도체 집적 회로 칩의 모식도.

도 5는 본 발명의 제2 실시 형태의 인터럽트 처리를 나타내는 흐름도.

도 6은 본 발명의 제3 실시 형태의 이중화된 프로세서 칩을 나타내는 모식도.

도 7은 본 발명의 제3 실시 형태의 명령 처리의 파이프 라인을 나타내는 설명도.

도 8은 본 발명의 제3 실시 형태의 명령 동작을 나타내는 블록도.

도 9는 본 발명의 제3 실시 형태의 인터럽트 처리의 타이밍도.

도 10은 본 발명의 제4 실시 형태를 나타내는 회로도.

도 11a 및 11b는 본 발명의 제4 실시 형태의 동작 파형도.

도 12는 본 발명의 제5 실시 형태를 나타내는 회로도.

도 13은 본 발명의 제5 실시 형태의 동작 타이밍도.

도 14는 본 발명의 제6 실시 형태를 나타내는 회로도.

도 15는 종래의 바이패스 컨덴서를 탑재한 반도체 집적 회로를 나타내는 모식도.

<도면의 주요 부분에 대한 부호의 설명>

100 : 반도체 집적 회로

110, 111, 112, 113, 114, 115, 116, 210 : 회로 블록

120, 121, 122, 123, 124, 125, 126, 230 : 노이즈 검출 회로

130 : 인터럽트 처리 회로

140, 141, 240, 241, 242 : 내부 전원 배선

220 : 일반 논리 게이트

812 : 명령 레지스터

813 : 명령 제어 블록

820 : 논리 유닛

821 : 상태 레지스터

822 : 인터럽트 처리용 레지스터

823 : 명령 제어 회로

824 : 인터럽트 제어 회로

830 : 연산 회로 블록

831 : 범용 레지스터

본 발명은 전원 노이즈에 의한 오동작을 방지하고, 또한 저 코스트화에 호적한 반도체 집적 회로에 관한 것이며, 특히 CMOS 프로세서에 관한 것이다.

현재, 기가 헤르쯔 CMOS 프로세서의 연구 개발이 활발하게 행해지고 있다. 기가 헤르쯔에서의 동작을 가능하게 하기 위해서는 고속 회로 기술과 함께, 내노이즈 설계 기술이 중요하게 된다. 전원 노이즈는 회로의 딜레이 열화나 오동작을 발생시켜 고속화의 방해가 되기 때문이다. LSI 칩내의 전원망의 노이즈는 (1) 회로 동작에 의한 고주파 노이즈와, (2) 전원 저항에 의한 직류 강하로 대별되며, 특히, 상기 (1)이 지배적이다.

일반적인 고주파 노이즈의 저감책으로 바이패스 컨덴서(pl)를 LSI 칩에 탑재하는 방법이 있다. 이것은 LSI 칩 내의 최악의 노이즈에 대하여 오동작이 발생하지 않도록 전원 배선망의 각 개소에 바이패스 컨덴서(pl)를 접속하는 방법이다.

도 15에는 종래의 바이패스 컨덴서를 탑재한 반도체 집적 회로가 도시되어 있다. 칩 내부 전원선이 XY 방향으로 메쉬(mesh)형상으로 배치되어 있다. 바이패스 컨덴서는 Y방향의 칩 내부 전원선의 바로 아래의 영역과 게이트를 전면에 깐후에 비는 영역에 가능한 한 배치한다. 바이패스 컨덴서는 실질적으로는 MOS 트랜지스터의 게이트 채널간 용량으로 형성한다. pMOS 트랜지스터의 경우는 게이트에 VSS를 접속하고, 드레인과 소스를 VDD에 접속한다. nMOS 트랜지스터의 경우는 게이트에 VDD를 접속하고, 드레인과 소스에 VSS를 접속한다. 또한, 커패시터의 소요량은 칩전체의 MOS 트랜지스터의 스위칭 전원을 고려하여 정한다. 17㎜ 스퀘어의 면적을 갖고 100W의 소비 전력을 갖는 어떤 프로세서 칩에서는 칩 면적의 20%를 바이패스 컨덴서가 점한다.

종래의 LSI 칩에서는 더욱 고속화 및 고집적화가 진전되어 전원 노이즈의 증대를 예측할 수 있다. 요컨대, 고속화에 의해서 전원선의 임피던스가 높게되고, 또한 고집적화에 의해 소비 전력이 증가하여 전원 노이즈가 증가한다.

한편, 전원 노이즈에 의한 오동작 방지 대책으로서, 노이즈를 검출하여 인터럽트 처리하는 방법이 알려져 있다. 종래의 노이즈 검출 인터럽트 처리 방법으로서, 예를 들면, 특개평9-73400호에 기재되어 있는 것이 알려져 있다. 반도체 집적 회로의 주변에 배치된 입출력 회로부의 전원선에 칩입하는 외래 노이즈를 검출하여 인터럽트 처리에 의해 내부 회로의 오동작을 방지하고 있다.

또한, 노이즈 검출로는 예를 들면, USP6,191,647호에 기재되어 있는 것이 알려져 있다. 이 회로는 노이즈 관측 대상이 되는 전원선과 별개의 전원선으로부터 전원의 공급을 받는 구조를 갖고, 노이즈의 관측 자체로 전원 노이즈가 영향을 끼치는 것을 방지하고 있다.

상술한 바와 같이, 종래의 반도체 집적 회로는 고속화 및 고집적화에 따른 노이즈량의 증가에 의한 오동작 방지의 대책 방법은 다음과 같은 문제가 있다.

(1) 고속화 및 고집적화의 진행에 의해서, LSI에 발생하는 전원 노이즈량이 증가하여, 이 노이즈량을 저감시키기 위해서 LSI 내의 온-칩 바이패스 컨덴서를 증량할 필요가 있으나, 그 결과 칩 사이즈가 크게 되어 칩의 제조 수율이 저하하고, 코스트 증가를 초래하게 된다.

(2) 또한, LSI 칩의 내부 회로 내에 발생한 노이즈에 의한 오동작 방지에 대하여 배려가 부족하다. 종래의 반도체 집적 회로는 입출력 회로의 전원선에 진입하는 외래 노이즈를 검출하여 오동작을 방지하고 있으나, 내부 회로 내의 노이즈에 의한 오동작 방지에 대응하지 못한다.

(3) 또한, 종래의 노이즈 검출 회로는 노이즈 환경하에서의 노이즈 검출에 대하여 배려가 부족하다. 일반적으로, 노이즈 검출 회로는 모니터하고 있는 전원 전압 신호와 회로의 전원과의 전압차를 노이즈라고 판정한다. 전원 노이즈가 발생한 전원으로 동작하는 노이즈 검출 회로는 전원이 노이즈에 의해서 변동하고 있고, 노이즈를 수신했다고 해도 그 노이즈 신호와 전원이 동조하고 있으면, 전원과 노이즈와의 전압차를 검출할 수 없다. 이러한 노이즈가 발생하고 있는 환경에서 노이즈 검출을 가능하게 하기 위해서는 노이즈를 발생하고 있는 전원과는 별도의 전원으로 노이즈 검출 회로를 구성하는 방법이 있다. 그러나, 별도의 전원선을 배치하는 것은 다른 신호선의 배선의 제약을 많게 하기 때문에 배선성의 악화를 초래하게 된다.

본 발명의 제1 목적은 상기 문제 (1)을 해결하기 위해서, 반도체 집적 회로의 오동작을 방지하고, 또한 코스트 저감을 가능하게 하는 반도체 집적 회로를 제 공하는 것에 있다. 본 발명의 제2 목적은 상기 문제 (2)를 해결하기 위해서, 반도체 집적 회로의 내부 회로 내의 노이즈에 의한 오동작을 방지할 수 있는 반도체 집적 회로를 제공하는 것에 있다. 본 발명의 제3 목적은 상기 문제 (3)을 해결하기 위해서, 노이즈 환경하에서도 노이즈 검출이 가능한 노이즈 검출 회로를 제공하는 것에 있다.

상기 제1 및 제2 목적을 달성하기 위해서, 본 발명의 구성은 신호 처리를 행하는 복수의 회로 블록으로 이루어진 반도체 집적 회로에 있어서, 적어도 하나의 회로 블록의 내부에 전원 노이즈를 검출하는 노이즈 검출 회로를 구비하고, 상기 노이즈 검출 회로의 검출 신호에 의해 상기 회로 블록 자신 또는 이 신호 처리에 관여하는 다른 회로 블록에 대하여 오동작을 방지하기 위한 인터럽트 처리를 행하는 것을 특징으로 하는 것이다.

또한, 복수의 논리 회로 블록 또는 메모리 블록으로 이루어진 프로세서에 있어서, 적어도 하나의 회로 블록 내부에 전원 노이즈를 검출하는 노이즈 검출 회로를 구비하고, 상기 노이즈 검출 회로의 검출 신호를 받아 상기 논리 회로 블록 또는 메모리 회로 블록에 대하여 복원 처리를 행하는 회로 블록을 구비한다.

또한, 신호 처리를 행하는 복수의 회로 블록으로 이루어진 반도체 집적 회로에 있어서, 동일한 기능을 갖고, 병렬로 동작하는 적어도 한쌍의 회로 블록을 구비하고, 상기 한쌍의 회로 블록의 적어도 한쪽의 내부에 전원 노이즈를 검출하는 노이즈 검출 회로를 구비하고, 상기 노이즈 검출 회로의 검출 신호와 함께 상기 한쌍의 회로 블록의 신호 처리 결과를 대조하여, 상기 회로 블록 자신 또는 그 처리 신호에 관여하는 다른 회로 블록에 대하여 오동작을 방지하기 위한 인터럽트 처리를 행한다.

그리고, 복수의 논리 회로 블록 또는 메모리 회로 블록으로 이루어진 프로세서에 있어서, 동일한 기능을 갖고, 서로 병렬로 동작하는 적어도 한쌍의 회로 블록을 용장 이중화하고, 상기 한쌍의 회로 블록의 적어도 한쪽의 내부에 전원 노이즈를 검출하는 노이즈 검출 회로를 구비하고, 상기 한쌍의 회로 블록의 신호 처리 결과와 상기 노이즈 검출 회로의 검출 신호를 대조하여 복원 처리를 행하는 회로 블록을 구비한다.

또한, 상기 반도체 집적 회로에 있어서, 상기 노이즈 검출 회로로부터 오동작을 유기하는 전원 노이즈가 발생한 것을 나타내는 검출 신호가 출력된 경우, 상기 인터럽트 처리에 의해 상기 회로 블록 자신 또는 그 신호 처리에 관여하는 다른 회로 블록에 대하여 신호 처리의 재실행을 행하게 한다.

또한, 상기 반도체 집적 회로에 있어서, 상기 재실행시에 상기 노이즈 검출 회로로부터 오동작을 유기하는 전원 노이즈가 발생한 것을 나타내는 검출 신호가 다시 출력된 경우 장해 처리로 이행시킨다.

또한, 상기 반도체 집적 회로에 있어서, 상기 노이즈 검출 회로로부터 오동작을 유기하는 전원 노이즈가 발생한 것을 나타내는 검출 신호가 출력된 경우, 상기 인터럽트 처리에 의해 당해 클록 사이클에서 상기 회로 블록의 신호 처리 결과의 출력을 정지하고, 다음 사이클 이후에 신호 처리 결과를 출력한다.

또한, 상기 반도체 집적 회로에 있어서, 상기 한쌍의 회로 블록으로부터의 신호 처리 결과가 다른 경우, 또는 상기 노이즈 검출 회로로부터 오동작을 유기하는 전원 노이즈가 발생한 것을 나타내는 검출 신호가 출력된 경우에, 상기 인터럽트 처리를 행한다.

본 발명은 상기 제3 목적을 달성하기 위해서, 상기 반도체 집적 회로에 있어서, 상기 노이즈 검출 회로는 상기 회로 블록과 공통의 전원 배선으로부터 전원을 공급받으며, 상기 전원 배선으로부터 노이즈의 영향을 제거하여 전용 전원을 노이즈 검출 회로의 내부에서 생성한다.

또한, 상기 반도체 집적 회로에 있어서, 상기 노이즈 검출 회로는 상기 회로 블록의 전원 배선에서 발생하는 노이즈를 검출하는 노이즈 검출부와, 상기 노이즈 검출부의 출력을 소정 기간 유지하는 검출 신호 유지부와, 상기 전원 배선으로부터 노이즈의 영향을 제거한 전용 전원을 생성하여 상기 노이즈 검출부로 급전하는 전원 생성부를 포함한다.

또한, 상기 노이즈 검출 회로에 있어서, 상기 노이즈 검출부는 상기 전원 배선의 전압을 입력으로 하여 소정의 참조 전압 레벨로 시프트하는 레벨 시프트 회로와, 상기 레벨 시프트 회로의 출력이 소정의 임계 전압 레벨을 초과했는 지의 여부를 판정하는 레벨 식별 회로를 포함한다.

또한, 상기 노이즈 검출 회로에 있어서, 상기 검출 신호 유지부는 상기 노이즈 검출부의 출력을 받아 동작하는 기간을 이벨류에이션(evaluation)상, 상기 소정 기간외를 프리차지(precharge)상으로 하는 다이내믹 회로를 포함한다.

또한, 상기 노이즈 검출 회로에 있어서, 상기 전원 생성부는 상기 전원 배선 상의 정전원 또는 부전원의 전압 변동에 추종하여 변동하는 전압을 생성한다.

그리고, 상기 노이즈 검출 회로에 있어서, 클록 동기 신호 또는 그의 지연 신호로부터 리셋 신호를 생성하고, 상기 노이즈 검출부와 검출 신호 유지부는 상기 리셋 신호가 LOW인 기간에 노이즈를 검출하여 검출 신호를 유지하고, 상기 전원 생성부는 상기 리셋 신호가 HIGH인 기간에 전용 전원을 충전한다.

도 1은 본 발명에 의한 제1 실시 형태의 노이즈 검출 회로를 갖는 반도체 집적 회로를 나타내는 도면이다. 도 1에서, 반도체 집적 회로(100)는 복수의 회로 블록(110, 111, 112, 113, 114, 115, 116)과, 각각의 회로 블록에 대응하는 노이즈 검출 회로(120, 121, 122, 123, 124, 125, 126)과, 인터럽트 처리 회로(130)과, 내부 전원 배선(140, 141)을 구비하고 있다.

도 2는 본 발명에 의한 제1 실시 형태의 회로 블록의 상세를 나타내는 도면이다. 도 2에서, 회로 블록(210)은 일반 논리 게이트(220)와, 노이즈 검출 회로(230)와, 내부 전원 배선(240, 241, 242)을 구비하고 있다. 노이즈 검출 회로(230)는 일반 논리 게이트(220)와 동일한 전원선에 접속되어 있다.

도 1 또는 도 2의 회로에서, 노이즈 검출 회로(120, 121, 122, 123, 124, 125, 126, 230)이 회로 블록(110, 111, 112, 113, 114, 115, 116, 210) 내의 오동작 레벨 이상의 전원 노이즈를 검출하면, 그 검출 신호(150, 151, 152, 250)를 인터럽트 처리 회로(130)로 보낸다. 그리고, 그 신호를 받은 인터럽트 처리 회로(130)는 도시하지 않았으나 인터럽트 신호를 이 신호 처리에 관계하는 회로 블 록으로 보내 인터럽트 처리를 행한다.

도 3은 본 발명에 의한 제1 실시 형태의 인터럽트 처리 흐름을 나타내는 도면이다. 본 실시 형태의 반도체 집적 회로는 명령을 받은 후 그것을 실행하고, 그 결과를 출력한다. 전원 노이즈의 검출에 의한 인터럽트 처리는 도 3의 흐름에 의해 실행된다. 반도체 집적 회로에 명령 페치된다(단계 310). 그 명령을 실행하기 위한 복수 스테이지의 동작(단계 320) 동안, 각 스테이지마다 노이즈를 모니터한다(단계 330). 이렇게 하여 최종 스테이지까지 노이즈가 없는 경우에는 결과를 출력한다(단계 340). 어느 한 스테이지에서 노이즈를 검출한 경우, 인터럽트 처리(단계 370)로 이행한다. 그리고, 인터럽트에 의한 재실행은 인터럽트를 접수한 스테이지로 돌아가 행한다. 또한, 재실행을 행해도 다시 노이즈가 검출(단계 330)되어, 다시 인터럽트 처리(단계 370)(재실행)가 행해지는 경우, 영원히 그것을 반복할 가능성이 있다. 그 때문에, 동일 스테이지의 노이즈 검출이 2회(단계 360)를 초과하면 장해 처리(단계 380)로 이행한다. 구체적인 장해처리(단계 380)는 예를 들면, 실행중인 프로그램을 강제 종료하는 것 등을 들 수 있다.

상술한 바와 같이, 본 발명의 제1 실시의 형태는 신호 처리를 행하는 복수의 회로 블록으로 이루어지는 반도체 집적 회로에 있어서, 적어도 하나의 회로 블록 내부에 노이즈 검출 회로를 구비하고, 상기 노이즈 검출 회로의 검출 신호에 의해 상기 회로 블록 자신 또는 그 신호 처리에 관계하는 다른 회로 블록에 대하여 오동작을 방지하기 위한 인터럽트 처리를 행한다.

본 실시 형태의 인터럽트 처리는 구체적으로 반도체 집적 회로에 있어서, 상 기 노이즈 검출 회로로부터 오동작을 유기하는 전원 노이즈가 발생한 것을 나타내는 검출 신호가 출력된 경우, 상기 인터럽트 처리에 의해 상기 블록 자신 또는 그 신호 처리에 관계하는 다른 회로 블록에 대하여 신호 처리의 재실행을 행하게 하는 처리이다. 또한, 상기 반도체 집적 회로에서, 상기 재실행시에, 상기 전원 노이즈 검출 회로로부터 오동작을 유기하는 전원 노이즈가 발생한 것을 나타내는 검출 신호가 다시 출력된 경우, 장해 처리로 이행시킨다.

이러한 본 발명의 제1 실시의 형태에 의하면, 바이패스 컨덴서의 용량이 충분하지 않은 경우에, 드물게 발생하는 오동작 레벨을 초과하는 전원 노이즈에 대해서는 노이즈 검출과 인터럽트 처리를 행하는 것에 의해서 오동작 방지가 가능하다. 요컨대, 최악의 노이즈에 대하여 오동작이 발생하지 않도록 하는 량의 바이패스 컨덴서를 탑재하지 않아도, 오동작 방지가 가능하다. 또한, 바이패스 컨덴서량을 억제함으로써 칩사이즈가 작게되어 원칩당의 불량이 감소되므로 제조 수율이 향상되고, 코스트 저감이 가능해 진다.

구체적으로는, 스케일링 1/4에 대하여 LSI를 2배로 고집적화하고, 바이패스 컨덴서량을 현재 상태의 20％로 억제함으로써, 칩 사이즈를 17㎜스퀘어 이하로 억제할 수 있다. 한편, 종래의 노이즈 대책 방법에서는 스케일링 1/4에 대하여 바이패스 컨덴서가 현재 상태의 16배가 필요하게 되어 바이패스 컨덴서 량이 칩 기반의 80％, 칩 사이즈가 ∼30㎜스퀘어 정도로 된다.

상기 제1 실시의 형태에 의하면, 고속화 및 고집적화에 따라 증가하는 전원 노이즈에 의한 오동작을 방지하는 효과가 있다. 또한, 고집적화 및 노이즈 대책에 따른 칩 사이즈의 증대를 방지하는 효과가 있다.

(제2 실시예)

도 4는 본 발명에 의한 제2 실시 형태의 전원 노이즈 검출 회로를 갖는 이중화한 반도체 집적 회로를 나타내는 도면이다. 도 4에서, 반도체 집적 회로(400)는 복수의 회로 블록(410, 411, 412)과, 각각에 대응하여, 대응하는 회로 블록과 동일한 기능을 갖고, 병렬로 동작하는 용장 회로 블록(413, 414, 414, 415)을 구비한다. 회로 블록(410, 411, 412)은 노이즈 검출 회로(420, 421, 422)를 각각 구비한다. 각각의 내부 전원 배선(440, 441)의 전원 노이즈를 검출하는 노이즈 검출 회로(420, 421, 422)의 검출 출력은 인터럽트 처리 회로(430)로 유도된다. 또한, 반도체 집적 회로(400)는 동일 기능을 갖고, 병렬 동작하는 회로 블록의 출력 끼리를 비교하여, 그의 불일치의 검출에 의해서 에러 발생을 알리는 기능을 갖고 있다.

전원 노이즈에 의한 오동작에 대해서는, 노이즈 검출 회로(420, 421, 422)를 적어도 한쌍중의 힌쪽편의 회로 블록 내에 탑재하여 체크하고 있다. 요컨대, 한쌍의 회로 블록 내에서는 동일하게 회로가 동작하므로 전원 노이즈의 발생의 방식도 동일하게 되어, 한쪽의 회로 블록을 감시하여 오동작을 체크할 수 있다.

도 5는 본 실시 형태의 인터럽트 처리의 흐름을 나타내는 도면이다. 노이즈 검출에 의한 인터럽트 흐름은 도 3과 동일하다. 단, 어떤 명령의 페치로부터 명령의 실행에 이르는 복수의 스테이지 동안에 노이즈가 검출되지 않았던 경우(단계 530에서 아니오(NO)), 단계(540)에서 이중화된 회로 블록끼리의 출력의 비교를 행한다. 비교의 결과, 이중화된 회로 블록끼리의 출력이 일치하면, 그 결과를 출력( 단계 550)하고, 불일치하면 인터럽트 처리(단계 580)으로 이행한다. 이 경우의 재실행은 인터럽트를 수신했을 때의 명령의 페치(단계 510)까지 되돌려 행한다.

본 실시의 형태에 의해서도, 상술한 제1 실시의 형태의 경우와 동일한 효과를 얻을 수 있다. 그리고, 이중화된 회로 블록의 한쪽측에는 노이즈 검출 회로 등을 배치하지 않아도 되므로, 회로 면적의 저감이 가능하다.

(제3 실시예)

도 6은 본 발명에 의한 제3 실시의 형태의 노이즈 검출 회로를 갖는 이중화 프로세서를 나타내는 도면이다. 도 6에서, 프로세서(600)는 2개의 프로세서(610, 611)를 탑재하고 있다. 프로세서(610)는 버퍼 스토리지(BS 630)와, 버퍼 제어 유닛(BU 640)과, 리커버리 유닛(RU 650)과, 이중화된 명령 제어 유닛(IU 660, 661)과, 이중화된 범용 연산 유닛(GU 670, 671)과, 이중화된 부동 소수점 연산 유닛(FU 680, 681)을 구비하고 있다. 프로세서(611)는 프로세서(610)과 동일한 구성이며, 버퍼 스토리지 유닛(BS 631)과, 버퍼 제어 유닛(BU 641)과, 리커버리 유닛(RU 651)과, 이중화된 명령 제어 유닛(IU 662, 663)과, 이중화된 범용 연산 유닛(GU 672, 673)과, 이중화된 부동 소수점 연산 유닛(FU 682, 683)을 구비하고 있다. 글로벌 스테이지 유닛(GSU 620)은 2개의 프로세서(610, 611)에 공통으로 사용된다. 또한, 각 유닛 내에는 유닛을 지정하는 회로 블록 마다의 전원 노이즈를 검출하는 노이즈 검출 회로(690)와, 인터럽트 처리 회로(601)를 구비하고 있다. 단, 이중화되어 있는 유닛은 어느 한쪽에 탑재되어 있다. 인터럽트 처리 회로(601)를 탑재하고 있지 않은 유닛으로의 인터럽트 처리는 제어 신호 조정 블록(602)을 경유하여 행한다. 또한, 도시되어 있지 않으나, 칩(600)에는 내부 전원 배선이 메쉬 형상으로 배치되어 있고, 노이즈 검출 회로(690)는 일반 논리와 동일한 전원선에 접속되어 있다.

본 실시 형태에 있어서도, 인터럽트 처리 흐름은 도 3 또는 도 5와 동일하다. 도 7에 본 실시 형태에 있어서의 명령 처리의 파이프 라인이 도시되어 있다. 하나의 명령은 명령 페치, 디코드 준비를 행하는 스테이지 D(710), 디코드, 어드레스 계산을 행하는 스테이지 A(720), TLB 참조를 행하는 스테이지 T(730), BAA 참조를 행하는 스테이지 B(740), 오퍼랜드 전송을 행하는 스테이지 L(750), 연산기를 동작시켜 결과를 얻는 스테이지 E(760)의 7개의 스테이지에 의해 실행되며, 각 스테이지의 동작은 파이프 라인형태로 진행된다.

명령은 a로부터 시작되며, b로 순차적으로 행해진다. 여기서, 가령 a의 명령에 대하여 스테이지 E(760)에서 노이즈가 검출된 경우, 노이즈를 검출한 사이클 내에서 인터럽트 처리로 이행하고, 다음 사이클에서 재실행을 행한다. 재실행은 노이즈를 검출한 스테이지 E(760)에 대하여 행한다. 단, 재실행이 다음 사이클에서 곤란한 경우, 다시 다음 사이클에서 재실행을 행한다. 또한, 연속하는 명령 b는 명령 a의 재실행을 행하고 있는 동안, 스테이지 L로부터 스테이지 E로 이행되지 않기 때문에 스테이지 L(750)에서 대기한다.

도 8은 본 발명에 의한 상기 제3 실시 형태의 명령 동작의 블록도이다. 도 8에서, 프로세서(800)는 명령 제어부(810)와 복수의 논리 유닛(820)으로 구성된다. 명령 제어부(810)는 명령 레지스터(812)로 패치된 명령을 해독하여 순차 명령에 필요한 신호를 생성한다. 논리 유닛(820)은 예를 들면, 연산 회로 블록(830)과, 선 행 연산의 상태를 격납하는 상태 레지스터(821)와, 인터럽트 처리로부터의 복귀시에 필요한 정보를 퇴피하여 두는 인터럽트 처리용 레지스터(822)와, 명령 제어 회로(823)와, 인터럽트 제어 회로(824)를 구비하고 있다. 연산 회로 블록(830)은 전송된 데이터를 격납하는 복수의 범용 레지스터(831)와 연산기(832)와 노이즈 검출 회로(833)를 구비하고 있다.

여기서, 인터럽트 처리 동작에 대하여, 도 7에 도시하는 파이프 라인과 동일하게 E 스테이지(760)에서 노이즈를 검출한 경우를 예로 설명한다. 명령 제어 블록(813)에 의해, 명령 레지스터(812)로 패치된 명령을 해독하여 명령에 필요한 신호가 생성되고, 그 신호에 의해 연산 회로 블록(830)에서 명령이 실행된다. 연산 회로 블록(830)에서 연산 중에 노이즈 검출 회로(833)가 노이즈를 검출하면, 그 신호(834)는 인터럽트 제어 회로(824)로 보내진다. 인터럽트 제어 회로(824)는 그 신호(825)를 이중화의 비교를 인터럽트 처리후에 행하도록 하기 위해서, 칩 내 제어 신호 조정 블록(850)으로 보내는 한편, 논리 유닛 내의 명령 제어 회로(823)에 인터럽트 신호(826)를 보낸다. 명령 제어 회로(823)는 연산 회로(830)의 연산을 중지시켜 인터럽트 처리로부터의 복귀시에 필요한 정보를 인터럽트 처리용 레지스터(822)로 이전한다. 필요한 정보는 범용 레지스터(831), 상태 레지스터(821), 프로그램 카운터(811)의 값이다.

재실행은 다음 사이클에서 행한다. 인터럽트 처리로부터 다음 사이클의 동안에 필요한 정보의 퇴피와 재실행의 준비를 행한다. 재실행은 도 7에 도시한 바와 같이 노이즈를 검출한 E 스테이지(760)에 대하여 행해지므로, 퇴피된 범용 레지 스터(831)의 값을 되돌려 행한다.

상기 인터럽트 처리는 인터럽트 처리 프로그램이 기동하여 실행된다. 도 9는 본 발명에 의한 제3 실시 형태의 인터럽트 처리의 타이밍을 나타내는 도면이다. 도 9에서 통상 동작과 인터럽트 처리 동작을 차례로 설명한다.

(1) 통상 동작

회로 블록 내에서는 복수의 범용 레지스터에 입력된 데이터가 클록(CK)(901)의 상승에서 동시에 각 패스의 게이트로 순차 전반되어 가기 때문에 주목된 패스의 주변(902)에서는 많은 게이트가 동시에 스위칭되고, 그 스위칭 전류에 의해 전류 노이즈가 크게된다. 예를 들면, 주목 패스 2단째(905)의 주변에서 게이트의 오동작 레벨을 초과하는 큰 노이즈(908)가 발생한 경우, 주목 패스의 동작은 도면에 도시한 바와 같이 2단째에서 노이즈가 오동작 레벨을 초과하고 있는 동안만 오동작이 발생한다. 그 오동작은 3단째(906)로부터 최종단(907)까지 전반하고, 최종단(907)에서는 다음 사이클의 래치 포인트까지 정상 동작으로 되돌아 갈 수 없고, 오동작 출력이 래치되게 된다.

(2) 인터럽트 처리 동작

여기서 설명하는 인터럽트 처리는 재실행(레지스터의 내용을 일단 퇴피 및 클리어하고, 다시 동일한 내용을 입력하여 연산)이 아니고, 레지스터의 내용을 그대로 다음 사이클의 입력으로 하고, 출력 결과를 다음 사이클로 넘기는 인터럽트 처리이다. 레지스터의 내용을 그대로 다음 사이클의 입력으로 하는 것은 게이트가 거의 스위칭하지 않기 때문에 스위칭 전류에 의한 전원 노이즈(908)도 작게된다. 요컨대, 게이트의 오동작 레벨을 초과하는 노이즈(908)는 발생되지 않는다. 그 때문에, 다음 사이클에서의 오동작은 발생하지 않고, 역으로 최종단(907)의 오동작이 정상 동작으로 복원되어, 다음 사이클의 래치 포인트에서는 올바른 출력 결과가 래치되게 된다. 요컨대, 래치하는 포인트를 1사이클 연장시킴으로써 오동작으로부터 정상값으로 복원된 내용을 출력할 수 있다.

상술한 제3 실시 형태에 의하면, 복수의 논리 회로 블록 또는 메모리 회로 블록으로 이루어진 프로세서에 있어서, 적어도 하나의 회로 블록의 내부에 전원 노이즈 검출 회로를 구비하고, 상기 전원 노이즈 검출 회로의 검출 신호를 받아 상기 논리 회로 블록 또는 메모리 회로 블록에 대하여 복원 처리를 행하는 회로 블록을 구비함으로써, 복수의 유닛이 혼재한 프로세서 칩에서도 유닛마다에 인터럽트 처리를 행하는 것에 의해 오동작을 방지할 수 있다.

또한, 반도체 집적 회로에서, 상기 전원 노이즈 검출 회로로부터 오동작을 유기하는 전원 노이즈가 발생한 것을 나타내는 검출 신호가 출력된 경우, 상기 인터럽트 처리에 의해 해당 클록 사이클에서 상기 회로 블록의 신호 처리 결과의 출력을 정지하고, 다음 사이클 이후에서 신호 처리 결과를 출력함으로써, 게이트가 거의 동작하지 않는 환경이 되게 되므로, 게이트의 오동작 레벨을 밑도는 전원 노이즈가 되어, 인터럽트 처리 사이클에서는 오동작이 정상 동작으로 복원되어 오동작 방지가 가능하다.

또한, 상기 제3 실시 형태에 의하면, 프로세서 칩에 있어서도 고속화 및 고집적화에 따라 증가하는 전원 노이즈에 의한 오동작을 방지할 수 있는 효과가 있 다. 또한, 고집적화 및 노이즈 대책에 따른 칩 사이즈의 증대를 방지할 수 있다고 하는 효과도 있다.

(제4 실시예)

도 10에 본 발명의 제4 실시 형태가 도시되어 있다. 본 실시의 형태에 의하면, VDD와 VSS의 양쪽의 노이즈가 하나의 회로에서 검출될 수 있다. 커패시터 C1과 트랜지스터 Tr3, Tr7, Tr8과, 인버터 inv5는 레벨 시프트 회로(1010)를 구성한다. 인버터 inv1, inv2, inv3는 레벨 식별 회로(1020)를 구성한다. 레벨 시프트 회로(1010)와 레벨 식별 회로(1020)를 합하여 노이즈 검출부(1030)를 구성한다. VDD2는 레벨 식별 회로(1020)의 정의 전원이다. 트랜지스터 Tr1, Tr2와 인버터 inv4는 검출 신호 유지부(1040)를 구성한다.

먼저, 레벨 시프트 회로(1010)의 동작을 설명한다. reset를 HIGH로 하면 Tr3, Tr7과 Tr8이 온이되고, 접속점 N1은 Tr1과 Tr8의 온 저항비로 (VDD-VSS)를 분압한 전압으로 프리차지된다. 이어서, reset를 LOW로 하면, Tr3, Tr7, Tr8은 오프로 되나, C1에 전하가 유지되어 있으므로, N1의 전압은 프리차지했을 때의 전압이 유지된다. 여기서, VDD에 노이즈가 발생되었다고 하자. VDD와 N1은 C1에 의해 교류적으로 결합되어 있으므로, VDD에 발생한 노이즈는 레벨 시프트해서 inv1에 입력된다.

이어서, 레벨 식별 회로(1020)의 동작을 설명한다. 설명을 간단히 하기 위해서, VSS는 접지 레벨(0V), VDD2는 VDD/2, inv1의 임계값 전압은 VDD/4, 레벨 시프트 회로(1010)에 의한 inv1 입력의 프리차지 전압을 VDD/3으로 하자. 예를 들 면, VDD가 1.2V인 경우에는 VDD2는 0.6V, 상기 임계값 전압은 0.3V, 상기 프리차지 전압은 0.4V가 된다.

일반적으로, 인버터 회로의 임계값 전압은 전원 전압 의존성이 있으며, VDD에 노이즈가 발생하면, 인버터의 임계값 전압은 변화한다. 그러나, 본 실시의 형태에서는 레벨 식별 회로(1020)의 정의 전원을 VDD와는 별도의 VSS와의 사이의 전압을 일정하게 유지하는 전원 VDD2로부터 공급되고 있으므로, VDD에 노이즈가 발생해도, inv1의 임계값 전압은 일정하다.

프리차지 전압(0.4V)과 inv1의 임계값 전압(0.3V)의 차(0.1V)보다 큰 노이즈가 발생하면, inv1의 입력 전압이 임계값 전압을 밑도므로 inv1의 출력이 반전하고, 그 반전 신호는 inv2와 inv3에 의해 증폭되고, Tr2의 게이트를 HIGH로 한다. 반대로, 노이즈 전압이 프리차지 전압(0.4V)과 inv1의 임계값 전압(0.3V)의 차(0.1V)보다도 작은 경우는 inv2와 inv3는 반전하지 않고, Tr1의 게이트는 LOW 그대로이다. 이 레벨 식별 회로의 노이즈 검출 감도는 프리차지 전압과 inv1의 임계값 전압의 조합을 변화시킴으로써 자유롭게 설정할 수 있다.

이어서, 검출 신호 유지부(1040)의 동작을 설명한다. reset가 HIGH에서 노이즈가 발생되지 않은 경우(요컨대, inv3의 출력 LOW), Tr1이 온, Tr2가 오프가 되고, inv4의 입력은 프리차지되어 HIGH로 되고, 출력 신호 OUT는 LOW가 된다. reset가 LOW인 경우, Tr1은 오프가 되지만, inv4는 프리차지된 전하에 의해서 입력 HIGH, 출력 OUT는 LOW를 유지한다. 따라서, 레벨 식별 회로(1020)은 동작하고 inv3의 출력이 HIGH로 되면, Tr2는 온이되고, 프리차지된 전하를 빼낸다. 그 결 과, inv4의 입력이 LOW가 되고, OUT는 HIGH로 된다. 한번 노이즈를 검출하면, OUT는 HIGH를 유지할 수 있으므로, 본 실시의 형태는 브리지형 노이즈도 검출가능하다. 다시 reset을 HIGH로 하면 OUT를 LOW로 되돌릴 수 있다.

이상 설명한 바와 같이, 검출 신호 유지부(1040)는 reset가 HIGH의 기간을 프리차지상, LOW의 기간을 이벨류에이션상으로 하는 다이내믹 회로로 되어 있다.

도 11a는 VDD에 노이즈가 발생한 경우에 대하여, 본 실시 형태의 동작 파형을 나타낸 것이다. VDD 상에 -0.3V의 노이즈가 발생하였다(VDD는 1.2V로부터 0.9V까지 전압 강하). 레벨 시프트 회로에 의해서, 노이즈 파형의 직류 레벨이 0.4V까지 강하하고(N1), 노이즈 파형의 최소값(약 0.1V)이 inv1의 임계 전압(0.3V)를 밑도는 것에 의해, 노이즈 검출 출력 OUT가 HIGH로 된다.

도 11b는 VSS에 노이즈가 발생한 경우에 대하여 본 실시예의 동작 파형을 나타낸 것이다. VSS 상에 +0.3V의 노이즈가 발생하였다(VSS는 0.0V로부터 0.3V까지 전압 상승). N1의 전압은 VDD에 추종하므로, VSS가 변동해도 변화는 없고, 거의 일정(0.4V)하다. 한편, VDD2와 inv1의 임계 전압은 VSS에 추종하여 변동하므로, inv1의 임계값 전압은 0.3V로부터 0.6V로 상승한다. 상대적으로, inv1의 입력 전압이 임계값을 밑돌므로, 노이즈 검출 출력 OUT이 HIGH로 된다.

이상 기재한 바와 같이, 본 실시예의 형태는 VDD와 동일하게 VSS 상의 노이즈도 검출이 가능하다.

(제5 실시예)

도 12에 본 발명의 제5 실시의 형태를 도시한다. 도 12의 회로는 상기 레벨 식별 회로용의 전압 발생 회로이다. 본 실시의 형태에 의하면, VSS의 전압 변동에 추종하여 변동하는 전압 VDD2를 발생할 수 있다.

이 전압 발생 회로(1200)의 동작을 설명한다. 리셋 신호 reset를 HIGH로 하면 출력 VDD2의 전압 설정 모드, reset을 LOW로 하면 상기 레벨 식별 회로로의 전압 출력 모드로 된다.

먼저, reset을 HIGH로 한다. 이 때, VDD 및 VSS 상의 전원 노이즈가 충분히 작다고 한다. reset은 트랜지스터 Tr5와, 인버터 inv6을 개재하여 트랜지스터 Tr4에 입력되고, Tr4와 Tr5는 온이 된다. 그 결과, Tr4와 Tr5의 온 저항비로 (VDD-VSS)가 분압된다. 상기 분압된 전압에 의해, 컨덴서 C2가 충전된다. C2의 용량값은 트랜지스터 Tr6의 게이트 용량보다 충분히 크다고 한다. Tr6은 소스 폴로워를 구성한다. 상기 레벨 식별 회로의 초단 인버터는 입력을 임계값 부근까지 프리차지되므로, 작지만 정상 전류가 흐르지만, 그 정상 전류는 이 소스 폴로워로부터 공급된다. C3는 VDD2를 안정시키기 위해 기능하는 파이패스 콘덴서이다.

노이즈 검출시에는 reset를 LOW로 한다. Tr4와 Tr5은 오프로되고, Tr6의 게이트 및 C2에 충전되어 있는 전하는 방전되지 않으므로, Tr6의 게이트와 VSS간의 전압은 일정하게 유지된다. Tr6은 소스 폴로워이며, 또한 작은 정상 전류가 흐르고 있는 상태이므로, VDD2는 Tr6의 게이트 전압보다 Tr6의 임계 전압분만큼 낮은 전압이 된다. Tr6의 임계 전압을 충분히 작게 설정하면, VSS가 변동한 경우에, VDD2는 VSS에 추종하여 변동하게 된다.

한편, VDD가 변동한 경우에는 소스 폴로워 회로의 원리에 의해서, Tr6의 VDD-드레인간 전압이 변동하여, 소스의 VSS에 대한 전압은 거의 변동하지 않으므로, VDD2의 VSS에 대한 전압은 일정하다.

이어서, reset을 입력하는 타이밍에 대하여 설명한다. 도 13은 reset와 클록 신호의 타이밍을 나타내는 타이밍 차트이다. 클록 신호에 동기하여 동작하는 반도체 집적 회로에서는 노이즈는 클록 에지에 동기하여 발생한다. 본 실시의 형태는 리셋시에 시간 T1보다 전에 클록을 중지하여 집적 회로의 동작을 중단시킨다. T1은 전원 노이즈가 수속하는데 필요한 시간이다. 시간 T2는 reset를 HIGH로 한후 Tr6의 게이트와 C2를 충전하는데 필요한 시간이다. reset를 HIGH로 한후 T2 경과후, reset을 LOW로 설정하고, 그 후, 클록을 재개한다. 상술한 레벨 식별 회로 초단의 프리차지도 이 타이밍에서 행한다. 요컨대, 노이즈원인 반도체 집적 회로의 동작과 reset 동작의 기간을 분리하고 있으므로, VDD2의 전압 및 노이즈 검출부 초단의 프리차지 전압은 노이즈의 영향을 받지않고 일정값을 설정할 수 있다. 또한 리크 전류에 의해서, 장기적으로는 Tr6의 게이트 전압 및 레벨 식별 회로 초단의 프리차지 전압이 저하할 가능성이 있다. 따라서, DRAM의 리플레쉬 동작과 같이 정기적으로 VDD2 전압을 재설정한다.

이상 설명한 바와 같이, 본 실시 형태에 의하면, VSS의 전압 변동에 추종하여 변동하는, (VDD-VSS)를 일정하게 유지하는 VDD2 발생 전원을 실현할 수 있다. 제4 실시의 형태와 조합시킨 경우에는, 단일 전원으로 동작하고, 외부로부터의 전용 전압을 필요로 하지 않는 노이즈 검출 회로를 실현할 수 있다.

(제6 실시예)

도 14에는 본 발명의 제6 실시의 형태가 도시되어 있다. 본 실시 형태는 VSS 상의 노이즈를 레벨 시프트해서 레벨 식별 회로 초단 inv7에 입력한 것, 및 VDD의 변동에 추종하는 전압 VSS2를 생성한 것이 특징이다.

컨덴서 C4와 트랜지스터 Tr11, Tr12, Tr13와, 인버터 inv11은 레벨 시프트 회로(1410)를 구성한다. 인버터 inv7, inv8, inv9는 레벨 식별 회로(1420)를 구성한다. 레벨 시프트 회로(1410)와 레벨 시프트 회로(1420)를 합하여, 노이즈 검출부(1430)를 구성한다. VSS2는 레벨 식별 회로(1420)의 부의 전원이다. 트랜지스터 Tr9, Tr10과 인버터 inv10는 검출 신호 유지부(1440)를 구성한다. 트랜지스터 Tr14, Tr15, Tr16과, 인버터 inv12와, 컨덴서 C5, C6는 전압 발생 회로(1450)를 구성한다.

상기 전압 발생 회로(1450)는 (VDD-VSS2)가 일정하게 되도록 하는 VSS2를 발생한다. reset을 HIGH로 하면, VSS2의 전압 설정과 inv7의 프리차지 전압 설정과 노이즈 검출 결과 OUT의 리셋을 행한다. reset을 LOW로 하면 노이즈 검출가능한 상태로 된다.

예를 들면, VDD가 1.2V인 경우, VSS2는 0.6V, 상기 임계값 전압은 0.9V, 상기 프리차지 전압은 0.8V로 설정함으로써, 상기 제4의 실시 형태와 동일하게 하여, VDD 및 VSS 상의 노이즈를 검출할 수 있다. 상기 제4 실시 형태는 VSS를 기준으로 한 회로 구성이지만, 본 실시의 형태에 의하면, VDD를 기준으로 생각할 수도 있으므로 회로 설계의 자유도가 향상되는 효과가 있다.

본 발명에 의하면, 이하의 효과가 있다.

(1) 상기 전원 노이즈 회로의 검출 신호로 인터럽트 처리를 행함으로써, 고속화 및 고집적화에 따라 증가하는 전원 노이즈에 의한 오동작을 방지하는 효과가 있다. 또한, 고집적화 및 노이즈 대책에 수반된 칩사이즈의 증대를 방지할 수 있고, 수율 저하에 따른 코스트의 증가를 방지할 수 있는 효과가 있다.

(2) 상기 이중화된 회로 블록의 적어도 한쪽의 내부에 전원 노이즈 검출 회로를 배치함으로써, 노이즈 검출 회로에 의한 회로 면적의 증가를 억제할 수 있는 효과가 있다.

(3) 상기 복수의 논리 회로의 블록 또는 메모리 회로 블록으로 이루어진 프로세서에 있어서도 (1)과 동일한 효과가 있다.

(4) 상기 노이즈 검출 회로를 레벨 시프트 회로와 레벨 식별 회로로 구성함으로써 VDD와 VSS의 노이즈를 검출할 수 있는 효과가 있다.

(5) 상기 전원의 전압 변동에 추종하여 변동하는 전압을 생성함으로써 노이즈 환경하에서 노이즈를 검출할 수 있는 효과가 있다. 또한, 단일 전원으로 동작하고, 외부로부터의 전용 전원을 필요로 하지 않는 노이즈 검출 회로를 실현할 수 있고, 다른 신호선의 배선 제약에 의한 배선 상의 악화를 방지할 수 있는 효과가 있다.

Claims

복수의 회로 블록을 포함하되, 상기 복수의 회로 블록 각각은 다른 회로 블록들 중 적어도 하나의 회로 블록으로부터 데이터를 수신하여 신호 처리를 행하는 반도체 집적 회로에 있어서,

서로 동일한 기능을 갖고 병렬로 동작하는 적어도 한 쌍의 회로 블록; 및

상기 적어도 한 쌍의 회로 블록 중 한 쌍의 회로 블록 내의 하나의 회로 블록의 내부에서 전원망의 노이즈를 검출하는 노이즈 검출 회로

를 포함하고,

상기 반도체 집적 회로는 상기 한 쌍의 회로 블록의 신호 처리 결과를 상기 노이즈 검출 회로의 검출 신호와 대조하고, 상기 한 쌍의 회로 블록 중 상기 하나의 회로 블록 또는 상기 한 쌍의 회로 블록 중 상기 하나의 회로 블록과 연관된 다른 회로 블록의 오동작을 방지하기 위한 인터럽트 처리를 수행하는 반도체 집적 회로.
복수의 회로 블록을 포함하되, 상기 복수의 회로 블록 각각은 다른 회로 블록들 중 적어도 하나의 회로 블록으로부터 데이터를 수신하여 신호 처리를 행하는 반도체 집적 회로에 있어서,

상기 복수의 회로 블록 중 하나의 회로 블록의 내부에서 전원망의 노이즈를 검출하는 노이즈 검출 회로

를 포함하고,

상기 반도체 집적 회로는, 상기 노이즈 검출 회로로부터 출력되는 검출 신호가 상기 전원망의 노이즈가 오동작을 유기하는 레벨로 상승하는 것을 나타내는 경우에, 인터럽트 처리에 의해, 상기 노이즈가 내부에서 검출되는 상기 하나의 회로 블록 또는 상기 하나의 회로 블록에 데이터를 출력하는 다른 회로 블록이 상기 신호 처리를 재실행하게 하며,

상기 노이즈 검출 회로로부터 출력되는 검출 신호가 상기 전원망의 노이즈가 상기 재실행의 시간 동안 오동작을 유기하는 상기 레벨로 다시 상승하는 것을 나타내는 경우에, 상기 반도체 집적 회로에서의 처리가 시스템 장해 처리로 이행하는 반도체 집적 회로.
복수의 회로 블록을 포함하되, 상기 복수의 회로 블록 각각은 다른 회로 블록들 중 적어도 하나의 회로 블록으로부터 데이터를 수신하는 반도체 집적 회로에 있어서,

상기 회로 블록들 중 하나의 회로 블록은,

클록의 각 사이클에서 상기 회로 블록에서 실행될 신호 처리를 위한 입력 데이터, 상기 신호 처리 중에 도출되는 중간 데이터, 또는 상기 회로 블록으로부터 출력될 상기 신호 처리의 결과를 나타내는 최종 데이터를 각각 저장하는 복수의 레지스터;

산술 연산을 실행하기 위한 실행부;

상기 회로 블록의 내부에서 전원망의 노이즈를 검출하는 노이즈 검출 회로;

상기 신호 처리를 행하기 위하여, 상기 레지스터들과 상기 실행부 사이의 데이터 경로를 형성하고, 상기 레지스터들의 데이터 래치 동작을 제어하는 제어 수단; 및

상기 클록의 한 사이클에서 상기 노이즈 검출 회로로부터 출력되는 검출 신호가 상기 전원망의 노이즈가 오동작을 유기하는 레벨로 상승하는 것을 나타낼 때, 상기 회로 블록으로부터 출력될 최종 데이터가 상기 클록의 다음 사이클 내에 복원되도록 상기 레지스터들 각각을 상기 클록의 다음 사이클로 넘기기 위해 상기 제어 수단으로 인터럽트 처리 신호를 발행하는 인터럽트 처리 제어 수단

을 포함하는 반도체 집적 회로.
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