JP5011944B2 - 誤動作防止回路、半導体集積回路装置および電子機器 - Google Patents
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図示されるように、第1の回路(ブロックA)100と、第2の回路(ブロックB)110が接続され、第1の回路100から第2のブロック110に信号伝達が行われる場合を想定する。
図示されるように、時刻t10において電源ノイズが印加されて、インバータ(INV1)のしきい値レベル(vth)が瞬時的に上昇し、この結果、時刻t11〜t12の期間において、ノードQの論理レベルが反転し、これに対応して、出力信号(Vout)の論理レベルが反転する。
(1)取り扱う電圧レベルが高いために、通常の信号処理系の信号のように、簡単に取り扱うことができない。
(2)正側の電源電圧にさらに正極性のパルスが重畳したときには過大な電圧が発生する可能性があり、回路には、高速な動作と破壊耐性の双方が要求されることになり、回路設計がむずかしい。
(3)ESDパルスがなくなった後も電源ラインの電位変動がしばらくは継続することが予想され、電源パルスの印加期間が予測できない。
(4)電源系回路は、他の多くの回路に重大な影響を与える。したがって、電源ノイズを除去するために設けた回路が、逆に、ノイズを他の回路に与えること(あるいは、他の回路の誤動作の原因を与えること)にならないように、細心の注意を払う必要がある。
)を経由して接地にすみやかに吸収される。一方、サージ電流が流れているときは、プルダウン抵抗の一端はハイレベルとなるため、その電圧レベルの変化を論理ゲートにて検出し、これによって電源ノイズを検知する。プルダウン素子は、通常動作時(電源ノイズ無しの場合)には論理ゲートの入力端をローレベルに固定する機能に加え、過大なサージ電流の放電経路を提供する機能ならびに電源ノイズの検出機能を提供する。簡素化された回路構成にて、過大な電源ノイズを高速かつ効率的に検出でき、電源ノイズ検出回路自体が過大な電圧によって破壊される心配もない。
(1)電源ノイズを検出し、電源ノイズが継続している期間においてノイズキャンセル回路によって信号伝達を遮断することから、電源ノイズの継続時間に関係なく、別電源で動作する回路間の誤った信号伝達を確実に阻止することができる。
(2)また、高レベル側の電源に重畳される正極性/負極性の電源ノイズ、低レベル側の電源に重畳される正極性の電源ノイズのいずれにも対応可能である。
(3)また、電源ノイズ検出信号の生成に際して、第1エッジ/第2エッジのタイミング制御を行い、特に、ノイズキャンセル回路への入力信号の遅延と組み合わせることによって、第1の回路から第2の回路への誤った信号(ノイズ)の伝達を、より確実に防止することができる。
(4)ノイズキャンセル回路を保持回路(スルーラッチ)で構成することによって、簡単な回路によってノイズを除去できる。
(5)また、高レベル側電源電圧に正極性パルスが重畳されたノイズを検出する方式として、ゲート接地のスイッチングトランジスタを使用し、ソース電位とゲート電位の比較によってスイッチングトランジスタを高速にオンさせ、プルダウン素子により形成される放電経路に電源ノイズをすみやかに放電させると共に、プルダウン素子の一端の電位上昇を論理ゲートによって検出することによって電源ノイズを検出する方式を採用することによって、簡素化された構成によって、回路を破壊から守りつつ、高速かつ効率的に電源ノイズを検出することができる。
(6)また、フローティング方式のスイッチングトランジスタとすると共に、ゲート直下の基板電位を常に安定化させる(最適化する)ことによって、電源ノイズの入力の際に、他の回路に悪影響を与えることがなく、安心して本発明の誤動作防止回路を利用することができる。
(7)本発明の誤動作防止回路は、素子数が少なくコンパクトであるため、ゲートアレイ等のI/Oセルや内部ロジック回路に容易に配置することができる。
(8)本発明によって、半導体集積回路装置ならびに電子機器の、電源ノイズに起因する誤動作を確実に防止することができ、その信頼性が向上する。
(9)本発明は、近年、特に重視される傾向にある、集積回路装置のESDイニュニティ(静電気放電耐性)の向上に有効である。
図1は、本発明の誤動作防止回路の一例を示すブロック図である。
図示されるように、誤動作防止回路は、電源ノイズ検出回路200と、第1の回路100(ブロックA)と第2の回路110(ブロックB)との間に設けられたノイズキャンセル回路(以下、ノイズキャンセラという)300と、を有する。
本実施形態では、図1に示される本発明の誤動作防止回路の具体的な回路構成について説明する。図2は、本発明の誤動作防止回路の具体的な回路構成例を示す回路図である。図2において、図1と共通する部分には共通の参照符号を付してある。
電源ノイズが検出されると、ナンドゲート255の一方の入力端がハイレベルに立ち上がることから、図6(a)の実線の矢印で示すルートを経由して、その電源ノイズ検出信号は遅延なく保持回路302に伝達される。このとき、第1の回路100からの信号は、2段のインバータ(253,254)を経由して遅延して、保持回路302のD端子に到着する。よって、入力信号がD端子に到着したときには、保持回路302は、必ず、保持モード(遮断モード)に切り替わっている。
本実施形態では,本発明の誤動作防止回路の、集積回路装置(LSI)における配置(レイアウト)の例について説明する。
図7は、本発明の誤動作防止回路の搭載形態の一例(入力インタフェース回路から内部回路へのノイズ伝達を防止する例)を示すブロック図である。
図示されるように、第1の高レベル側の電源電圧(HVDD)と第1の低レベル側電源電圧(VSS1)間で動作する外部回路(IC)400の出力端子(W11)からの信号が、IC500の入力端子(W20)に入力される。
図8は、本発明の誤動作防止回路の搭載形態の他の例(内部ロジックから内部ロジックへのノイズ伝達を防止する例)を示すブロック図である。
図示されるように、IC600は、I/Oセル(606,608)と、コア回路610と、第2の高レベル側電源電圧(LVDD)を供給する電源セル(602,604)と、を有する。
図9は、本発明の誤動作防止回路の搭載形態の他の例(入力インタフェースならびに内部ロジックの双方にノイズキャンセラを設ける例)を示すブロック図である。なお、図9において、前掲の図面と共通する部分には同じ参照符号を付してある。
本実施形態では、本発明の誤動作防止回路を内蔵する集積回路装置を搭載した電子機器の例について説明する。この電子機器は、超小型軽量であるにもかかわらず、操作者(ユーザ)によるESDパルス(静電気放電パルス)の入力によって誤動作することがなく、ESDに対する信頼性が保障されることになる。
図10(a)は、電子機器の1つである携帯電話950の外観図の例を示している。この携帯電話950は、入力部として機能するダイヤルボタン952や、電話番号や名前やアイコンなどを表示するLCD954や、音出力部として機能し音声を出力するスピーカ956を備える。
すなわち、電源ノイズを検出し、電源ノイズが継続している期間においてノイズキャンセル回路によって信号伝達を遮断することから、電源ノイズの継続時間に関係なく、別電源で動作する回路間の誤った信号伝達を確実に阻止することができる。
200 電源ノイズ検出回路、202 降圧回路、
204 正極性電源ノイズの検出手段、206 プルダウン抵抗、
208 電源ノイズを検知するためのインバータ、212 ゲート回路、
250 タイミング回路、252 タイミング回路、
300 ノイズキャンセラ、 302 保持回路
Claims (9)
- 第1の回路の電源電圧に重畳される電源ノイズを検出し、電源ノイズ検出信号を出力する電源ノイズ検出回路と、
前記第1の回路と前記第1の回路とは別電源で動作する第2の回路との間に設けられ、前記電源ノイズ検出信号がアクティブである期間において、前記第1の回路の出力信号の誤信号が、前記第2の回路に伝達されるのを阻止するノイズキャンセル回路と、
を有し、
前記ノイズキャンセル回路は、
前記電源ノイズ検出信号が非アクティブ状態である期間には、前記第1の回路からの前記出力信号をそのまま出力し、前記電源ノイズ検出信号がアクティブ状態である期間では、前記第1の回路からの前記出力信号の代わりに、保持されている直前の出力信号を出力する保持回路を有し、
前記電源ノイズ検出回路は、
前記電源ノイズ検出信号のタイミングを調整するためのタイミング調整回路を有し、
前記タイミング調整回路は、
前記電源ノイズが検出されるタイミングに対応して前記電源ノイズ検出信号をアクティブ状態とすると共に、その後、電源ノイズが検出されない状態となったタイミングから第1の遅延時間だけ遅延して、アクティブ状態の前記電源ノイズ検出信号を非アクティブ状態に移行させることを特徴とする誤動作防止回路。 - 請求項1記載の誤動作防止回路であって、
前記第1の回路は、第1の高レベル側電源電圧と第1の低レベル側電源電圧との間で動作し、また、前記第2の回路は、第2の高レベル側電源電圧と第2の低レベル側電源電圧との間で動作し、
前記電源ノイズ検出回路は、前記第1の高レベル側電源電圧に印加される正極性の電源ノイズおよび負極性の電源ノイズの双方を検出することが可能であることを特徴とする誤動作防止回路。 - 請求項2記載の誤動作防止回路であって、
前記電源ノイズ検出回路は、前記第1の高レベル側電源電圧に印加される正極性の電源ノイズおよび負極性の電源ノイズの双方の検出に加えて、さらに、前記第1の低レベル側電源電圧に印加される正極性の電源ノイズも検出することが可能であることを特徴とする誤動作防止回路。 - 請求項2または請求項3記載の誤動作防止回路であって、
前記電源ノイズ検出回路は、
前記第1の高レベル側電源電圧に印加される正極性の電源ノイズ、負極性の電源ノイズ、前記第1の低レベル側電源電圧に印加される正極性の電源ノイズのいずれかの入力を検知し、検知パルスを生成するゲート回路を有する、ことを特徴とする誤動作防止回路。 - 請求項1〜請求項4のいずれか記載の誤動作防止回路であって、
前記第1の回路の出力信号に対して第2の遅延時間の遅延を与えるタイミング回路を有し、
前記第2の遅延時間は、前記アクティブ状態の前記電源ノイズ検出信号を非アクティブ状態に移行させる際に前記タイミング調整回路が与える前記第1の遅延時間よりも短く設定されていることを特徴とする誤動作防止回路。 - 第1の回路の電源電圧に重畳される電源ノイズを検出し、電源ノイズ検出信号を出力する電源ノイズ検出回路と、
前記第1の回路と前記第1の回路とは別電源で動作する第2の回路との間に設けられ、前記電源ノイズ検出信号がアクティブである期間において、前記第1の回路の出力信号の誤信号が、前記第2の回路に伝達されるのを阻止するノイズキャンセル回路と、
を有し、
前記ノイズキャンセル回路は、
前記電源ノイズ検出信号が非アクティブ状態である期間には、前記第1の回路からの前記出力信号をそのまま出力し、前記電源ノイズ検出信号がアクティブ状態である期間では、前記第1の回路からの前記出力信号の代わりに、保持されている直前の出力信号を出力する保持回路を有し、
前記第1の回路は、第1の高レベル側電源電圧と第1の低レベル側電源電圧との間で動作し、また、前記第2の回路は、第2の高レベル側電源電圧と第2の低レベル側電源電圧との間で動作し、
前記電源ノイズ検出回路は、
前記第1の高レベル側電源電圧に印加される正極性の電源ノイズを検出するために、
ゲートが前記第2の高レベル側電源電圧に接続されると共に、一端に、前記第1の高レベル側電源電圧を降圧して得られる電圧が入力され、前記電源ノイズが重畳されることによってその入力電圧が上昇したときにオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、
前記スイッチングトランジスタの前記他端に一端が接続され、他端が接地された、プルダウン素子と、
前記第2の高レベル側電源電圧によって動作すると共に、前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、
を有することを特徴とする誤動作防止回路。 - 請求項6記載の誤動作防止回路であって、
前記スイッチングトランジスタは、前記ゲートの直下の半導体基板の電位が固定されないフローティング電位方式のMOSトランジスタであり、かつ、前記スイッチングトランジスタがオン状態にあるとき、および、オフ状態にあるときの双方において、前記ゲート直下の半導体基板の電位を所定電位に調整するための、電位調整回路を具備し、
前記電位調整回路は、
前記スイッチングトランジスタがオフ状態のときは、前記ゲート直下の半導体基板が所定電位に維持されるように調整し、また、前記スイッチングトランジスタがオン状態のときは、前記スイッチングトランジスタの前記一端と前記ゲート直下の半導体基板とを同電位とする、
ことを特徴とする誤動作防止回路。 - 前記第1の回路と、
前記第1の回路とは別の電源によって動作する前記第2の回路と、
前記第1の回路の前記出力信号の前記誤信号が前記第2の回路に伝達されるのを阻止する、請求項1〜請求項7のいずれか記載の誤動作防止回路と、
を有することを特徴とする半導体集積回路装置。 - 請求項8記載の半導体集積回路装置を搭載する電子機器。
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