JP5011945B2 - 半導体集積回路装置および電子機器 - Google Patents

Description

本発明は、半導体集積回路装置および電子機器に関する。

携帯電話機などの電子機器が、帯電した操作者からの静電気放電にさらされると、電子機器が内蔵する集積回路装置のトランジスタが静電破壊する場合がある。このような静電破壊を防止するために、集積回路装置には静電破壊防止用の保護素子（保護ダイオード等）が設けられるのが一般的である。

一方、操作者からの静電気放電によってトランジスタの静電破壊は生じないものの、電子機器の表示パネルの表示状態が異常状態になる等の誤動作が生じる場合がある。このような誤動作が生じると、電子機器の信頼性が損なわれることから、近年、静電気放電（ＥＳＤ）による誤動作に関する耐性（ＥＳＤイミュニティ：ElectroStatic Discharge immunity）が重視される傾向にある。したがって、近年、集積回路装置に対してＥＳＤイミュニティテストが実施されることが多くなっている。

図１５は、ＥＳＤイミュニティテストの一例を説明するための図である。図１５では、表示パネル８と、集積回路装置（表示ドライバ）１０とが組み込まれている表示装置６に対して、静電気印加装置４によって、意図的に静電気（静電気放電：ＥＳＤ）を印加し、誤動作（例えば、表示パネル８の表示に異常が生じる）が生じないかを、チェックしている。

従来のＥＳＤパルスに起因する誤動作の防止回路としては、例えば、特許文献１に記載されるものがある。特許文献１では、ＥＳＤパルスに起因して異常信号が出力ピンから出力されると、フィードバック経路を介してその出力ピンの異常を検出してリセット信号を生成し、そのリセット信号によって、次段の電子機器等をリセットすることによって、で電子機器を異常状態から回復させる。

また、特許文献２には、遅延ゲートと、アンドゲートと、オアゲートとを用いて、スパイクノイズを除去するスパイクノイズ除去回路が開示されている。
特開２００３−２３４６４７号公報 特開平５−１９１２２６号公報

上述のとおり、近年、集積回路装置のＥＳＤイミュニティは重視される傾向にある。そして、ＥＳＤイミュニティテストが多様化し、従来にはない特殊な条件が設定され、そのような条件下でも誤動作が生じないことを保障しなければならない場合が生じた。

図１５は、従来のＥＳＤイミュニティテストについて説明するための図である。図１５の表示装置６は、表示パネル８と、集積回路装置（表示ドライバ）１０を有する。図１５に示されるＥＳＤイミュニティテストでは、静電気放電手段４から、表示パネル８に静電気放電パルス（ＥＳＤ）が印加される。

従来は、図１５に示すように静電パルスを単に印加して試験を行うだけであったが、例えば、クリティカルパス（静電気放電によって重大な誤動作が生じる可能性が高いパス）については、あらゆる場合を想定して、誤動作を確実に防止することが重要となる場合がある。

この観点から、本発明の発明者は、別電源で動作する回路ブロックのインタフェースに関し、電源のみに静電気放電に起因するノイズが重畳されたときに生じる誤動作について検討した。

図１６は、別電源で動作する２つの回路ブロックにおいて、電源ノイズによって生じる回路の誤動作について説明するための回路図である。
図示されるように、第１の回路（ブロックＡ）１００と、第２の回路（ブロックＢ）１１０が接続され、第１の回路１００から第２のブロック１１０に信号伝達が行われる場合を想定する。

第１の回路１００は、第１の高レベル側電源電圧（ＶＤ１）と第１の低レベル側電源（ＶＳＳ１）との間で動作し、全体としてインバータ（ＩＮＶ１）として機能するものとする。また、第２の回路１１０は、第２の高レベル側電源電圧（ＶＤ２）と第２の低レベル側電源（ＶＳＳ２）との間で動作し、全体としてインバータ（ＩＮＶ２）として機能するものとする。第１の回路１００には信号Ｖｉｎが入力され、第２の回路１１０からは信号Ｖｏｕｔが出力される。

ここでは、入力信号Ｖｉｎや、第２の回路１１０の電源電圧（ＶＤ２，ＶＳＳ２）は正常であるものとし、第１の回路１００の電源電圧（ＶＤ１またはＶＳＳ１のいずれか一方）のみが、ＥＳＤパルスによって変動する場合を考える。また、入力信号Ｖｉｎは、第１の高レベル側電源電圧（ＶＤ１：すなわち“Ｈ”）に固定されているものとする。

この状態で、第１の回路１００の高レベル側電源電圧（ＶＤ１）に正極性のＥＳＤノイズ（電源ノイズ）が印加されると、第１の回路１００のインバータ（ＩＮＶ１）のしきい値レベル（スレッショルドレベル）Ｖｔｈが上昇するため、今まで“Ｈ”とみなされていた入力信号（Ｖｉｎ）が“Ｌ”と判定されてしまい、その結果、第１の回路１００から、論理反転した、誤った信号がノードＱに出力され、その誤った信号が第２の回路１１０に入力される。この結果、第２の回路１１０から誤った信号Ｖｏｕｔが出力され、これによって、電子機器に重大な誤動作（例えば、電子機器がリセットされて初期化され、あるいは、それまでの表示が完全に消えるといった動作）が引き起こされる

図１７は、図１６に示される回路系において、電源ノイズにより誤動作が生じる様子を示すタイミング図である。
図示されるように、時刻ｔ１０において電源ノイズが印加されて、インバータ（ＩＮＶ１）のしきい値レベル（ｖｔｈ）が瞬時的に上昇し、この結果、時刻ｔ１１〜ｔ１２の期間において、ノードＱの論理レベルが反転し、これに対応して、出力信号（Ｖｏｕｔ）の論理レベルが反転する。

このような、別電源で動作する回路ブロック間のインタフェースにおいて、電源電圧のみがＥＳＤパルスによって変動するという状況は、従来、想定されたことがなく、従来の回路では、このような電源ノイズに起因する回路の誤動作を未然に防止することができない。

例えば、特許文献１の技術では、出力ピンから異常信号が出力されたのを検出して、電子機器をリセットするための信号を生成していることから、異常信号が電子機器に出力されるのを未然に防止することはできない。

また、特許文献２の技術を用いて電源ノイズをキャンセルすることを考えた場合、電源ノイズが重畳された信号を２分岐し、一方を所定時間だけ遅延させ、これによって、２入力／１出力の論理ゲートの２つの入力端子が同時に同じレベルにならないようにして、ノイズをキャンセルすることになる。しかし、電源ノイズが継続する時間（ＥＳＤパルスのパルス幅）は未知であり、そのパルス幅が遅延線の遅延量を超えるときは、結局、論理ゲートの２つの入力端が同時に同じレベルになってしまい、結局、電源ノイズが出力されてしまう。

このように、従来技術では、上述の特殊な環境下における電源ノイズに起因する回路の誤動作の、確実な未然防止は達成できない。また、電源系回路は、通常の信号処理系と異なり、その回路の最高の電圧を取り扱う回路であり、本来的に、信号処理がしにくく、ノイズを簡単に除去することができない。

すなわち、図１６に示す電源ノイズに起因する回路の誤動作を防止しようとしても、電源電圧を取り扱うという関係上、以下のような、本質的な困難が存在し、従来技術では、対応が困難である。
（１）取り扱う電圧レベルが高いために、通常の信号処理系の信号のように、簡単に取り扱うことができない。
（２）正側の電源電圧にさらに正極性のパルスが重畳したときには過大な電圧が発生する可能性があり、回路には、高速な動作と破壊耐性の双方が要求されることになり、回路設計がむずかしい。
（３）ＥＳＤパルスがなくなった後も電源ラインの電位変動がしばらくは継続することが予想され、電源パルスの印加期間が予測できない。
（４）電源系回路は、他の多くの回路に重大な影響を与える。したがって、電源ノイズを除去するために設けた回路が、逆に、ノイズを他の回路に与えること（あるいは、他の回路の誤動作の原因を与えること）にならないように、細心の注意を払う必要がある。

また、ゲートアレイ（エンベデッドアレイを含む）やスタンダードセルを用いて回路を構成する半導体集積回路装置（ＡＳＩＣ））では、電源セルやＩ／Ｏセルがチップの周辺に配置され、内部にコア回路が配置される。コア回路の高集積化の進展に伴い、電源セルやＩ／Ｏセルの必要個数が増え、各セルのサイズを大きくできないことから、上述のＥＳＤイミュニティの向上のために、大掛かりな回路を新たに設けることはできない。

本発明は、このような考察に基づいてなされたものであり、その目的は、半導体集積回路装置において、回路の占有面積の増大を最小限に抑えつつ、電源ノイズに起因する誤った信号の伝達を未然に、確実に防止することにある。

本発明の半導体集積回路装置は、電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を有する電源セルと、前記電源セルから供給される前記電源電圧によって動作すると共に、前記電源ノイズ検出信号に基づいて、前記電源ノイズに起因する誤った信号の出力を阻止するノイズキャンセル回路を有する、少なくとも一つのＩ／Ｏセルと、前記電源ノイズ検出信号を、前記電源セルから前記Ｉ／Ｏセルに伝達する配線と、を有する。

電源セルに電源ノイズ検出回路を設け、また、Ｉ／Ｏセルにノイズキャンセル回路を儲け、電源ノイズ検出回路によって電源ノイズを検出し、その検出信号に基づいてノイズキャンセル回路を動作させ、電源ノイズが検出されている期間においてはＩ／Ｏセルから他の回路（例えば、内部のコア回路）への信号伝達を阻止し、電源ノイズが検出されなくなると通常状態に復帰させるものである。電源ノイズを実際に検出してノイズキャンセル回路を動作させるため、電源ノイズの継続時間に関係なく、誤った信号（ノイズ）の伝達を確実に阻止することができる。

また、本発明の半導体集積回路装置の一態様では、一つの前記電源セルからの前記電源ノイズ検出信号が、共通の前記配線を経由して、複数の前記Ｉ／Ｏセルに伝達される。

一つの電源セルから出力される電源ノイズ検出信号によって、複数のＩ／Ｏセルの各々に内蔵されるノイズキャンセル回路を動作させることを可能としたものである。セルのレイアウトとしては、電源ノイズ検出信号を伝達する配線を適宜、引き回して、各Ｉ／Ｏセルに電源ノイズ検出信号を供給する。同じ電源電圧で動作する複数のＩ／Ｏセルがまとまってあるときに、それらのＩ／Ｏセルに対して、共通の電源ノイズ検出回路から電源ノイズ検出信号を供給できるため、一つの電源ノイズ検出回路を有効に利用できる。

また、本発明の半導体集積回路装置の他の態様では、複数の前記電源セルが配置され、各々の電源セルから出力される前記電源ノイズ検出信号は、その電源セルの近傍に配置された前記Ｉ／Ｏセルに伝達される。

複数の電源セルを設け、各電源セルが、その近傍に配置されているＩ／Ｏセルに対して電源ノイズ検出信号を供給するレイアウトを採用するものである。すなわち、一つの電源セルの電源ノイズ検出回路は、近傍に配置されるＩ／Ｏセルのみを担当することとし、これによって、一つの電源セルから共通の配線を長く引き回す必要がなくなる。電源ノイズ検出信号は、必ず近傍の電源セルから供給されるため、電源ノイズ検出信号の遅延が少なくなり、高速なノイズの遮断が可能である。なお、「電源セルの近傍に配置されるＩ／Ｏセル」とは、「電源セルからの距離が最も近いＩ／Ｏセル」という意味である。

また、本発明の半導体集積回路装置の他の態様では、前記電源セルと前記Ｉ／Ｏセルの高さが揃えられている。

Ｉ／Ｏセルと電源セルは、チップの周辺に敷き詰められるため、セルサイズが揃っていたほうが集積度の向上の点では有利である。本発明の電源ノイズ検出回路やノイズキャンセル回路は、回路構成が簡素化されており、かつ、特別な素子を用いることなく構成可能であるため、電源セルやＩ／Ｏセルに搭載したとしても負担が少なく、各セルの占有面積が増大するような事態が生じず、各セルの高さも同じに揃えることも可能である。

また、本発明の半導体集積回路装置の他の態様では、前記電源ノイズ検出回路は、高レベル側の電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズの、少なくとも一つを検出する。

電源ノイズ検出回路は、３種類の電源ノイズ（高レベル側の電源電圧に重畳される正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズ）の少なくとも一つを検出可能である点を明らかとしたものである。これにより、半導体集積回路装置の信頼性（ＥＳＤイミュニティを含む）が向上する。

また、本発明の半導体集積回路装置の他の態様では、前記ノイズ検出回路は、高レベル側の電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズの、すべてを検出する。

電源ノイズ検出回路は、３種類の電源ノイズ（高レベル側の電源電圧に重畳される正極性および負極性の電源ノイズ、ならびに、低レベル側の電源電圧に重畳される正極性の電源ノイズ）の全部を検出可能である点を明らかとしたものである。これにより、半導体集積回路装置の信頼性（ＥＳＤイミュニティを含む）が、さらに向上する。

また、本発明の半導体集積回路装置の他の態様では、前記電源ノイズ検出回路は、前記高レベル側電源電圧に重畳される前記正極性の電源ノイズを検出するために、ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、そして、前記電源ノイズが重畳されることによってその入力電圧が上昇するとオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、このスイッチングトランジスタの前記他端に一端が接続され、他端が接地された、プルダウン素子と、前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、を有する。

簡素化された構成で、電源ノイズを高速に検出すると共に、過大なサージエネルギーを速やかに逃がしてサージ耐性も確保できる回路構成を採用したものである。すなわち、電源ノイズの検出は、高周波応答性に優れたゲート接地のスイッチングトランジスタで行う。すなわち、ソースとゲートの電位関係の逆転によってスイッチングトランジスタは高速にオンし、電源ノイズはプルダウン素子を経由して接地にすみやかに吸収される。一方、サージ電流が流れているときは、プルダウン素子の一端はハイレベルとなるため、その電圧レベルの変化を論理ゲートにて検出し、これによって電源ノイズを検知する。プルダウン抵抗は、通常動作時（電源ノイズ無しの場合）には論理ゲートの入力端をローレベルに固定する機能に加え、過大なサージ電流の放電経路を提供する機能ならびに電源ノイズの検出機能を提供する。このようにして、簡素化された回路構成にて、過大な電源ノイズを高速かつ効率的に検出することができる。また、電源ノイズ検出回路自体が過大な電圧によって破壊される心配もない。「プルダウン素子」には、プルダウン抵抗の他、アクティブ素子（トランジスタやダイオード）によるプルダウン回路も含まれる。

また、本発明の半導体集積回路装置の他の態様では、前記スイッチングトランジスタは、前記ゲートの直下の半導体基板の電位が固定されないフローティング電位方式のＭＯＳトランジスタであり、かつ、前記スイッチングトランジスタがオン状態にあるとき、および、オフ状態にあるときの双方において、前記ゲート直下の半導体基板の電位を所定電位に調整するための電位調整回路を具備し、前記電位調整回路は、前記スイッチングトランジスタがオフ状態のときは、前記ゲート直下の半導体基板が所定電位に維持されるように調整し、また、前記スイッチングトランジスタがオン状態のときは、前記スイッチングトランジスタの前記一端と前記半導体基板とを同電位とする。

電源ノイズの入力によってスイッチングトランジスタがオンしたとき、例えば、瞬時的に基板電流が流れて、これがラッチアップの原因となったり、他の回路の動作に悪影響を与えたりしてはならない。そこで、スイッチングトランジスタの基板電位を固定しないフローティング方式を採用し、そして、その基板電位を常に最適化するようにしたものである。スイッチングトランジスタがオンして大電流が流れるとき、ソース・基板間の寄生ダイオードがオンしてそのダイオードの順方向電圧分の電圧降下が生じると、そのことが他の回路に悪影響を与えることがあるため、スイッチングトランジスタをオンした場合には、ソースと基板を同電位にして寄生ダイオードがオンするのを防止する。スイッチングトランジスタがオフのときも、基板電位が安定しているのが望ましいため、基板を所定電位に維持する。スイッチングトランジスタの基板電位が安定化されるため、過大なサージの入力時においても、他の回路に悪影響を及ぼすことがなく、よって、安心して本発明の回路を利用することができる。

また、本発明の半導体集積回路装置の他の態様では、前記電源ノイズ検出回路は、さらに、前記電源ノイズ検出信号のタイミングを調整するためのタイミング調整回路を有し、

このタイミング調整回路は、前記電源ノイズの検出タイミングに対応するタイミングで前記電源ノイズ検出信号をアクティブ状態とすると共に、その後、電源ノイズが検出されない状態となったタイミングから所定時間だけ遅延して、アクティブ状態の前記電源ノイズ検出信号を非アクティブ状態に移行させる。

電源ノイズが検出された場合には、ただちにノイズキャンセル回路をオンさせる必要がある。したがって、電源ノイズが検出されたときは、そのタイミングで電源ノイズ検出信号をアクティブ状態に移行させる。その一方、電源ノイズが検知されなくなった後であっても、電源ラインの電位変動がしばらくは継続することがあり、また、第１の回路の出力信号がノイズキャンセル回路に入力するまでに遅延が生じる場合もあり得る。したがって、電源ノイズ検出信号の非アクティブ状態への移行は、慎重に行うべきであり、この観点から、電源ノイズが検知されなくなった後、所定の遅延時間を経て電源ノイズ検出信号を非アクティブにするようにしたものである。このタイミング制御によって、ノイズキャンセルを、より確実に行うことができる。

また、本発明の半導体集積回路装置の他の態様では、前記ノイズキャンセル回路の入力信号に所定時間の遅延を与えると共に、その遅延時間は、前記アクティブ状態の電源ノイズ検出信号を非アクティブ状態に移行させる際に前記タイミング調整回路が与える前記遅延時間よりも短く設定される。

第１の回路の出力信号がノイズキャンセル回路に至るまでに所定の遅延を与え、その遅延量を、上述の電源ノイズ検出信号を非アクティブに移行させる際に与えられる遅延の遅延量よりも小さく設定するものである。電源ノイズが検出されるとただちに電源ノイズ検出信号がアクティブとなってノイズキャンセル回路が動作して信号の遮断がなされ、一方、正規の信号（誤った信号）はやや遅れてノイズキャンセル回路に到達するため、誤った信号の伝達は確実に阻止される。一方、電源ノイズが検知されなくなったときは、ノイズが収まった後の正しい信号がノイズキャンセラに到着した後に、電源ノイズ検出信号が非アクティブになってノイズキャンセル回路の信号遮断が解除されることになる。よって、誤った信号の伝達を、より確実に防止するができる。

また、本発明の半導体集積回路装置の他の態様では、前記ノイズキャンセル回路は、前記電源ノイズ検出信号が出力されない期間には、入力信号をそのまま通過させ、前記電源ノイズ検出信号が出力される期間では、保持されている直前の信号を出力する保持回路、を備える。

ノイズキャンセル回路を保持回路（いわゆるスルーラッチ）で構成するものである。すなわち、ノイズキャンセル回路としての保持回路は、通常状態では、入力信号をそのまま出力し、入力信号を遮断するときには、保持されている直前の信号を出力する。汎用性ある簡単な回路によってノイズキャンセル回路を構成することができ、省スペース化等に寄与する。

また、本発明の半導体集積回路装置の他の態様では、電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を備える電源セルと、この電源セルから供給される前記電源電圧によって動作する第１の内部回路と、この第１の内部回路とは別電源で動作する第２の内部回路と、前記電源ノイズ検出信号に基づいて、前記電源ノイズに起因する、前記第１の内部回路から前記第２の内部回路への誤った信号の伝達を阻止するノイズキャンセル回路と、を備えるコア回路と、前記電源ノイズ検出信号を、前記電源セルから、前記コア回路内の前記ノイズキャンセル回路に伝達するための配線と、を有する。

電源ノイズによって誤った信号伝達がなされる危険性は、Ｉ／Ｏセルのみならず、コア回路の内部においても存在する。すなわち、コア回路内に別電源で動作する第１および第２の内部回路が存在するとき、第１の内部回路の電源電圧に電源ノイズが重畳されると、それに起因して誤った信号が出力され、第２の内部回路へと伝達されるおそれがある。そこで、このような場合には、コア回路内にノイズキャンセル回路を設け、電源セルに設けられた電源ノイズ検出回路によって電源ノイズが検出されると、コア回路内のノイズキャンセル回路を動作させ、誤った信号伝達を防止するものである。

また、本発明の半導体集積回路装置の他の態様では、コア回路内の前記ノイズキャンセル回路に電源ノイズ検出信号を供給する前記電源ノイズ検出回路は、前記高レベル側電源電圧に重畳される前記正極性の電源ノイズを検出するために、ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、前記電源ノイズが重畳されることによってその入力電圧が上昇したときにオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、このスイッチングトランジスタの前記他端に一端が接続され、他端が接地されたプルダウン素子と、前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、を有する。

簡素化された構成で、電源ノイズを高速に検出すると共に、過大なサージエネルギーを速やかに逃がしてサージ耐性も確保できる回路構成を採用したものである。

また、本発明の電子機器は、本発明の半導体集積回路装置を搭載する。

本発明の半導体集積回路装置を搭載することによって、電源ノイズに起因する電子機器の重大な誤動作（例えば、パネルの表示が消えるという誤動作）が生じることがない。よって、電子機器の信頼性が向上する。

このように、本発明の実施形態によれば、例えば、以下の主要な効果が得られる。
（１）電源ノイズ検出回路を電源セルに設け、電源ノイズが検出されると、Ｉ／Ｏセル等に設けられたノイズキャンセル回路によって信号伝達を遮断することから、電源ノイズの継続時間に関係なく、誤った信号伝達を確実に阻止することができる。
（２）一つの電源ノイズ検出回路を、複数のノイズキャンセル回路に対して共通に使用することによって、電源ノイズ検出回路を効率的に活用することができる。
（３）電源ノイズ検出回路を複数の電源セルの各々に設け、各電源ノイズ検出回路から、近傍に配置されているＩ／Ｏセルに電源ノイズ検出信号を供給することによって、電源ノイズ検出信号の伝達遅延が生じにくくなり、高速な信号遮断が実現される。また、電源ノイズ検出信号を伝達するための配線を長く引き回す必要もない。
（４）簡素化された回路構成とすることによって、本発明を適用した場合でも、電源セルやＩ／Ｏセルのサイズを大型化させずにすみ、これによって、電源セルとＩ／Ｏセルの高さを揃えることもできる。
（５）また、高レベル側の電源に重畳される正極性／負極性の電源ノイズ、低レベル側の電源に重畳される正極性の電源ノイズのいずれにも対応可能とすることによって、電源ノイズに起因する回路の誤動作を確実に防止することができる。
（６）また、電源ノイズ検出信号の生成に際して、第１エッジ／第２エッジのタイミング制御を行い、特に、ノイズキャンセル回路への入力信号の遅延と組み合わせることによって、電源ノイズに起因する誤った信号（ノイズ）の伝達を、より確実に防止することができる。
（７）ノイズキャンセル回路を保持回路（スルーラッチ）で構成することによって、簡単な回路によってノイズを除去できる。
（８）また、高レベル側電源電圧に正極性パルスが重畳されたノイズを検出する方式として、ゲート接地のスイッチングトランジスタを使用し、ソース電位とゲート電位の比較によってスイッチングトランジスタを高速にオンさせ、プルダウン素子により形成される放電経路に電源ノイズをすみやかに放電させると共に、プルダウン素子の一端の電位上昇を論理ゲートによって検出することによって電源ノイズを検出する方式を採用することによって、簡素化された構成によって、回路を破壊から守りつつ、高速かつ効率的に電源ノイズを検出することができる。
（９）また、フローティング方式のスイッチングトランジスタとすると共に、ゲート直下の基板電位を常に安定化させる（最適化する）ことによって、電源ノイズの入力の際に、他の回路に悪影響を与えることがなく、安心して本発明の誤動作防止回路を利用することができる。
（１０）本発明によって、半導体集積回路装置ならびに電子機器の、電源ノイズに起因する誤動作を確実に防止することができ、その信頼性が向上する。
（１１）本発明は、近年、特に重視される傾向にある、半導体集積回路装置（ＬＳＩ）のＥＳＤイミュニティ（静電気放電耐性）の向上に有効である。

次に、本発明の実施形態について、図面を参照して説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成のすべてが、本発明の解決手段として必須であるとは限らない。

以下の説明では、まず、図１〜図６を用いて、電源ノイズに起因する誤動作を防止するための回路の構成を説明し、その後、図７〜図１３を用いて、その回路を搭載した半導体集積回路装置のレイアウト例について説明する。

（第１の実施形態）
図１は、本発明の半導体集積回路装置に搭載される、電源ノイズに起因する誤動作を防止するための回路の構成を説明するためのブロック図である。
図示されるように、誤動作を防止するための回路は、電源ノイズ検出回路２００と、第１の回路１００（ブロックＡ）と第２の回路１１０（ブロックＢ）との間に設けられたノイズキャンセル回路（以下、ノイズキャンセラという）３００と、により構成される。

電源ノイズ検出回路２００は、第１の高レベル側電源電圧ＶＤ１に重畳される正極性／負極性の電源ノイズ、ならびに、第１の低レベル側電源電圧（ＶＳＳ１）に重畳される正極性の電源ノイズを検出してノイズキャンセラ３００を動作させ、その電源ノイズに起因する誤った信号（ノイズ）の、第１の回路１００から第２の回路１１０への伝達を阻止する。

電源ノイズ検出回路２００によって電源ノイズを検出し、ノイズキャンセラ３００によって信号伝達を遮断することから、電源ノイズの継続時間に関係なく、別電源で動作する回路間の誤った信号伝達を確実に阻止することができる。これによって、集積回路装置ならびに電子機器の誤動作が確実に防止される。また、高レベル側の電源に重畳される正極性／負極性の電源ノイズ、低レベル側の電源に重畳される正極性の電源ノイズのいずれにも対応可能である。

ノイズキャンセラ３００を、クリティカルパス（誤った信号伝達が電子機器に重大な影響を与えるおそれのある信号経路）毎に設けることによって、半導体集積回路装置（ひいては電子機器）の誤動作を確実に防止することができる。ここで、「電源ノイズ」は、例えば、ＥＳＤ（静電気放電）に起因するパルス状のノイズを含むが、これに限定されるものではなく、他の原因による電源変動も含まれる。例えば、電源をオンしたときにラッシュカレントによって電源が揺れるような場合も、誤った信号の伝達がなされる場合があるため、本発明を適用することができる。特に、高レベルの電源電圧に正極性のサージが加わったときは、Ｉ／Ｏセルに印加されるエネルギーが大きいため、種々の問題を引き起こす可能性がかなり高く、本発明の適用がきわめて有効である。

次に、図１に示される回路の、より具体的な回路構成について説明する。図２は、図１に示される、誤動作を防止するための回路の具体的な回路構成例を示す回路図である。図２において、図１と共通する部分には共通の参照符号を付してある。

図示されるように、ノイズ検出回路２００は、第１の高レベル電源電圧（ＶＤ１）に重畳される正極性ノイズ（１）を検出するための第１のパス２１０ａと、第１の高レベル電源電圧（ＶＤ１）に重畳される負極性ノイズ（２）を検出するための第２のパス２１０ｂと、第１の低レベル電源電圧（ＶＳＳ１）に重畳される正極性ノイズを検出するための第３のパス２１０ｃと、３入力１出力のゲート回路２１２と、タイミング回路２５０と、を備える。

そして、第１の高レベル電源電圧（ＶＤ１）に重畳される正極性ノイズ（１）を検出するための第１のパス２１０ａは、第１の高レベル側電源電圧（ＶＤ１）を降圧する降圧回路２０２と、ゲートに第２の高レベル側電源電圧（ＶＤ２）に接続されたゲート接地のスイッチングトランジスタＭＰ（このスイッチングトランジスタＭＰは、電源ノイズ検出ゲート２０４として機能する）と、プルダウン抵抗２０６と、プルダウン抵抗の一端に接続されたインバータ（論理ゲート）２０８と、を備える。

また、第１の回路（第１のブロックＡ）１００の出力信号は、タイミング回路２５２によって所定の遅延を与えられた後、ノイズキャンセラ３００（具体的には保持回路（スルーラッチ）３０２からなる）のＤ端子に到達するようになっている。

また、ノイズキャンセラ３００としての保持回路３０２のＣ端子に、電源ノイズ検出回路２００からの電源ノイズ検出信号が入力される。この保持回路３０２は、Ｃ端子に電源ノイズ検出信号が入力されていないときは、Ｄ端子に入力される信号をそのままＭ端子から出力する。一方、Ｃ端子に電源ノイズ検出信号が入力されている期間は、保持している直前の信号をＭ端子から出力し続ける。これによってノイズ信号の伝達が阻止されることになる。

図２の回路において、特に重要なのは、第１の高レベル側電源電圧（ＶＤ１）に正極性の電源ノイズ（１）が加わったときの動作である。すなわち、このときは、電源電圧を超える過大な異常電圧が加わり、大電流が瞬時的に流れることになるため、その電源ノイズをいかに検出するかは大きな問題となる。そこで、簡素化された構成で、電源ノイズを高速に検出すると共に、過大なサージエネルギーを速やかに逃がしてサージ耐性も確保できる回路構成が採用されている。

すなわち、電源ノイズの検出は、高周波応答性に優れたゲート接地のＰチャネルＭＯＳトランジスタ（ＭＰ）で行う。このＰＭＯＳトランジスタ（ＭＰ）のソース（図中のＡ２点）には、第１の高レベル電源電圧ＶＤ１が降圧された電圧が印加され、ゲートには、第２の高レベル側電源電ＶＤ２が印加されており、通常では、ソース（Ａ２点）の電位よりもゲート電位の方が高い。よって、ＰＭＯＳトランジスタＭＰはオフしている。

ここで、正極性のノイズ（１）が印加されると、ソース（Ａ２点）の電位は上昇し、ソース（Ａ２点）の電位がゲート電位を上回ることになる。これによって、ＰＭＯＳトランジスタ（ＭＰ）のソース・ドレイン電圧が発生してＰＭＯＳトランジスタ（ＭＰ）が速やかにオンする。そして、Ａ２（またはＡ３）点に印加された正極性のノイズは、プルダウン素子２０６を経由して接地に逃がされる。したがって、ＰＭＯＳトランジスタ（ＭＰ）自体がサージによって破壊されることがない。プルダウン素子２０６としては、プルダウン抵抗の他、アクティブ素子（ダイオードやトランジスタ）を使用したアクティブ回路（いわゆるアクティブプルダウン回路）も使用可能である。

また、ノイズ電流が流れている間は、プルダウン素子２０６の一端（Ａ３点）の電位はハイレベルとなることから、この電位変化をインバータ２０８によって検出することによって、正極性の電源ノイズ（１）を検出することができる。プルダウン素子２０６は、通常動作時には、インバータ２０８の入力端の電位をローレベルに維持する機能に加え、電源ノイズの放電経路を提供する機能、電源ノイズの検出機能を兼ねており、きわめてコンパクトな回路によって、効率的に電源ノイズを検出することができる。すなわち、簡素化された回路構成にて、過大な電源ノイズを高速かつ効率的に検出することができる。また、電源ノイズ検出回路自体が過大な電圧によって破壊される心配もない。

また、タイミング回路（２５０，２５２）の働きによって、ノイズの伝達がより確実に阻止される。この点は、図６を用いて後述する。

図３は、図２に示される誤動作を防止するための回路の、さらに具体的な回路構成例を示す回路図である。図３において、図２と共通する部分には、原則として同じ参照符号を付してある。但し、図２の第１の高レベル側電源電圧（ＶＤ１）は、図３では、ＨＶＤＤ（＝３．３Ｖ）と表記している。同様に、図２の第２の高レベル側電源電圧（ＶＤ２）は、ＬＶＤＤ（＝１．８Ｖ）と表記している。

なお、図３では、第１の回路（ブロックＡ）には、入力インタフェースとして、複数段のインバータ（１０１，１０２）が設けられており、また、出力インタフェースとして、レベルシフタ１０３と出力バッファ１０４が設けられている。

電源ノイズ検出回路２００において、降圧回路２０２は、ｎ段のダイオード接続のＭＯＳトランジスタ（Ｍ１〜Ｍｎ）によって構成される。

スイッチングトランジスタ（ノイズ検知手段２０４）は、基板電位がフローティングされるＰＭＯＳトランジスタ（ＭＰ）によって構成される。

また、ゲート回路２１２は、ナンドゲート２１４と、ノアゲート２１６と、インバータ２１８とにより構成される。通常は、ナンドゲート２１４の出力レベルは“Ｌ”であるが、ＨＶＤＤに正極性あるいは負極性の電源ノイズが印加されたときには、その出力レベルが“Ｈ”に変化し、ノアゲート２１６の出力は、“Ｈ”から“Ｌ”へと変化する。これによって、ＨＶＤＤに重畳される電源ノイズを検知することができる。

また、ＶＳＳ１に正極性のノイズが重畳されたときも同様に、ノアゲート２１６の出力は、“Ｈ”から“Ｌ”へと変化する。したがって、これによって、ＶＳＳ１に重畳されるノイズも検出することができる。

また、タイミング回路２５０は、ノアゲート２５５と、インバータ（２５１〜２５４，２５６）と、を有する。４段のインバータ２５１〜２５５は、電源ノイズが検知されなくなってから、所定の遅延期間経過後に電源ノイズ検出信号がローレベルに移行させるようにタイミング調整を行うために挿入されている。

また、タイミング回路２５２は２段のインバータ２５３，２５４により構成される。タイミング回路２５２の遅延時間は、タイミング回路２５０の遅延時間よりも短く設定される。

図４（ａ）〜（ｃ）は、ノイズ検知手段としてのスイッチングトランジスタの具体的な構成と特徴的な動作を説明するための図である。

図４（ａ）のスイッチングトランジスタ（ＭＰ）は、図４（ｂ）に示されるデバイス構成をしている。スイッチングトランジスタ（ＭＰ）は、半導体基板３１０上に形成されており、ポリシリコンゲート３２６と、ゲート絶縁膜３２４と、Ｎウエル領域３２０内に形成されたＰ型の不純物導入領域（ソース領域，ドレイン領域）３２２ａ，３２２ｂと、を備える。Ｄ１，Ｄ２は寄生ダイオードである。ここで、「Ｎウエル領域」は、「ゲート直下の半導体基板」と言い換えることができる。

電源ノイズの入力によってスイッチングトランジスタ（ＭＰ）がオンしたとき、寄生ダイオードＤ１がオンして瞬時的に基板電流が流れた場合、Ｎウエルの電位がダイオードＤ１の順方向電圧分だけ降下し、これがラッチアップの原因となったり、他の回路の動作に悪影響を与えたりする恐れがないとはいえない。そこで、図４（ｃ）に示すように、Ｎウエル３２０の電位を固定しないフローティングＮウエル方式を採用し、そして、そのＮウエル（基板）の電位を常に最適化する。

つまり、Ｎウエル３２０の電位を安定化するために、図４（ｃ）に示すように、ＰＭＯＳトランジスタＭ１０，Ｍ１１を設ける。ＰＭＯＳトランジスタＭ１０は、等価的に、図スイッチＳＷ１（図中、点線で示される）の役割を果たし、電源ノイズが入力されたときにオンし（すわなち、スイッチＳＷ１が閉状態となって）、寄生ダイオードＤ１のアノードとカソードを同電位として、寄生ダイオードＤ１がオンできないようにする。一方、電源ノイズが検出されないときは、ＰＭＯＳトランジスタＭ１１がオンして、図中、点線の矢印で示すルートで、Ｎウエル３２０（寄生ダイオードＤ１およびＤ２のカソード）を充電し、その電位を第２の高レベル側電源電圧（ＬＶＤＤ）に維持する。

このように、スイッチングトランジスタ（ＭＰ）がオンして大電流が流れるとき、ソース・Ｎウエル間の寄生ダイオードＤ１がオンしてそのダイオードの順方向電圧分の電圧降下が生じると、そのことが他の回路に悪影響を与えることがあるため、スイッチングトランジスタ（ＭＰ）がオンした場合には、ソース３２２ａとＮウエル３２０を同電位にして寄生ダイオードＤ１がオンするのを防止する。スイッチングトランジスタ（ＭＰ）がオフのときも、Ｎウエル電位が安定しているのが望ましいため、Ｎウエルをバイアスして第２の高レベル側電源電圧（ＬＶＤＤ）に維持する。このようにして、スイッチングトランジスタ（ＭＰ）の基板電位が常に安定化されるため、過大なサージの入力時においても、他の回路に悪影響を及ぼすことがなく、よって、安心して本発明の誤動作防止回路を使用することができる。

図５（ａ）〜（ｃ）は、ノイズキャンセラ３００として機能する保持回路３０２の具体的な回路構成とその動作を説明するための図である。なお、理解の容易のために、図５（ｂ），（ｃ）では、トランスファースイッチ（Ｔ１０，Ｔ２０）を機械的なスイッチとして描いている。

図５（ａ）に示されるように、この保持回路３０２は、複数のインバータ（ＩＮＶ１０〜ＩＮＶ１５）とトランスファースイッチ（Ｔ１０，Ｔ２０）により構成される。そして、電源ノイズ検出信号がＣ端子に入力されない期間では、図５（ｂ）の実線の矢印のように、Ｄ端子に入力される信号がそのままＭ端子から出力される。一方、電源ノイズ検出信号がＣ端子に入力される期間では、図５（ｃ）の点線の矢印のように、保持されている直前の信号が巡回し、その直前の保持信号がＭ端子から出力され続ける。

図６（ａ）〜（ｃ）は、図３に示されるタイミング回路の動作とその効果を説明するための回路図である。
電源ノイズが検出されると、ナンドゲート２５５の一方の入力端がハイレベルに立ち上がることから、図６（ａ）の実線の矢印で示すルートを経由して、その電源ノイズ検出信号は遅延なく保持回路３０２に伝達される。このとき、第１の回路１００からの信号は、２段のインバータ（２５３，２５４）を経由して遅延して、保持回路３０２のＤ端子に到着する。よって、入力信号がＤ端子に到着したときには、保持回路３０２は、必ず、保持モード（遮断モード）に切り替わっている。

一方、電源ノイズが検出されなくなったときは、ナンドゲート２５５の２つの入力端が共にローレベルにならないと出力レベルが反転しないことから、結果的に、図６（ｂ）の点線で示すルートを経由して、４段のインバータ（２５１〜２５４）分の遅延を経て、第１の回路１００からの信号よりも遅れて保持回路３０２のＣ端子に到着する。したがって、ノイズが収まった後、さらに余裕をもって、保持回路３０２の保持モード（遮断モード）が解除されることになり、電源ノイズによる誤った信号（ノイズ）が第２の回路１１０へと伝達されることがない。

図６（ｃ）は、図６（ａ），（ｂ）におけるＡ８、Ａ９ならびにＡ１０の各ノードの電圧の変化を示している。図中、ＤＴ１が電源ノイズが検出されて、保持回路３０２を保持モードとする時のマージン（余裕）を示しており、ＤＴ２が、電源ノイズが検出されなくなって、保持回路３０２の保持モードを解除するときのマージン（余裕）を示している。このように、タイミング調整を行うことによって、電源ノイズに起因する誤った信号（ノイズ）の伝達が確実に防止される。

（第２の実施形態）
本実施形態では，前掲の実施形態で説明した誤動作防止回路の、集積回路装置（ＬＳＩ）における配置（レイアウト）の例について説明する。

（インタフェース回路と内部回路との間にノイズキャンセラを設ける例）
図７は、誤動作防止回路の搭載形態の一例（入力インタフェース回路から内部回路へのノイズ伝達を防止する例）を示すブロック図である。
図示されるように、第１の高レベル側の電源電圧（ＨＶＤＤ）と第１の低レベル側電源電圧（ＶＳＳ１）間で動作する外部回路（ＩＣ）４００の出力端子（Ｗ１１）からの信号が、ＩＣ５００の入力端子（Ｗ２０）に入力される。

ＩＣ５００は、第１の高レベル側電源電圧（ＨＶＤＤ）と第１の低レベル側電源電圧（ＶＳＳ２）の間で動作するＩ／Ｏセル５０６と、第２の高レベル側電源電圧（ＬＶＤＤ）と第２の低レベル側電源電圧（ＶＳＳ２）との間で動作する内部ロジック回路（ゲートアレイやスタンダードセル等で構成される高速ロジック回路）１１０と、を備える。また、ＩＣ５００は、第１の高レベル側電源電圧（ＨＶＤＤ）を供給する電源セル５０２と、第２の高レベル側電源電圧（ＬＶＤＤ）を供給する電源セル５０４とを備える。

なお、インタフェース回路１００は、レベルシフタを構成する２段のインバータ（１０１，１０２）を備える。初段のインバータ１０１は第１の高レベル側電源電圧（ＨＶＤＤ）で動作し、次段のインバータ１０２は、第２の高レベル側電源電圧（ＬＶＤＤ）によって動作する。インバータ１０１のしきい値電圧（Ｖｔｈ）は、第１の高レベル側電源電圧（ＨＶＤＤ）あるいは第１の低レベル側電源電圧（ＶＳＳ１）への電源ノイズの印加によって変動し、これに応じて、インバータ１０１から誤った信号が出力される。ノイズキャンセルがされない場合には、この誤った信号は、インバータ１０１、内部ロジック回路１１０内のインバータ１０３を経由して、出力信号（Ｖｏｕｔ）として外部に出力されてしまい、このことが重大な電子機器の誤動作を引き起こす場合がある。

そこで、Ｉ／Ｏセル５０６の出力段に配置されるノイズキャンセラ３００（３０２）によって、誤った信号の伝達を阻止する。一方、ノイズ検出回路２００は電源セル５０２に内蔵される。ノイズ検出回路２００は、第１の高レベル側電源電圧（ＨＶＤＤ）、第２の高レベル側電源電圧（ＬＶＤＤ）、第１の低レベル側電源電圧（ＶＳＳ１）に重畳される電源ノイズのいずれかを検出し、ノイズキャンセラ３００（３０２）を動作させる。これによって、電源ノイズに起因する誤った信号の伝達を確実に防止することができる。

（内部回路間にノイズキャンセラを設けた例）
図８は、誤動作防止回路の搭載形態の他の例（内部ロジックから内部ロジックへのノイズ伝達を防止する例）を示すブロック図である。
図示されるように、ＩＣ６００は、Ｉ／Ｏセル（６０６，６０８）と、コア回路６１０と、第２の高レベル側電源電圧（ＬＶＤＤ）を供給する電源セル（６０２，６０４）と、を有する。

コア回路６１０は、内部ロジック（１１０ａ，１１０ｂ）を内蔵し、ノイズキャンセラ３００（３０２）は、それらの内部ロジック（１１０ａ，１１０ｂ）間に設けられている。ノイズ検出回路２００は、電源セル６０２に設けられている。内部ロジック１１０ａに供給される電源電圧（ＬＶＤＤ，接地電位）が電源ノイズにより変動すると、内部ロジック１１０ａ内のインバータ６２０から内部ロジック１１０ｂ内のインバータ６２１に誤った信号（ノイズ）が伝達されることから、電源ノイズ検出回路２００によって電源ノイズが検出されたときには、ノイズキャンセラ３００（３０２）によって、そのノイズの伝達を阻止する。

（第３の実施形態）
本実施形態では、より具体的なレイアウト構成例について説明する。
（Ｉ／Ｏセルと電源セルの構成）
先に説明した図７のレイアウト例では、電源セル内に電源ノイズ検出回路を設け、Ｉ／Ｏセル内にノイズキャンセラを設けている。Ｉ／Ｏセルと電源セルは、チップの周辺に敷き詰められるため、セルサイズが揃っていたほうが集積度の向上の点では有利である。そこで、本実施形態では、電源セルとＩ／Ｏセルの具体的な構成例について検討する。

図９は、本発明の半導体集積回路装置で採用する、電源セルとＩ／Ｏセルの概略構成例を示す図であり、（ａ）はＩ／Ｏセルの概略構成例を示し図であり、（ｂ）は電源セルの概略構成例を示す図である。図９（ａ），（ｂ）において、ＥＳＤ保護回路は、静電気等による回路破壊を防止するためのダイオード等の保護回路である。また、Ｎｃｈ出力ドライバおよびＰｃｈ出力ドライバ（同様に、ＮｃｈトランジスタおよびＰｃｈトランジスタ）は、ＮＭＯＳやＰＭＯＳを主体として構成される回路ブロックを表している。また、ＨＶ論理回路は、第１の高レベル側電源電圧（ＨＶＤＤ）で動作する論理回路であり、ＬＶ論理回路は、第２の高レベル側電源電圧（ＬＶＤＤ）で動作する論理回路である。

図示されるように、電源セルやＩ／Ｏセルは、通常の回路構成に必要な要素をすべてバランスよく含んでいるため、図３に示すような、本発明にかかる電源ノイズ検出回路やノイズキャンセラを作成するのに、何ら問題はない。また、上述のとおり、本発明にかかる電源ノイズ検出回路やノイズキャンセラの構成は極めて簡素化されており、かつ、特別な素子も必要ないため、それらを電源セル内やＩ／Ｏセル内に設けたとしても、占有面積が大きく増大することはなく、よって、電源セルとＩ／Ｏセルのサイズは最適のサイズに揃えることができる。

（一つの電源ノイズ検出回路を共用するレイアウト例）
図１０は、一つの電源ノイズ検出回路を複数のノイズキャンセラで共用する場合のレイアウト例を示す図である。
図示されるように、半導体集積回路装置６５０のチップの周辺には電源セル５０２（電源ノイズ検出回路２００ａを内蔵する）が配置され、同様に、同一電源（ＨＶＤＤ）で動作する複数のＩ／Ｏセル５０６ａ〜５０６ｅ（各々、ノイズキャンセラ３００ａ〜３００ｅを内蔵する）が配置されている。Ｉ／Ｏセル５０６ａ〜５０６ｅの各々には、Ｖｉｎ１〜Ｖｉｎ５が入力され、Ｉ／Ｏセル５０６〜５０６ｅの各々の出力信号は、コア回路（ゲートアレイ等を用い構成される）６１０に入力される。

図１０に示されるように、電源セル５０２内の電源ノイズ検出回路２００ａと、複数のＩ／Ｏセル５０６ａ〜５０６ｅの各々とは、共通の配線ＬＢ（チップの周囲において引き回されている）によって相互に接続されている。したがって、電源ノイズ検出回路２００ａから出力される電源ノイズ検出信号は、各Ｉ／Ｏセル（５０６ａ〜５０６ｅ）内の各ノイズキャンセラ（３００ａ〜３００ｅ）に供給され、各ノイズキャンセラが一斉に動作して、入力信号（Ｖｉｎ１〜Ｖｉｎ５）のコア回路６１０への伝達を遮断する。一つの電源ノイズ検出回路を共用化するため、電源ノイズ検出回路の有効利用を図ることができる。

（複数の電源セルの各々が近傍のＩ／Ｏセルに電源ノイズ検出信号を供給するレイアウト例）
図１１は、複数の電源セルの各々が、近傍のＩ／Ｏセルに電源ノイズ検出信号を供給するレイアウト例を示す図である。図１１において、図１０と共通する部分には、同じ参照符号を付してある。

図１１では、チップの周辺に、複数の電源セル５０２ａ〜５０２ｆ（各々、電源ノイズ検出回路２００ａ〜２００ｆを内蔵する）が配置され、その近傍には、Ｉ／Ｏセル５０６ａ〜５０６ｆ（各々、電源ノイズ検出回路３００ａ〜３００ｆを内蔵する）が配置されている。複数の電源セル５０２ａ〜５０２ｆの各々と、Ｉ／Ｏセル５０６ａ〜５０６ｆの各々とは、配線ＬＢ１〜ＬＢ６によって接続されている。この場合、図１０のように、配線ＬＢがチップの周囲に引き回されることがないため、電源ノイズ検出信号の供給遅延が最小化される。よって、高速なノイズの遮断が可能である。

（同電位の電源電圧で動作するコア回路内にノイズキャンセラを配置した例）
図１２は、同電位の電源電圧で動作するコア回路内にノイズキャンセラを配置したレイアウト例を示す図である。

図１２では、コア回路６１０内に、二つの内部ロジック回路１１０ａ，１１０ｂが形成されており、各々は、別々の電源セル５０２ａ，５０２ｂからの電源電圧で動作するものの、その電源電圧のレベルはＬＶＤＤであり、同じである。この場合でも、電源セル５０２ａから供給される電源電圧に電圧ノイズが重畳されると、内部ロジック回路１１０ａから内部ロジック回路１１０ｂに、誤った信号が伝達される。よって、図１２の場合、ノイズキャンセラ３００を、内部ロジック１１０ａと１１０ｂとの間に設けている。電源セル５０２ａ内の電源ノイズ検出回路２００から電源ノイズ検出信号を出力して、ノイズキャンセラ３００を動作させることによって、内部ロジック回路１１０ａから内部ロジック回路１１０ｂへの、誤った信号伝達を確実に阻止することができる。

（入力インタフェースならびに内部ロジックの双方にノイズキャンセラを設ける例）
図１３は、本発明の誤動作防止回路の搭載形態の他の例（入力インタフェースならびに内部ロジックの双方にノイズキャンセラを設ける例）を示すブロック図である。なお、図９において、前掲の図面と共通する部分には同じ参照符号を付してある。

図示されるように、電源セル５０２は、第１の高レベル側電源電圧（ＨＶＤＤ）を供給するための電源セルであり、電源ノイズ検出回路２００ａを搭載している。また、Ｉ／Ｏセル５０６ａは、ノイズキャンセラ３００ａを搭載している。電源ノイズ検出回路２００ａは、電源ノイズを検出すると、Ｉ／Ｏセル内のノイズキャンセラ３００ａを動作させて、Ｉ／Ｏセル５０６ａから内部ロジック１１０ｃへのノイズ伝達を阻止する。

また、電源セル６０２ａは、電源ノイズ検出回路２００ｂを内蔵している。ノイズキャンセラ３００ｂは、内部ロジック１１０ａと内部ロジック１１０ｂとの間に設けられている。電源セル６０２ａ，６０２ｂは各々、内部ロジック１１０ａ，１１０ｂに第２の高レベル側電源電圧（ＬＶＤＤ）を供給する。電源ノイズ検出回路２００ｂは、電源ノイズを検出すると、ノイズキャンセラ３００ｂを動作させて、内部ロジック１１０ａから内部ロジック１１０ｂへのノイズ伝達を阻止する。

（第４の実施形態）
本実施形態では、本発明の半導体集積回路装置を搭載した電子機器の例について説明する。この電子機器は、超小型軽量であるにもかかわらず、操作者（ユーザ）によるＥＳＤパルス（静電気放電パルス）の入力によって誤動作することがなく、ＥＳＤに対する信頼性が保障されることになる。

図１４（ａ）〜（ｃ）は各々、本発明の誤動作防止回路を搭載した電子機器の例の外観を示す図である。
図１４（ａ）は、電子機器の１つである携帯電話９５０の外観図の例を示している。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、電話番号や名前やアイコンなどを表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。

また、図１４（ｂ）は、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示している。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、ゲーム画像を表示する画像出力部９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。

また、図１４（ｃ）は、電子機器の１つである携帯用情報機器（ＰＤＡ）９７０の外観図の例を示している。この携帯用情報機器（ＰＤＡ）９７０は、入力部として機能するキーボード９７２や、文字、数字、グラフィックなどを表示する画像出力部９７４、音出力部９７６を備える。

なお、図１４（ａ）、（ｂ）、（ｃ）に示すもの以外にも、本発明を適用することが可能である。例えば、パーソナルコンピュータ、ページャー、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置等の電子機器にも、本発明を適用することが可能である。

以上説明したように、本発明の実施形態によれば、以下の主要な効果を得ることができる。
（１）電源ノイズ検出回路を電源セルに設け、電源ノイズが検出されると、Ｉ／Ｏセル等に設けられたノイズキャンセル回路によって信号伝達を遮断することから、電源ノイズの継続時間に関係なく、誤った信号伝達を確実に阻止することができる。
（２）一つの電源ノイズ検出回路を、複数のノイズキャンセル回路に対して共通に使用することによって、電源ノイズ検出回路を効率的に活用することができる。
（３）電源ノイズ検出回路を複数の電源セルの各々に設け、各電源ノイズ検出回路から、近傍に配置されているＩ／Ｏセルに電源ノイズ検出信号を供給することによって、電源ノイズ検出信号の伝達遅延が生じにくくなり、高速な信号遮断が実現される。また、電源ノイズ検出信号を伝達するための配線を長く引き回す必要もない。
（４）簡素化された回路構成とすることによって、本発明を適用した場合でも、電源セルやＩ／Ｏセルのサイズを大型化させずにすみ、これによって、電源セルとＩ／Ｏセルの高さを揃えることもできる。
（５）また、高レベル側の電源に重畳される正極性／負極性の電源ノイズ、低レベル側の電源に重畳される正極性の電源ノイズのいずれにも対応可能とすることによって、電源ノイズに起因する回路の誤動作を確実に防止することができる。
（６）また、電源ノイズ検出信号の生成に際して、第１エッジ／第２エッジのタイミング制御を行い、特に、ノイズキャンセル回路への入力信号の遅延と組み合わせることによって、電源ノイズに起因する誤った信号（ノイズ）の伝達を、より確実に防止することができる。
（７）ノイズキャンセル回路を保持回路（スルーラッチ）で構成することによって、簡単な回路によってノイズを除去できる。
（８）また、高レベル側電源電圧に正極性パルスが重畳されたノイズを検出する方式として、ゲート接地のスイッチングトランジスタを使用し、ソース電位とゲート電位の比較によってスイッチングトランジスタを高速にオンさせ、オプルダウン抵抗により形成される放電経路に電源ノイズをすみやかに放電させると共に、プルダウン抵抗の一端の電位上昇を論理ゲートによって検出することによって電源ノイズを検出する方式を採用することによって、簡素化された構成によって、回路を破壊から守りつつ、高速かつ効率的に電源ノイズを検出することができる。
（９）また、フローティング方式のスイッチングトランジスタとすると共に、ゲート直下の基板電位を常に安定化させる（最適化する）ことによって、電源ノイズの入力の際に、他の回路に悪影響を与えることがなく、安心して本発明の誤動作防止回路を利用することができる。
（１０）本発明によって、半導体集積回路装置ならびに電子機器の、電源ノイズに起因する誤動作を確実に防止することができ、その信頼性が向上する。

本発明は、特に、集積度が高い半導体集積回路装置（例えば、高電圧で動作するインタフェースと、低電圧で動作する高速のロジック回路を備えるＡＳＩＣ）として有用である。また、近年、特に重視される傾向にある、半導体集積回路装置（ＬＳＩ、ハイブリッドＩＣを含む）のＥＳＤイミュニティ（静電気放電耐性）の向上に有効である。

本発明の半導体集積回路装置に搭載される、電源ノイズに起因する誤動作を防止するための回路の構成を説明するためのブロック図である。 図１に示される、誤動作を防止するための回路の具体的な回路構成例を示す回路図である。 図２に示される誤動作を防止するための回路の、さらに具体的な回路構成例を示す回路図である。 （ａ）〜（ｃ）は、ノイズ検知手段としてのスイッチングトランジスタの具体的な構成と特徴的な動作を説明するための図である。 （ａ）〜（ｃ）は、ノイズキャンセラ３００として機能する保持回路３０２の具体的な回路構成とその動作を説明するための図である。 （ａ）〜（ｃ）は、図３に示されるタイミング回路の動作とその効果を説明するための回路図である。 誤動作防止回路の搭載形態の一例（入力インタフェース回路から内部回路へのノイズ伝達を防止する例）を示すブロック図である。 誤動作防止回路の搭載形態の他の例（内部ロジックから内部ロジックへのノイズ伝達を防止する例）を示すブロック図である。 本発明の半導体集積回路装置で採用する、電源セルとＩ／Ｏセルの概略構成例を示す図であり、（ａ）はＩ／Ｏセルの概略構成例を示し図であり、（ｂ）は電源セルの概略構成例を示す図である。 一つの電源ノイズ検出回路を複数のノイズキャンセラで共用する場合のレイアウト例を示す図である。 複数の電源セルの各々が、近傍のＩ／Ｏセルに電源ノイズ検出信号を供給するレイアウト例を示す図である。 同電位の電源電圧で動作するコア回路内にノイズキャンセラを配置したレイアウト例を示す図である。 入力インタフェースならびに内部ロジックの双方にノイズキャンセラを設けるレイアウト例を示す図である。 （ａ）〜（ｃ）は各々、本発明の誤動作防止回路を搭載した電子機器の例の外観を示す図である。 ＥＳＤイミュニティテストの一例を説明するための図である。 別電源で動作する２つの回路ブロックにおいて、電源ノイズによって生じる回路の誤動作について説明するための回路図である。 図１６に示される回路系において、電源ノイズにより誤動作が生じる様子を示すタイミング図である。

符号の説明

１００ 第１の回路（回路ブロックＡ）、１１０ 第２の回路（回路ブロックＢ）、
２００ 電源ノイズ検出回路、２０２ 降圧回路、
２０４ 正極性電源ノイズの検出手段、２０６ プルダウン素子、
２０８ 電源ノイズを検知するためのインバータ、２１２ ゲート回路、
２５０ タイミング回路、２５２ タイミング回路、
３００ ノイズキャンセラ（ノイズ検出回路）、３０２ 保持回路、
５０２，５０４ 電源セル、５０６ Ｉ／Ｏセル

Claims (12)

1. 電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を有する電源セルと、
   前記電源セルから供給される前記電源電圧によって動作すると共に、半導体集積回路装置の入力端子に接続されるインターフェース回路と、前記電源ノイズ検出信号に基づいて、前記インターフェース回路の出力信号の誤信号が内部ロジック回路に伝達されるのを阻止するノイズキャンセル回路と、を有する、少なくとも一つのＩ／Ｏセルと、
   前記電源ノイズ検出信号を、前記電源セルから前記Ｉ／Ｏセルに伝達する配線と、
   を有し、
   前記ノイズキャンセル回路は、
   前記電源ノイズ検出信号が非アクティブ状態である期間では、前記インターフェース回路の前記出力信号をそのまま前記内部ロジック回路に出力し、前記電源ノイズ検出信号がアクティブ状態である期間では、保持されている直前の出力信号を前記内部ロジック回路に出力する保持回路を有することを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置であって、
   一つの前記電源セルからの前記電源ノイズ検出信号が、共通の前記配線を経由して、複数の前記Ｉ／Ｏセルに伝達されることを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置であって、
   複数の前記電源セルが配置され、各々の電源セルから出力される前記電源ノイズ検出信号は、その電源セルの近傍に配置された前記Ｉ／Ｏセルに伝達されることを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置であって、
   前記電源セルと前記Ｉ／Ｏセルの高さが、揃えられていることを特徴とする半導体集積回路装置。
5. 請求項１記載の半導体集積回路装置であって、
   前記電源ノイズ検出回路は、高レベル側電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側電源電圧に重畳される正極性の電源ノイズの、少なくとも一つを検出することを特徴とする半導体集積回路装置。
6. 請求項１記載の半導体集積回路装置であって、
   前記電源ノイズ検出回路は、高レベル側電源電圧に重畳される、正極性および負極性の電源ノイズ、ならびに、低レベル側電源電圧に重畳される正極性の電源ノイズの、すべてを検出することを特徴とする半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置であって、
   前記電源ノイズ検出回路は、前記高レベル側電源電圧に重畳される前記正極性の電源ノイズを検出するために、
   ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、前記電源ノイズが重畳されることによってその入力電圧が上昇したときにオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、
   このスイッチングトランジスタの前記他端に一端が接続され、他端が接地されたプルダウン素子と、
   前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、を有することを特徴とする半導体集積回路装置。
8. 請求項７記載の半導体集積回路装置であって、
   前記スイッチングトランジスタは、前記ゲートの直下の半導体基板の電位が固定されないフローティング電位方式のＭＯＳトランジスタであり、かつ、前記スイッチングトランジスタがオン状態にあるとき、および、オフ状態にあるときの双方において、前記ゲート直下の半導体基板の電位を所定電位に調整するための電位調整回路を具備し、
   前記電位調整回路は、前記スイッチングトランジスタがオフ状態のときは、前記ゲート直下の半導体基板が所定電位に維持されるように調整し、また、前記スイッチングトランジスタがオン状態のときは、前記スイッチングトランジスタの前記一端と前記半導体基板とを同電位とする、ことを特徴とする半導体集積回路装置。
9. 請求項１記載の半導体集積回路装置であって、
   前記電源ノイズ検出回路は、さらに、前記電源ノイズ検出信号のタイミングを調整するためのタイミング調整回路を有し、
   このタイミング調整回路は、
   前記電源ノイズの検出タイミングに対応するタイミングで前記電源ノイズ検出信号をアクティブ状態とすると共に、その後、電源ノイズが検出されない状態となったタイミングから第１の遅延時間だけ遅延して、アクティブ状態の前記電源ノイズ検出信号を非アクティブ状態に移行させることを特徴とする半導体集積回路装置。
10. 請求項９記載の半導体集積回路装置であって、
    前記ノイズキャンセル回路の入力信号に対して第２の遅延時間の遅延を与えるタイミング回路を有し、
    前記第２の遅延時間は、前記アクティブ状態の前記電源ノイズ検出信号を非アクティブ状態に移行させる際に前記タイミング調整回路が与える前記第１の遅延時間よりも短く設定されることを特徴とする半導体集積回路装置。
11. 電源電圧に重畳される電源ノイズを検出して電源ノイズ検出信号を出力する電源ノイズ検出回路を有する電源セルと、
    前記電源セルから供給される前記電源電圧によって動作する第１の内部回路と、前記第１の内部回路とは別電源で動作する第２の内部回路と、前記電源ノイズ検出信号に基づいて、前記電源ノイズに起因する、前記第１の内部回路の出力信号の誤信号が前記第２の内部回路に伝達されるのを阻止するノイズキャンセル回路と、を備えるコア回路と、
    前記電源ノイズ検出信号を、前記電源セルから、前記コア回路内の前記ノイズキャンセル回路に伝達するための配線とを有し、
    前記ノイズキャンセル回路は、
    前記電源ノイズ検出信号が非アクティブ状態である期間では、前記第１の内部回路の前記出力信号をそのまま前記第２の内部回路に出力し、前記電源ノイズ検出信号がアクティブ状態である期間では、保持されている直前の出力信号を前記第２の内部回路に出力する保持回路を有し、
    前記電源ノイズ検出回路は、
    高レベル側電源電圧に重畳される正極性の電源ノイズを検出するために、
    ゲートに所定電圧が印加され、一端に、前記高レベル側電源電圧を降圧して得られる電圧が入力され、前記電源ノイズが重畳されることによってその入力電圧が上昇したときにオンして、前記電源ノイズが重畳された前記入力電圧を他端から出力するスイッチングトランジスタと、
    このスイッチングトランジスタの前記他端に一端が接続され、他端が接地されたプルダウン素子と、
    前記スイッチングトランジスタの他端と前記プルダウン素子との共通接続点に一端が接続された論理ゲートと、
    を有することを特徴とする半導体集積回路装置。
12. 請求項１〜請求項１１のいずれか記載の半導体集積回路装置を搭載する電子機器。

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