JPH1051295A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1051295A JPH1051295A JP8204974A JP20497496A JPH1051295A JP H1051295 A JPH1051295 A JP H1051295A JP 8204974 A JP8204974 A JP 8204974A JP 20497496 A JP20497496 A JP 20497496A JP H1051295 A JPH1051295 A JP H1051295A
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Abstract
(57)【要約】
【課題】 Ｎビット出力回路におけるアクティブ出力回
路の動作によって生ずる電源変動によってスタティック
出力回路の出力が変化することを防止する。 【解決手段】 回路の電源変動を検知して、この期間中
スタティック出力回路のトランジスタの動作を強制的に
制御して出力電圧の変動を抑制する。
路の動作によって生ずる電源変動によってスタティック
出力回路の出力が変化することを防止する。 【解決手段】 回路の電源変動を検知して、この期間中
スタティック出力回路のトランジスタの動作を強制的に
制御して出力電圧の変動を抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ、Ｂｉ−
ＣＭＯＳデバイスで構成される半導体装置に関し、特
に、ＣＰＵ等の特定の機能を担う装置と信号バスとのイ
ンタフェースを行う出力回路を備える半導体装置に関す
る。
ＣＭＯＳデバイスで構成される半導体装置に関し、特
に、ＣＰＵ等の特定の機能を担う装置と信号バスとのイ
ンタフェースを行う出力回路を備える半導体装置に関す
る。
【０００２】
【従来の技術】以下、図面を参照して従来の技術につい
て説明する。図５は、ＩＣパッケージ内の様子を概略的
に示しており、ＩＣチップ１がベッド２に載置されてい
る。ＩＣチップ上のパッド３とリードフレーム４とがイ
ンナーリード線５によって接続される。リードフレーム
４を介して外部電源ＶCC（以下、外部ＶCCと称する）や
入力信号がＩＣチップ１に供給され、また、ＩＣチップ
１の出力信号が外部端子に出力される。これ等の外部Ｖ
CC〜ＩＣチップバッド間には寄生インピーダンスＺが存
在する。図６は、寄生インピーダンスＺの等価回路を示
している。ＩＣチップ１内の回路には、外部ＶCCが寄生
インピーダンスを経由した内部電源電圧ＶCC（以下、内
部ＶCCと称する）が供給される。
て説明する。図５は、ＩＣパッケージ内の様子を概略的
に示しており、ＩＣチップ１がベッド２に載置されてい
る。ＩＣチップ上のパッド３とリードフレーム４とがイ
ンナーリード線５によって接続される。リードフレーム
４を介して外部電源ＶCC（以下、外部ＶCCと称する）や
入力信号がＩＣチップ１に供給され、また、ＩＣチップ
１の出力信号が外部端子に出力される。これ等の外部Ｖ
CC〜ＩＣチップバッド間には寄生インピーダンスＺが存
在する。図６は、寄生インピーダンスＺの等価回路を示
している。ＩＣチップ１内の回路には、外部ＶCCが寄生
インピーダンスを経由した内部電源電圧ＶCC（以下、内
部ＶCCと称する）が供給される。
【０００３】ＩＣチップ１に形成される半導体装置が、
図７に示されるような、信号バスラインを駆動するＮビ
ット出力のドライバＩＣであるとき、上記電源ラインＶ
CCに寄生するインピーダンスＺは、以下に述べるような
不具合をもたらす。
図７に示されるような、信号バスラインを駆動するＮビ
ット出力のドライバＩＣであるとき、上記電源ラインＶ
CCに寄生するインピーダンスＺは、以下に述べるような
不具合をもたらす。
【０００４】例えば、図７において、信号源ＳＧの出力
を受けてＮ個のドライバが全て「Ｈ」を同時に出力した
場合、各ドライバの出力トランジスタのスイッチング動
作によって、図８（ａ）及び同（ｂ）に示すように、電
流ＩCCが流れ、ドライバ出力Ｖ0 は「Ｈ」レベルに立ち
上がる。このとき、電流ＩCCと寄生インピーダンスＺの
影響によって同（ａ）に示すように内部ＶCCは脈動し、
いわゆる内部電源のバウンス・ノイズが発生する。
を受けてＮ個のドライバが全て「Ｈ」を同時に出力した
場合、各ドライバの出力トランジスタのスイッチング動
作によって、図８（ａ）及び同（ｂ）に示すように、電
流ＩCCが流れ、ドライバ出力Ｖ0 は「Ｈ」レベルに立ち
上がる。このとき、電流ＩCCと寄生インピーダンスＺの
影響によって同（ａ）に示すように内部ＶCCは脈動し、
いわゆる内部電源のバウンス・ノイズが発生する。
【０００５】このバウンス・ノイズは固定した出力を発
生しているドライバＮ＋１の電源電圧を変動するため、
その出力に悪影響を及ぼす。
生しているドライバＮ＋１の電源電圧を変動するため、
その出力に悪影響を及ぼす。
【０００６】図９及び図１０は、この影響をより具体的
に説明せんとするものである。図９において図７と対応
する部分には同一符号を付し、かかる部分の説明は省略
する。
に説明せんとするものである。図９において図７と対応
する部分には同一符号を付し、かかる部分の説明は省略
する。
【０００７】固定した出力（静止ビット）を発生するＮ
＋１番目のドライバ（静止ビットプルダウン回路）は、
ＣＭＯＳインバータＬＧ１及びＬＧ２、ＰＭＯＳトラン
ジスタＰ１、ツェナーダイオードＤ１、バイポーラＮＰ
ＮトランジスタＱ１及びＱ２、抵抗Ｒ１によって構成さ
れる。
＋１番目のドライバ（静止ビットプルダウン回路）は、
ＣＭＯＳインバータＬＧ１及びＬＧ２、ＰＭＯＳトラン
ジスタＰ１、ツェナーダイオードＤ１、バイポーラＮＰ
ＮトランジスタＱ１及びＱ２、抵抗Ｒ１によって構成さ
れる。
【０００８】かかる構成において、インバータＬＧ１に
「Ｌ」が入力される場合は、インバータＬＧ１の出力は
「Ｈ」、インバータＬＧ２の出力は「Ｌ」、ＰＭＯＳト
ランジスタＰ１は導通する。また、ダーリントン接続さ
れたトランジスタＱ１及びＱ２も導通する。これによっ
て出力端ＯＵＴには、略内部ＶCCが導出されるので、出
力端ＯＵＴは「Ｈ」となる。ツェナーダイオードＤ１
は、出力端ＯＵＴに内部ＶCCよりも高い電圧が印加され
た場合に、トランジスタＰ１のバックゲートを介して出
力端ＯＵＴから内部ＶCC電流が流入するのを防止してい
る。
「Ｌ」が入力される場合は、インバータＬＧ１の出力は
「Ｈ」、インバータＬＧ２の出力は「Ｌ」、ＰＭＯＳト
ランジスタＰ１は導通する。また、ダーリントン接続さ
れたトランジスタＱ１及びＱ２も導通する。これによっ
て出力端ＯＵＴには、略内部ＶCCが導出されるので、出
力端ＯＵＴは「Ｈ」となる。ツェナーダイオードＤ１
は、出力端ＯＵＴに内部ＶCCよりも高い電圧が印加され
た場合に、トランジスタＰ１のバックゲートを介して出
力端ＯＵＴから内部ＶCC電流が流入するのを防止してい
る。
【０００９】図１０（ａ）は、上記構成において、内部
ＶCCが前述したバウンスにより変動したときの出力電圧
Ｖ0 及びトランジスタＰ１のバックゲート電圧ＶBGの状
態を示している。また、図１０（ｂ）は、トランジスタ
Ｐ１のゲートバイアス電圧の変動を示している。
ＶCCが前述したバウンスにより変動したときの出力電圧
Ｖ0 及びトランジスタＰ１のバックゲート電圧ＶBGの状
態を示している。また、図１０（ｂ）は、トランジスタ
Ｐ１のゲートバイアス電圧の変動を示している。
【００１０】図１０より、上記構成では「Ｈ」を継続す
べき出力端ＯＵＴの電圧Ｖ0 が「Ｌ」レベルにまで短時
間ではあるが低下することが判る。これは、デジタル回
路の誤動作の原因となり好ましくない。
べき出力端ＯＵＴの電圧Ｖ0 が「Ｌ」レベルにまで短時
間ではあるが低下することが判る。これは、デジタル回
路の誤動作の原因となり好ましくない。
【００１１】図１１は、このようなアクティブ回路（ド
ライバ１〜Ｎ）の動作に伴う電源電圧のバウンスの影響
を抑制するようにした出力回路の例であり、米国特許第
４，９６１，０１０号として提案されたものである。こ
の出力回路では、スイッチング誘導ノイズを減ずるため
に、ＣＭＯＳトランジスタ出力回路を２段に構成する。
そして、前段のＣＭＯＳ出力回路と後段のＣＭＯＳ出力
回路の動作時点を遅延回路Δｔによってずらす。
ライバ１〜Ｎ）の動作に伴う電源電圧のバウンスの影響
を抑制するようにした出力回路の例であり、米国特許第
４，９６１，０１０号として提案されたものである。こ
の出力回路では、スイッチング誘導ノイズを減ずるため
に、ＣＭＯＳトランジスタ出力回路を２段に構成する。
そして、前段のＣＭＯＳ出力回路と後段のＣＭＯＳ出力
回路の動作時点を遅延回路Δｔによってずらす。
【００１２】図１２（ｂ）に示すように、出力回路の出
力が「Ｌ」から「Ｈ」に遷移するとき、前段出力回路に
よって供給電流Ｉ1 が供給され、続いて後段出力回路に
よって供給電流Ｉ2 が供給される。この結果、負荷に供
給される電流Ｉ3 （＝Ｉ1 ＋Ｉ2 ）は、電流値の立上り
が暫時抑制された波形となる。図１２（ａ）に示すよう
に、寄生インピーダンスによる逆起電力が減り、内部Ｖ
CCの変動（バウンス）幅は減少する。出力電圧Ｖ0 は比
較的スムースに「Ｌ」から「Ｈ」に遷移する。
力が「Ｌ」から「Ｈ」に遷移するとき、前段出力回路に
よって供給電流Ｉ1 が供給され、続いて後段出力回路に
よって供給電流Ｉ2 が供給される。この結果、負荷に供
給される電流Ｉ3 （＝Ｉ1 ＋Ｉ2 ）は、電流値の立上り
が暫時抑制された波形となる。図１２（ａ）に示すよう
に、寄生インピーダンスによる逆起電力が減り、内部Ｖ
CCの変動（バウンス）幅は減少する。出力電圧Ｖ0 は比
較的スムースに「Ｌ」から「Ｈ」に遷移する。
【００１３】
【発明が解決しようとする課題】図１１に示す出力回路
では、内部ＶCCの電圧バウンスに起因するノイズの量を
コントロールする。ＶCCバウンスΔＶは、ＶCCラインの
インダクタンスによって発生し、その量はΔＶ＝−Ｌ
（ｄｉ／ｄｔ）で定まる。上記出力回路は、いわば、
（ｄｉ／ｄｔ）を制御（抑制）している。
では、内部ＶCCの電圧バウンスに起因するノイズの量を
コントロールする。ＶCCバウンスΔＶは、ＶCCラインの
インダクタンスによって発生し、その量はΔＶ＝−Ｌ
（ｄｉ／ｄｔ）で定まる。上記出力回路は、いわば、
（ｄｉ／ｄｔ）を制御（抑制）している。
【００１４】しかしながら、出力電流の傾斜（ｄｉ／ｄ
ｔ）を抑制することは、出力端の負荷の入力容量ＣL を
考慮するとスイッチングスピードｔｐｄ（０Ｖから（１
／２）Ｖ0 に至るまでに要する時間）の高速化にとって
好ましくない。すなわち、負荷ＣL の充電はＱ＝ＣＶ、
Ｑ＝ｉｔより、
ｔ）を抑制することは、出力端の負荷の入力容量ＣL を
考慮するとスイッチングスピードｔｐｄ（０Ｖから（１
／２）Ｖ0 に至るまでに要する時間）の高速化にとって
好ましくない。すなわち、負荷ＣL の充電はＱ＝ＣＶ、
Ｑ＝ｉｔより、
【数１】 で定まるスイッチングスピードとなる。変化分ΔＶを小
さくすることは、（ｄｉ／ｄｔ）を小さくすることであ
り、出力電圧ｖは小さい値となる。
さくすることは、（ｄｉ／ｄｔ）を小さくすることであ
り、出力電圧ｖは小さい値となる。
【００１５】その他のＶCCバウンス対策としては、上述
した変動分ΔＶの発生原因であるインダクタンスＬの値
を小さくすることが考えられる。これは、ＩＣパッケー
ジとリードフレームの使用を制約する。
した変動分ΔＶの発生原因であるインダクタンスＬの値
を小さくすることが考えられる。これは、ＩＣパッケー
ジとリードフレームの使用を制約する。
【００１６】他の手段として、電源ＶCCの供給経路を複
数設け、ダイナミックにスイッチング（出力変化）する
素子とスタティック（出力固定）に動作する素子に個別
に電源を供給し、ダイナミック回路側で発生する電源ノ
イズ成分がスタティック回路側に影響しないようにする
方法がある。この場合には、ＩＣチップ表面に複数のＶ
CCラインを配線する。また、電源ＶCCや接地ＧＮＤのよ
うにある種の共通ラインは、インピーダンス（特に、抵
抗Ｒ成分）を小さくするため、配線の面積は大きくな
り、ＩＣチップレイアウトの増大、レイアウト設計困難
をもたらす。
数設け、ダイナミックにスイッチング（出力変化）する
素子とスタティック（出力固定）に動作する素子に個別
に電源を供給し、ダイナミック回路側で発生する電源ノ
イズ成分がスタティック回路側に影響しないようにする
方法がある。この場合には、ＩＣチップ表面に複数のＶ
CCラインを配線する。また、電源ＶCCや接地ＧＮＤのよ
うにある種の共通ラインは、インピーダンス（特に、抵
抗Ｒ成分）を小さくするため、配線の面積は大きくな
り、ＩＣチップレイアウトの増大、レイアウト設計困難
をもたらす。
【００１７】よって、本発明は、電源電圧ＶCCにアクテ
ィブ回路の動作によって生ずる変動がスタティック回路
の出力に影響を及ぼさず、かつ、アクティブ回路の動作
速度の低下を生じない半導体装置を提供することを目的
とする。
ィブ回路の動作によって生ずる変動がスタティック回路
の出力に影響を及ぼさず、かつ、アクティブ回路の動作
速度の低下を生じない半導体装置を提供することを目的
とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、少なくとも第１及び第２の電源
供給線（内部ＶCC１、内部ＶCC２）によって回路電源を
供給する電源供給手段（ＶCC）と、第１の電源供給線
（ＶCC１）によって電源供給を受けて、供給される第１
の制御信号（制御信号）に応じて動作するダイナミック
動作用の第１の出力段（１４）と、第１の電源供給線
（ＶCC１）によって電源供給を受けて、供給される第２
の制御信号（１１の出力）に応じて動作するスタティッ
ク動作用の第２の出力段（Ｐ１）と、第１の電源供給線
（ＶCC１）のノイズ（ＶCCバウンス）を検知し、このノ
イズの存在中第２の電源供給線（ＶCC２）から第２の出
力段（Ｐ１）に電源を供給して第２の出力段の動作を制
御するノイズ検知制御手段（１２）と、を備える。
本発明の半導体装置は、少なくとも第１及び第２の電源
供給線（内部ＶCC１、内部ＶCC２）によって回路電源を
供給する電源供給手段（ＶCC）と、第１の電源供給線
（ＶCC１）によって電源供給を受けて、供給される第１
の制御信号（制御信号）に応じて動作するダイナミック
動作用の第１の出力段（１４）と、第１の電源供給線
（ＶCC１）によって電源供給を受けて、供給される第２
の制御信号（１１の出力）に応じて動作するスタティッ
ク動作用の第２の出力段（Ｐ１）と、第１の電源供給線
（ＶCC１）のノイズ（ＶCCバウンス）を検知し、このノ
イズの存在中第２の電源供給線（ＶCC２）から第２の出
力段（Ｐ１）に電源を供給して第２の出力段の動作を制
御するノイズ検知制御手段（１２）と、を備える。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明の半導体装
置の概略構成を示しており、論理回路１１、ＶCCノイズ
検知制御部１２、逆流阻止部１３、ダイナミック動作部
１４、スタティック動作部に相当するＰＭＯＳトランジ
スタＰ１、によって構成されている。また、外部電源Ｖ
CCと内部ＶCCとの間に存在する寄生インピーダンスのイ
ンダクタンス成分がＬ１〜Ｌ３として示されている。こ
こで、インダクタンスＬは、Ｌ１<<Ｌ２<<Ｌ３とするの
が望ましい。
て図面を参照して説明する。図１は、本発明の半導体装
置の概略構成を示しており、論理回路１１、ＶCCノイズ
検知制御部１２、逆流阻止部１３、ダイナミック動作部
１４、スタティック動作部に相当するＰＭＯＳトランジ
スタＰ１、によって構成されている。また、外部電源Ｖ
CCと内部ＶCCとの間に存在する寄生インピーダンスのイ
ンダクタンス成分がＬ１〜Ｌ３として示されている。こ
こで、インダクタンスＬは、Ｌ１<<Ｌ２<<Ｌ３とするの
が望ましい。
【００２０】まず、論理回路１１はその入力に応じた出
力を発生し、例えば「Ｌ」出力をＰＭＯＳトランジスタ
Ｐ１のゲートに与える。トランジスタＰ１は内部ＶCCと
出力端ＯＵＴ間に夫々ソース及びドレインが接続され
る。また、内部ＶCCと出力端ＯＵＴとの間にダイナミッ
ク動作部１４が接続される。ダイナミック動作部１４
は、供給される制御信号に応じてオン・オフ動作し、出
力端ＯＵＴに出力を発生する。トランジスタＰ１のバッ
クゲートと内部ＶCC間に設けられる逆流阻止部１３は、
出力端ＯＵＴが高電位の場合にトランジスタＰ１に生じ
る寄生ダイオードによって出力端ＯＵＴから内部ＶCCへ
の逆流を阻止する。ＶCCノイズ検知制御部１２は、イン
ダクタンスＬ３を介する内部ＶCCとインダクタンスＬ２
を介する内部ＶCCとの電圧差を検出する。ノイズの検出
を可能とするためにインダクタンスＬ３>>Ｌ２とするの
が望ましい。ＶCCノイズを検知した制御部１２はトラン
ジスタＰ１をカットオフ（非導通）にし、出力端ＯＵＴ
にＶCCノイズが出力されるのを防止する。
力を発生し、例えば「Ｌ」出力をＰＭＯＳトランジスタ
Ｐ１のゲートに与える。トランジスタＰ１は内部ＶCCと
出力端ＯＵＴ間に夫々ソース及びドレインが接続され
る。また、内部ＶCCと出力端ＯＵＴとの間にダイナミッ
ク動作部１４が接続される。ダイナミック動作部１４
は、供給される制御信号に応じてオン・オフ動作し、出
力端ＯＵＴに出力を発生する。トランジスタＰ１のバッ
クゲートと内部ＶCC間に設けられる逆流阻止部１３は、
出力端ＯＵＴが高電位の場合にトランジスタＰ１に生じ
る寄生ダイオードによって出力端ＯＵＴから内部ＶCCへ
の逆流を阻止する。ＶCCノイズ検知制御部１２は、イン
ダクタンスＬ３を介する内部ＶCCとインダクタンスＬ２
を介する内部ＶCCとの電圧差を検出する。ノイズの検出
を可能とするためにインダクタンスＬ３>>Ｌ２とするの
が望ましい。ＶCCノイズを検知した制御部１２はトラン
ジスタＰ１をカットオフ（非導通）にし、出力端ＯＵＴ
にＶCCノイズが出力されるのを防止する。
【００２１】図２は、図１のブロック図に示された出力
回路の具体的な構成例を図９に示されるＮ＋１番目のプ
ルダウン回路に対応して示している。このため、ダイナ
ミック動作制御部１４への制御信号は論理回路ＬＧ１の
出力が与えられている。
回路の具体的な構成例を図９に示されるＮ＋１番目のプ
ルダウン回路に対応して示している。このため、ダイナ
ミック動作制御部１４への制御信号は論理回路ＬＧ１の
出力が与えられている。
【００２２】同図において、ＣＭＯＳインバータＬＧ１
及びＬＧ２によって論理回路１１が形成される。インバ
ータＬＧはＰＭＯＳトランジスタＰ２及びＮＭＯＳトラ
ンジスタＮ１によって形成される。後述する、内部ＶCC
２から内部ＶCC１に電流が流れる経路の形成を阻止する
ためにツェナーダイオードＤ２がトランジスタＰ２と内
部ＶCC１間に接続される。ＶCCノイズ検知制御部１２
は、ＰＭＯＳトランジスタＰ３及びＮＰＮトランジスタ
Ｑ３によって形成される。トランジスタＰ３のソース及
びバックゲートは、インダクタンスＬ２を介した内部Ｖ
CC２に接続され、ゲートは内部ＶCC１に接続される。ト
ランジスタＱ３のコレクタは内部ＶCC２に、エミッタは
トランジスタＰ１のゲートに、ベースはトランジスタＰ
３のドレインに接続される。トランジスタＰ３は（内部
ＶCC２−内部ＶCC１）がその閾値Ｖｔｈｐ３を超えると
導通し、トランジスタＱ３を導通させる。これによっ
て、トランジスタＰ１のゲート電位は、内部ＶCC２−Ｖ
CEＱ３となる。ここにＶCEＱ３はトランジスタＱ３のコ
レクタ・エミッタ間電圧降下である。内部ＶCC１−（Ｖ
CC２−ＶCCＱ３）＜｜ＶｔｈＰ１｜とすることにより、
トランジスタＰ１をカットオフとすることができる。こ
れによって、ＶCCノイズが生じた際に出力端の電圧Ｖ0
がＶCC１に追従して変動することを防止できる。ここに
ＶｔｈＰ１はトランジスタＰ１の閾値である。逆流阻止
部１３は、ツェナーダイオードＤ１によって形成され、
トランジスタＰ１のドレイン・バックゲート間に生じる
順方向の寄生ダイオードによる電流経路を阻止する。ダ
イナミック動作部１４は、ダーリントン接続されたＮＰ
ＮトランジスタＱ１及びＱ２、抵抗Ｒによって形成され
る。
及びＬＧ２によって論理回路１１が形成される。インバ
ータＬＧはＰＭＯＳトランジスタＰ２及びＮＭＯＳトラ
ンジスタＮ１によって形成される。後述する、内部ＶCC
２から内部ＶCC１に電流が流れる経路の形成を阻止する
ためにツェナーダイオードＤ２がトランジスタＰ２と内
部ＶCC１間に接続される。ＶCCノイズ検知制御部１２
は、ＰＭＯＳトランジスタＰ３及びＮＰＮトランジスタ
Ｑ３によって形成される。トランジスタＰ３のソース及
びバックゲートは、インダクタンスＬ２を介した内部Ｖ
CC２に接続され、ゲートは内部ＶCC１に接続される。ト
ランジスタＱ３のコレクタは内部ＶCC２に、エミッタは
トランジスタＰ１のゲートに、ベースはトランジスタＰ
３のドレインに接続される。トランジスタＰ３は（内部
ＶCC２−内部ＶCC１）がその閾値Ｖｔｈｐ３を超えると
導通し、トランジスタＱ３を導通させる。これによっ
て、トランジスタＰ１のゲート電位は、内部ＶCC２−Ｖ
CEＱ３となる。ここにＶCEＱ３はトランジスタＱ３のコ
レクタ・エミッタ間電圧降下である。内部ＶCC１−（Ｖ
CC２−ＶCCＱ３）＜｜ＶｔｈＰ１｜とすることにより、
トランジスタＰ１をカットオフとすることができる。こ
れによって、ＶCCノイズが生じた際に出力端の電圧Ｖ0
がＶCC１に追従して変動することを防止できる。ここに
ＶｔｈＰ１はトランジスタＰ１の閾値である。逆流阻止
部１３は、ツェナーダイオードＤ１によって形成され、
トランジスタＰ１のドレイン・バックゲート間に生じる
順方向の寄生ダイオードによる電流経路を阻止する。ダ
イナミック動作部１４は、ダーリントン接続されたＮＰ
ＮトランジスタＱ１及びＱ２、抵抗Ｒによって形成され
る。
【００２３】上記回路の動作について図３（ａ）及び同
（ｂ）を参照して説明する。図２に示される回路は、図
９に示されるＮ＋１番目の出力回路に対応しているもの
とする。１〜Ｎ番の出力回路の動作によってＶCCバウン
スが同様に発生する。インダクタンスＬ２<<Ｌ３より内
部ＶCC２よりも内部ＶCC１の方により大きい逆電力が発
生する。トランジスタＰ３のソース・ゲート間電圧がト
ランジスタＰ３の閾値Ｖｔｈｐ３以上になると、トラン
ジスタＰ３は導通する。トランジスタＱ３を介してトラ
ンジスタＰ１のゲートに電圧（内部ＶCC２−ＶCEＱ３）
を印加する。内部ＶCC１−（ＶCC２−ＶCCＱ３）＜｜Ｖ
ｔｈＰ１｜に設定することによって、ＶCCバウンスが発
生したときトランジスタＰ１が強制的に非導通とされ
る。
（ｂ）を参照して説明する。図２に示される回路は、図
９に示されるＮ＋１番目の出力回路に対応しているもの
とする。１〜Ｎ番の出力回路の動作によってＶCCバウン
スが同様に発生する。インダクタンスＬ２<<Ｌ３より内
部ＶCC２よりも内部ＶCC１の方により大きい逆電力が発
生する。トランジスタＰ３のソース・ゲート間電圧がト
ランジスタＰ３の閾値Ｖｔｈｐ３以上になると、トラン
ジスタＰ３は導通する。トランジスタＱ３を介してトラ
ンジスタＰ１のゲートに電圧（内部ＶCC２−ＶCEＱ３）
を印加する。内部ＶCC１−（ＶCC２−ＶCCＱ３）＜｜Ｖ
ｔｈＰ１｜に設定することによって、ＶCCバウンスが発
生したときトランジスタＰ１が強制的に非導通とされ
る。
【００２４】図３（ｂ）は、ＶCCバウンスが発生したと
きのトランジスタＰ１のゲートバイアス電圧の変化を示
している。トランジスタＰ１がカットオフすることによ
って、同図（ａ）に示されるように、出力電圧Ｖ0 が電
源ＶCC１に追従することが阻止される。
きのトランジスタＰ１のゲートバイアス電圧の変化を示
している。トランジスタＰ１がカットオフすることによ
って、同図（ａ）に示されるように、出力電圧Ｖ0 が電
源ＶCC１に追従することが阻止される。
【００２５】前述したように、ツェナーダイオードＤ１
は、トランジスタＰ１のドレイン・バックゲートに順方
向に生じる寄生ダイオードによって形成される電流経路
を阻止するものであるが、出力電圧Ｖ0 が電源ＶCC１に
追従したときに、バックゲート効果が作用することが期
待できる。
は、トランジスタＰ１のドレイン・バックゲートに順方
向に生じる寄生ダイオードによって形成される電流経路
を阻止するものであるが、出力電圧Ｖ0 が電源ＶCC１に
追従したときに、バックゲート効果が作用することが期
待できる。
【００２６】また、ＶCCノイズ検出中（ＶCC２＞Ｖ
CC１）、トランジスタＱ３がトランジスタＰ１をカット
オフするため、トランジスタＰ１のゲート電位を上昇さ
せる。ダイオードＤ２は、ＶCC２→トランジスタＱ３→
トランジスタＰ１のゲート→トランジスタＰ２→ＶCC１
の電流経路が形成されるのを阻止する。このとき、トラ
ンジスタＮ１は前段の制御論理回路ＬＧ１の出力で制御
されている。論理回路ＬＧ１は電源ＶCC１の下降に追従
してその出力レベルも下降する。従って、トランジスタ
Ｎ１もＶCCノイズ時にオフとなり、ノイズ検知中、論理
回路（インバータ）ＬＧ２はハイ・インピーダンス状態
となる。従って、トランジスタＱ３の出力信号はトラン
ジスタＰ１のゲートに効率良く伝えられる。
CC１）、トランジスタＱ３がトランジスタＰ１をカット
オフするため、トランジスタＰ１のゲート電位を上昇さ
せる。ダイオードＤ２は、ＶCC２→トランジスタＱ３→
トランジスタＰ１のゲート→トランジスタＰ２→ＶCC１
の電流経路が形成されるのを阻止する。このとき、トラ
ンジスタＮ１は前段の制御論理回路ＬＧ１の出力で制御
されている。論理回路ＬＧ１は電源ＶCC１の下降に追従
してその出力レベルも下降する。従って、トランジスタ
Ｎ１もＶCCノイズ時にオフとなり、ノイズ検知中、論理
回路（インバータ）ＬＧ２はハイ・インピーダンス状態
となる。従って、トランジスタＱ３の出力信号はトラン
ジスタＰ１のゲートに効率良く伝えられる。
【００２７】図４は、他の実施の形態を示している。同
図において図１と対応する部分には同一符号を付し、か
かる部分の説明は省略する。
図において図１と対応する部分には同一符号を付し、か
かる部分の説明は省略する。
【００２８】この例では、ＶCCノイズ検知制御部１２は
ＰＭＯＳトランジスタＰ４によって構成される。トラン
ジスタＰ４のソースが内部ＶCC２に、ゲートが内部ＶCC
１に、ドレインがトランジスタＰ１のゲートに夫々接続
される。この例においても、インダクタンスＬ２<<Ｌ３
とするのが望ましい。ＶCCバウンスによって内部ＶCC２
と内部ＶCC１との電位差がトランジスタＰ４の閾値を超
えると、トランジスタＰ４が導通し、トランジスタＰ１
がカットオフされる。他の動作は同様であるので説明を
省略する。
ＰＭＯＳトランジスタＰ４によって構成される。トラン
ジスタＰ４のソースが内部ＶCC２に、ゲートが内部ＶCC
１に、ドレインがトランジスタＰ１のゲートに夫々接続
される。この例においても、インダクタンスＬ２<<Ｌ３
とするのが望ましい。ＶCCバウンスによって内部ＶCC２
と内部ＶCC１との電位差がトランジスタＰ４の閾値を超
えると、トランジスタＰ４が導通し、トランジスタＰ１
がカットオフされる。他の動作は同様であるので説明を
省略する。
【００２９】
【発明の効果】以上説明したように、本発明の半導体装
置においては、ＶCCバウンスが発生すると、これを検知
し、スタティック動作のトランジスタの動作を強制的に
停止するので、ＶCC変動による「Ｈ」レベルの変化を防
止することが可能となる。
置においては、ＶCCバウンスが発生すると、これを検知
し、スタティック動作のトランジスタの動作を強制的に
停止するので、ＶCC変動による「Ｈ」レベルの変化を防
止することが可能となる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】第１の実施の形態の具体的構成を示す回路図で
ある。
ある。
【図３】図３（ａ）は、図２に示す実施回路におけるＶ
CCバウンスが発生したときのトランジスタＰ１のバック
ゲート電圧ＶBG、回路出力電圧Ｖ0 （「Ｈ」レベル）の
変動を示すグラフである。図３（ｂ）は、トランジスタ
Ｐ１のゲートバイアス電圧の変化を示すグラフである。
CCバウンスが発生したときのトランジスタＰ１のバック
ゲート電圧ＶBG、回路出力電圧Ｖ0 （「Ｈ」レベル）の
変動を示すグラフである。図３（ｂ）は、トランジスタ
Ｐ１のゲートバイアス電圧の変化を示すグラフである。
【図４】第２の実施の形態を示すブロック図である。
【図５】ＩＣパッケージ内におけるＩＣチップとリード
フレームとの接続を説明する説明図である。
フレームとの接続を説明する説明図である。
【図６】電源ＶCCの供給経路に生ずる寄生インピーダン
スを説明する等価回路の回路図である。
スを説明する等価回路の回路図である。
【図７】Ｎビット出力のドライバＩＣを説明するブロッ
ク図である。
ク図である。
【図８】図７に示すドライバＩＣにおけるＶCCバウンス
の発生を説明するグラフである。
の発生を説明するグラフである。
【図９】Ｎビット出力のドライバＩＣにおける出力回路
の構成例を示す回路図である。
の構成例を示す回路図である。
【図１０】図１０（ａ）は、図９に示す出力回路におけ
るＶCCバウンスの発生とトランジスタＰ１のバックゲー
ト電圧ＶBG、回路出力電圧Ｖ0 （“Ｈ”レベル）の変動
を説明するグラフである。図１０（ｂ）は、トランジス
タＰ１のゲートバイアス電圧の変化を示すグラフであ
る。
るＶCCバウンスの発生とトランジスタＰ１のバックゲー
ト電圧ＶBG、回路出力電圧Ｖ0 （“Ｈ”レベル）の変動
を説明するグラフである。図１０（ｂ）は、トランジス
タＰ１のゲートバイアス電圧の変化を示すグラフであ
る。
【図１１】従来のスイッチング・ノイズ低減を図った出
力回路の例を示す回路図である。
力回路の例を示す回路図である。
【図１２】図１２（ａ）は、内部ＶCCの変動と回路出力
電圧Ｖ0 の関係を示すグラフである。図１２（ｂ）は、
出力電流Ｉ1 及びＩ2 を二段階に供給する動作を説明す
るグラフである。
電圧Ｖ0 の関係を示すグラフである。図１２（ｂ）は、
出力電流Ｉ1 及びＩ2 を二段階に供給する動作を説明す
るグラフである。
Ｌ１，Ｌ２，Ｌ３ インダクタンス ＬＧ１，ＬＧ２ 論理回路 Ｐ１，Ｐ２，Ｐ３，Ｐ４ ＰＭＯＳトランジスタ Ｎ１ ＮＭＯＳトランジスタ Ｑ１，Ｑ２，Ｑ３ ＮＰＮトランジスタ Ｄ１，Ｄ２ ツェナーダイオード
Claims (6)
- 【請求項１】少なくとも第１及び第２の電源供給線によ
って回路電源を供給する電源供給手段と、 第１の電源供給線によって電源供給を受けて、供給され
る第１の制御信号に応じて動作するダイナミック動作用
の第１の出力段と、 第１の電源供給線によって電源供給を受けて、供給され
る第２の制御信号に応じて動作するスタティック動作用
の第２の出力段と、 第１の電源供給線のノイズを検知し、このノイズの存在
中第２の電源供給線から電源を第２の出力段に供給して
第２の出力段の動作を制御するノイズ検知制御手段と、 を備える半導体装置。 - 【請求項２】第１の電源供給線のインダクタンス値が第
２の電源供給線のインダクタンス値よりも大きく設定さ
れる、ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】ノイズ検知制御手段が、第１及び第２の電
源供給線間の電位差に基づいてノイズ検知を行う、こと
を特徴とする請求項１または２記載の半導体装置。 - 【請求項４】ノイズ検知制御手段が、ゲートが第１の電
源供給線に、ソースが第２の電源供給線に、ドレインが
第２の出力段の入力端に、夫々接続されるトランジスタ
によって構成される、ことを特徴とする請求項１乃至３
のいずれかに記載の半導体装置。 - 【請求項５】第２の出力段がＰＭＯＳトランジスタによ
って形成される、ことを特徴とする請求項１乃至４のい
ずれかに記載の半導体装置。 - 【請求項６】第２の出力段のＰＭＯＳトランジスタのバ
ックゲートと第１の電源供給線との間に逆方向電流阻止
回路が設けられる、ことを特徴とする請求項５記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204974A JPH1051295A (ja) | 1996-08-02 | 1996-08-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8204974A JPH1051295A (ja) | 1996-08-02 | 1996-08-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1051295A true JPH1051295A (ja) | 1998-02-20 |
Family
ID=16499386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8204974A Pending JPH1051295A (ja) | 1996-08-02 | 1996-08-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1051295A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008103489A (ja) * | 2006-10-18 | 2008-05-01 | Seiko Epson Corp | 誤動作防止回路、半導体集積回路装置および電子機器 |
| US7948228B2 (en) * | 2006-09-25 | 2011-05-24 | Fujitsu Limited | Technique for measuring power source noise generated inside integrated circuit |
-
1996
- 1996-08-02 JP JP8204974A patent/JPH1051295A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7948228B2 (en) * | 2006-09-25 | 2011-05-24 | Fujitsu Limited | Technique for measuring power source noise generated inside integrated circuit |
| JP2008103489A (ja) * | 2006-10-18 | 2008-05-01 | Seiko Epson Corp | 誤動作防止回路、半導体集積回路装置および電子機器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030606 |