JP3981234B2 - マイクロコンピュータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はマイクロコンピュータに関し、詳しくは、電源端子等にノイズを受けても、所定の処理を行うセットとして停止せずに、ほぼ所望通りに機能し続けることが可能なマイクロコンピュータに関する。
【０００２】
【従来の技術】
従来のセットでは、一般的に、ノイズが進入してマイクロコンピュータが暴走すると、ウォッチドッグタイマーによりその暴走を検出し、リセットをかけて、マイクロコンピュータを正常動作に復帰させている。または、時計をリセットしたくない場合等では、リセットをかけず、マイクロコンピュータをスタンバイ状態に移行させて、ユーザのキー入力を待つ状態にしている。また、特開昭６１−６７１１９号公報に示される技術では、電源端子に進入するノイズを検出し、ノイズ検出ときには、データ等を再設定することにより、データ等がノイズで破壊された場合であっても、重大な誤動作に至ることを抑制するようにしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、ノイズ進入時には、マイクロコンピュータをリセット又はスタンバイ状態へ移行させて、所定の処理を行うセットを停止しているため、その所定の処理はノイズ進入時にそのまま停止することになる。また、また、前記公報に開示される技術では、ノイズの進入の検出時には、マイクロコンピュータの内部で既に誤動作が生じてしまっている可能性があるため、データ等を再設定しても、所定の処理の動作を正しく継続できない場合がある。従って、従来の技術では、例えば所定の処理として、設定時間までに「調理」を自動で完了するように設定されたセット等の場合には、自動で「調理」を開始させたものの、その「調理」の動作が途中で中断、又は誤動作して、正常に完了しないという問題がある。
【０００４】
本発明は斯かる課題に鑑み、その目的は、所定の処理の実行中にマイクロコンピュータの電源端子等にノイズが進入した場合であっても、その所定の処理を行うセットが停止することなく、所定の処理の動作又はこれにほぼ等しい動作を正しく継続し得るようにすることにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するため、本発明では、ノイズの進入時には、ノイズレベルの低い段階で所定の処理に必要な重要な情報をプロテクトしておき、誤動作が生じるノイズレベルに増大するとこの時点でＣＰＵを停止させて、ＣＰＵの暴走を防止する。そして、ノイズレベルが低くなれば、この段階でＣＰＵを動作させ、前記プロテクトした正しい情報を用いて所定の処理を続行することとする。
【０００６】
即ち、請求項１記載の発明のマイクロコンピュータは、ノイズレベルの低い段階で所定の処理に必要な情報をプロテクトし、ノイズレベルが前記ノイズレベルの低い段階からこの低い段階のノイズレベルよりも高いノイズレベルになるまでの間は、前記プロテクトした情報を用いてＣＰＵの動作を継続し、その後、前記高いノイズレベルになると前記ＣＰＵを停止させることを特徴とする。
【０００７】
請求項２記載の発明のマイクロコンピュータは、ＣＰＵ及び記憶手段を備えて所定の処理を行うマイクロコンピュータであって、第１検出レベル及びこの検出レベルを超える第２検出レベルを基準にノイズを検出するノイズ検出手段と、前記所定の処理の動作中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出したとき、前記所定の処理の続行に必要な重要な情報を前記記憶手段に書き換え不能に保存するプロテクト手段と、ノイズ レベルが前記第１検出レベルを越えてから前記第２検出レベルになるまでの間において前記ＣＰＵが前記プロテクト手段により書き換え不能に保存された前記所定の処理の続行に必要な重要な情報を用いて前記所定の処理の動作を継続している状況で前記ノイズ検出手段が前記第２検出レベルでノイズを検出したとき、前記ＣＰＵによる所定の処理を中断させる中断制御手段とを備えたことを特徴とする。
【０００８】
請求項３記載の発明は、前記請求項２記載のマイクロコンピュータにおいて、更に、前記所定の処理の中断中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出しなくなったとき、前記プロテクト手段で保存された重要な情報を用いて前記所定の処理の動作を続行させる復帰手段を備えたことを特徴とする。
【０００９】
請求項４記載の発明は、前記請求項２又は３記載のマイクロコンピュータにおいて、前記第１検出レベルは、所定の低位側の検出レベルと所定の高位側の検出レベルとにより構成され、前記プロテクト手段は、前記ノイズ検出手段が前記低位側の検出レベルでノイズを検出したとき、この検出時に前記ＣＰＵの状態を決定する重要な情報を前記記憶手段に書き換え不能に保存すると共に、前記ノイズ検出手段が前記高位側の検出レベルでノイズを検出したとき、前記所定の処理の状態を示す重要な情報を前記記憶手段に書き換え不能に保存し、前記復帰手段は、ノイズ検出手段が前記低位側の検出レベルでノイズを検出しなくなったとき、前記プロテクト手段で保存された前記ＣＰＵの状態を決定する重要な情報及び前記所定の処理の状態を示す重要な情報を用いて前記所定の処理の動作を続行させることを特徴とする。
【００１０】
請求項５記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記復帰手段は、前記ノイズ検出手段の出力を受け、前記第１検出レベルでノイズが検出されなくなったとき、前記ノイズ検出手段の出力に基づいて、前記プロテクト手段により保存された重要な情報の書き換えを可能にすることを特徴とする。
【００１１】
請求項６記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記復帰手段は、前記プロテクト手段により保存された重要な情報及び前記所定の処理の中断時における情報を用いて前記所定の処理の動作の続行を開始することを特徴とする。
【００１２】
請求項７記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記復帰手段は、前記所定の処理の動作を続行する時、前記プロテクト手段により保存された重要な情報及びその続行の開始時の情報を用いて、前記所定の処理の動作を続行することを特徴とする。
【００１３】
請求項８記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記復帰手段は、前記所定の処理の動作を続行しようとする時、最初に、前記所定の処理とは異なる特殊処理を行うことを特徴とする。
【００１４】
請求項９記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記ＣＰＵは、所定周期のクロック信号を受け、このクロック信号に基づいて動作し、前記所定の処理の動作中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出したとき、前記クロック信号を分周し、この分周したクロック信号を前記ＣＰＵに与える分周手段を備えたことを特徴とする。
【００１５】
請求項１０記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記所定の処理の動作中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出したとき、前記所定の処理を簡易にした簡易処理を行う継続手段を備えたことを特徴とする。
【００１６】
請求項１１記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記ノイズ検出手段は、電圧発生端子に所定電圧を発生する第１の電圧発生手段と、ソースがグランドに接続され、ドレインをノイズ検出信号の出力端子とし、ゲートに前記第１の電圧発生手段の所定電圧を受けるＮチャンネルトランジスタと、前記出力端子の電圧をＨレベルに初期化する初期化手段とを備えることを特徴とする。
【００１７】
請求項１２記載の発明は、前記請求項１１記載のマイクロコンピュータにおいて、前記第１の電圧発生手段は、電源と前記電圧発生端子とに接続された第１の抵抗及び第１のコンデンサと、グランド電位未満の電位を有する配線と前記電圧発生端子とに接続された第２の抵抗とを備えることを特徴とする。
【００１８】
請求項１３記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記ノイズ検出手段は、電圧発生端子に所定電圧を発生する第２の電圧発生手段と、ソースが電源に接続され、ドレインをノイズ検出信号の出力端子とし、ゲートに前記第２の電圧発生手段の所定電圧を受けるＰチャンネルトランジスタと、前記出力端子の電圧をＬレベルに初期化する初期化手段とを備えることを特徴とする。
【００１９】
請求項１４記載の発明は、前記請求項１３記載のマイクロコンピュータにおいて、前記第２の電圧発生手段は、グランドと前記電圧発生端子とに接続された第３の抵抗及び第２のコンデンサと、電源電位を越える電位を有する配線と前記電圧発生端子とに接続された第４の抵抗とを備えることを特徴とする。
【００２０】
請求項１５記載の発明は、前記請求項１１又は１３記載のマイクロコンピュータにおいて、前記初期化手段は、所定周期毎に１回初期化することを特徴としている。
【００２１】
請求項１６記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、複数の電源端子及び複数のグランド端子と、内部電源配線及び内部グランド配線と、前記複数の電源端子と前記内部電源配線との間に配置された複数の第１の切断手段と、前記複数のグランド端子と前記内部グランド配線との間に配置された複数の第２の切断手段とを備え、前記プロテクト手段、前記中断制御手段及び前記復帰手段は、前記第１の切断手段が切断動作をした状態、又は前記第２の切断手段が切断動作をした状態で初めて動作可能になることを特徴とする。
【００２２】
請求項１７記載の発明は、前記請求項１記載のマイクロコンピュータにおいて、前記ＣＰＵの停止後、ノイズレベルが前記ノイズレベルの低い段階を下回ると、前記プロテクトした情報を用いて前記ＣＰＵの動作を再開することを特徴とする。
【００２３】
前記により、請求項１ないし請求項１７記載の発明のマイクロコンピュータでは、次の作用が得られる。例えば、第１検出レベルとしてマイクロコンピュータ内の全ての部分で誤動作が生じない程度のノイズレベルを採用し、第２検出レベルとしてマイクロコンピュータ内の多くの部分で誤動作が生じる程度のノイズレベルを採用すると、第１検出レベルのノイズが検出された時点、即ち全く正常に等しい状況において、所定の処理の続行に必要な重要な情報が後の復帰に備えてプロテクトされる。従って、その後のノイズの増大に伴って第２検出レベルでＣＰＵの動作が停止制御されても、ノイズが無くなれば、前記プロテクトされた重要な且つ正しい情報に基づいてＣＰＵは所定の処理を続行することができる。しかも、重要な情報のみが書き換え不要に保存、プロテクトされるので、ＣＰＵの暴走を避けることができ、また他の情報は更新可能であるので、所定の処理の続行が可能である。
【００２４】
特に、請求項５記載の発明では、第１検出レベルでノイズが検出されなくなれば、ノイズ検出手段の出力により、初めて前記保存、プロテクトされた正しい情報のプロテクトが解除され、ＣＰＵの指令では解除されないるので、たとえＣＰＵが暴走したとしても、このＣＰＵで前記プロテクトされた情報が誤った情報に書き換えられることが確実に防止される。
【００２５】
また、請求項７及び請求項８記載の発明では、ＣＰＵの停止後、処理の対象についての状況が変化等した場合であっても、更新された情報を用いて処理が続行、又はその状況の変化に応じた特殊処理が行われるので、所定の処理が一時中断しても、その所定の処理を中断せずに完了したとほぼ同様の結果が得られる。
【００２６】
更に、請求項９記載の発明では、クロック信号が分周してＣＰＵに与えられるので、ノイズの進入によりクロック信号の周期が見かけ上短くなっても、ＣＰＵはノイズで誤動作することが有効に防止され、ＣＰＵの暴走が効果的に防止される。
【００２７】
加えて、請求項１１ないし請求項１５記載の発明では、ノイズ検出手段において、第１及び第２の電圧発生手段が発生する所定の電圧を可変にすれば、任意のノイズレベルを検出できるので、第１の検出レベルを容易且つ任意に設定できて、所定の処理を続行するのに必要な重要な情報を保存、プロテクトするノイズレベルを設定するのに好適なノイズ検出手段が提供される。
【００２８】
また、請求項１６記載の発明では、ノイズの進入時に、例えば第１検出レベルで第１又は第２の切断手段が動作して電源端子やグランド端子が内部電源配線又は内部グランド配線と断たれるので、ノイズによる所定の処理の誤動作を未然に防止することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３０】
図１は、本発明の実施の形態のマイクロコンピュータの構成を示すブロック図である。
【００３１】
図１において、１は所定の処理として例えば「調理」を行うマイクロコンピュータ、２は内部電源配線、３は内部グランド配線、４はＣＰＵ、５及び６はＲＡＭであって、一方のＲＡＭ５は前記「調理」の進行等の状態を示す重要な情報を格納するメモリであり、他方のＲＡＭ６は作業用メモリである。前記ＣＰＵ４はレジスタ９を備え、このレジスタ９には、ＣＰＵ４の状態を決定する重要な情報が格納される。前記ＲＡＭ５及びレジスタ９により記憶手段を構成する。前記レジスタ９に格納されるＣＰＵ４の状態を決定する重要な情報と、一方のＲＡＭ５に格納される「調理」の状態を示す重要な情報とは、「調理」という所定の処理を続行するのに必要な重要な情報を成す。
【００３２】
また、図１において、８はクロック信号を分周する分周回路、１０は周辺回路、１００〜１０３は外部グランド端子、１０４〜１０７は外部電源端子、１０８は前記分周回路８が接続される発振入力端子である。
【００３３】
また、１１１〜１１８は８個のノイズ検出回路（ノイズ検出手段）であって、そのうち４個のノイズ検出回路１１１〜１１４は、前記外部グランド端子１００〜１０３の各々に進入するノイズを検出し、他方のノイズ検出回路１１５〜１１８は、前記外部電源端子１０４〜１０７の各々に進入するノイズを検出する。前記各ノイズ検出回路１１１〜１１８が出力するノイズ検出信号の格納場所は、メモリマップされており、前記ＣＰＵ４でそのノイズ検出信号を読み込み可能である。前記ノイズ検出回路１１１〜１１８は、後述する図２に示すように所定周期毎にリセットされるが、ノイズのサンプリングはこのリセットタイミングの直前に設定される。また、前記８個のノイズ検出回路１１１〜１１８は、各々、低位側の第１検出レベルとしてノイズレベル１(Ｌ)を、高位側の第１検出レベルとしてノイズレベル１(Ｈ)を、第２検出レベルとしてノイズレベル２を予め有し、ノイズが進入した際に、これ等３種の検出レベルでノイズを検出する。その具体的な構成は図７〜図９に示すが、その説明は後述する。
【００３４】
また、図１において、内部グランド配線２及び内部電源配線３のレイアウトは、４個の外部グランド端子１００〜１０３及び外部電源端子１０４〜１０７からマイクロコンピュータ１の中央部分に向かってレイアウトされ、その中央部分からＣＰＵ４、ＲＡＭ５、６、ＲＯＭ７、周辺回路１０へ供給されるようにレイアウトされる。このレイアウトは、電源供給に対するインピーダンスを下げると共に、ＣＰＵ４、ＲＡＭ５、６、ＲＯＭ７、周辺回路１０の各々への電源の供給を等しくして、安定させるためである。
【００３５】
図６は、レベル検出回路１１１〜１１８のレベル検出信号に基づいてレジスタ９及びＲＡＭ５の格納情報を保存、プロテクトする回路の概略構成を示す。同図において、５００は、図９に示すようにレベル検出回路１１１〜１１８のレベル検出信号を統合処理する処理回路であって、何れかのレベル検出回路からレベル０、レベル１(Ｌ)、レベル１(Ｈ)又はレベル２のレベル検出信号が出力されると、この信号を外部出力する。６５４はレベル０検出信号、６５１はレベル１(Ｌ)検出信号、６５２はレベル１(Ｈ)検出信号、６５３はレベル２検出信号である。
【００３６】
また、図６において、セットリセットフリップフロップ回路５０２は、レベル１(Ｌ)検出信号６５１によりセットされて出力がＨレベルとなる一方、ノイズ０検出信号６５４によりリセットされてその出力がＬレベルになる。ＡＮＤゲート５０４は、前記フリップフロップ回路５０２の出力がＨレベルの期間でイネーブル信号５２０の出力を停止する。イネーブル信号５２０は、直接にレジスタ９に入力されると共に、ゲート５０４を介してもレジスタ９に入力される。レジスタ９は、ＣＰＵ４をスタンバイ状態へ移行させるための制御ビット５９０ａと、それ以外の複数のビット５９０ｂとを有する。レベル１(Ｌ)検出信号６５１が出力されると、セットリセットフリップフロップ回路５０２の出力がＨレベルとなり、前記ＡＮＤゲート５０４がイネーブル信号５２０の出力を停止するので、レジスタ９内の複数ビット５９０ｂへの情報の書き込みが禁止される。一方、前記書き込み禁止の状態であっても、イネーブル信号５２０の制御ビット５９０ａへの出力は継続しており、レジスタ９内の制御ビット５９０ａには書き込み可能である。尚、ここにいうスタンバイ状態とは、ＣＰＵ４が停止している状態をいう。
【００３７】
更に、図６において、セットリセットフリップフロップ回路５０３は、レベル１(Ｈ)検出信号６５２によりセットされて出力がＨレベルとなり、ノイズ０検出信号６５４によりリセットされて出力がＬレベルとなる。ＯＲゲート５０５は、セットリセットフリップフロップ回路５０３の出力がＨレベルの期間でライトイネーブル信号５２１のＲＡＭ５への供給を禁止する。同様に、ＡＮＤゲート５１３、５１４・・は、各々、セットリセットフリップフロップ回路５０３の出力がＨレベルの期間で、イネーブル信号５２２、５２３のレジスタ５１５、５１６・・への供給を停止する。前記レジスタ５１５、５１６・・は、出力端子の値を保持するレジスタ等で構成される。従って、レベル１(Ｈ)検出信号６５２の出力時には、ＲＡＭ５への情報の書き込みが禁止されると共に、レジスタ５１５，５１６・・への情報の書き込みが禁止される。
【００３８】
従って、図６の以上の構成により、何れかのレベル検出回路１１１〜１１８がノイズのレベル１(Ｌ)を検出すると、そのレベル１(Ｌ)検出信号６５１に基づいて、レジスタ９への情報の書き込みを禁止して、その保存情報を書き換え不能に保存、プロテクトすると共に、何れかのレベル検出回路１１１〜１１８がノイズのレベル１(Ｈ)を検出すると、そのレベル１(Ｈ)検出信号６５２に基づいて、ＲＡＭ５への情報の書き込みを禁止して、その保存情報を書き換え不能に保存、プロテクトするようにしたプロテクト手段５３０を構成する。
【００３９】
更に、図６において、処理回路５００からレベル２検出信号６５３が出力されると、割り込みが発生し、この割り込みによりＣＰＵ４が、レジスタ９内で書き込み可能な状態にある制御ビット５９０ａにスタンバイ指令（Ｈレベル）を書き込んでセットすることにより、ＣＰＵ４をスタンバイ状態にする。この構成により、何れかのレベル検出回路１１１〜１１８がノイズのレベル２を検出すると、ＣＰＵ４をスタンバイ状態に移行させて、ＣＰＵ４による「調理」動作を中断させる中断制御手段５４０を構成する。
【００４０】
加えて、図６において、レベル１(Ｌ)検出信号６５１及びレベル１(Ｈ)検出信号の出力後に、レベル０検出信号６５４が出力されると、この検出信号６５４により２個のセットリセットフリップフロップ回路５０２、５０３がリセットされて、これ等回路の出力がＬレベルになり、前記イネーブル信号５２０〜５２３がレジスタ９、ＲＡＭ５に出力されることが復帰することにより、これ等レジスタ９、ＲＡＭ５の格納情報の保存、プロテクトが解除される。更に、レベル０検出信号６５４の出力により、図３に示すように割り込みが発生し、この割り込みによりＣＰＵ４がスタンバイ状態から動作状態に復帰して、前記プロテクトが解除されたレジスタ９、ＲＡＭ５の格納情報に基づいて、中断していた「調理」動作が続行される。以上により、何れのノイズ検出手段１１１〜１１８もノイズ１(Ｌ)を検出しなくなったノイズ消失後は、「調理」動作を続行するようにした復帰手段５５０を構成する。
【００４１】
以上のように構成された本発明のマイクロコンピュータ１について、その動作を説明する。
【００４２】
図３はマイクロコンピュータ１に備えるＣＰＵ４の割り込み処理内容を示すフローチャート図、図４はマイクロコンピュータ１の動作の流れを示す図である。本動作の説明では、例えばトラックの無線機のようなノイズ源が近づいて来て遠ざかるまでの制御、具体的には図２に示すように、電源端子１０４にノイズが進入し、そのノイズレベルがレベル０から次第に上昇し、レベル１(Ｌ)、レベル１(Ｈ)、レベル２になった後、下降してレベル１(Ｈ)、レベル１(Ｌ)、レベル０になる場合について説明する。
【００４３】
図３において、ステップ７００は、検出されたノイズレベルによって分岐をする分岐ステップであり、検出されたノイズレベルがレベル１(Ｌ)のときステップ７０１へ、レベル１(Ｈ)のときステップ７０２へ、レベル２のときステップ７０３へ、レベル０のときステップ７０５へ分岐する。
【００４４】
図４では、左から右に向かって時間軸が存在する。ここで、レベル１(Ｌ)のノイズは、マイクロコンピュータ１の内部の回路全てが誤動作しない程度の弱いノイズであり、レベル１(Ｈ)のノイズは、マイクロコンピュータ１の内部の回路の何れかで誤動作が起こり始める程度のノイズであり、レベル２のノイズは、マイクロコンピュータ１の内部の回路がかなりの頻度で誤動作する程度のノイズであり、レベル０はレベル１(Ｌ)未満のノイズであってノイズが検出できない状態を示す。レベル１(Ｌ)検出信号、レベル１(Ｈ)検出信号及びレベル２検出信号は割り込み信号にもなっていて、この割り込み信号によりＣＰＵ４に割り込みが発生する。
【００４５】
最初、ノイズがなく、レベル０検出信号が出力されている。電源端子１０４にノイズが進入し、ノイズ検出回路１１５がレベル１(Ｌ)検出信号を検出する。レベル１(Ｌ)のノイズが発生すると、このレベル１(Ｌ)検出信号により割り込みが発生し、ＣＰＵ４は割り込み処理ルーチンの中でステップ７０１へ分岐する。
【００４６】
ステップ７０１では、ＣＰＵ４は全てのノイズ検出回路１１１〜１１８の値を順番に読み出して、どのノイズ検出回路がノイズを検出したかを調査し、レベル検出回路１１５がレベル１(Ｌ)のノイズを検出したことを判定する。また、レベル１(Ｌ)検出信号が出力されると、セットリセットフリップフロップ回路５０２がセットされることにより、イネーブル信号５２０のレジスタ９への供給が禁止され、レジスタ９の内容がプロテクトされる。レジスタ９はＣＰＵ４の状態を決定する重要な情報を格納するレジスタであって、進入したノイズのレベルがレベル１(Ｈ)にまで高くなって誤動作が生じ始める前に、その重要な情報が破壊されない前にＣＰＵ４の状態を保存することが目的である。
【００４７】
次に、ノイズレベルがレベル１(Ｈ)になると、ＣＰＵ４の内部で誤動作が起こり始めるので、更にＲＡＭ５の保存情報をプロテクトすると共に、クロック信号の分周回路８の分周比を大きくして誤動作を防ぐ。「調理」を行うセットの場合、ノイズの影響で誤動作して時刻が狂うことは避けたいが、調理は継続したいので、レベル１(Ｈ)ではＲＡＭ５の保存情報をプロテクトする。ここで、ＲＡＭ５には、ＰＣＰＵ４のスタンバイ状態からの復帰のために、レベル１(Ｈ)検出時のセットの状態を示す重要な情報、例えば時刻などが格納される。このセットの状態を示す情報は、「調理」を行うセットの場合、その調理の種類、どの程度まで調理が進行したか、温度、時刻などがあるが、前記ＲＡＭ５に格納、プロテクトされる重要な情報は、既述の通り時刻等であり、調理の対象物の温度情報などは含まれなくてもよい。従って、レベル１(Ｈ)検出後は、時刻の更新を行わず、「調理」に関する制御のみを行う。ＲＡＭ５のプロテクトは、具体的には、ノイズレベル１(Ｈ)が検出されると、セットリセットフリップフロップ回路５０３がセットされて、ＲＡＭ５へのライトイネーブル信号５２１の供給が禁止されることにより、行われる。
【００４８】
また、レベル１(Ｈ)が検出されると、ＣＰＵ４は図３のステップ７０２の割り込み処理ルーチンへ分岐し、この割り込み処理ルーチンにおいて分周回路８の分周比を大きく再設定して、クロック信号の周期を分周する。発振端子１０８にノイズが重畳すると、クロック信号の源発振の周期が見掛け上短くなるが、分周比が大きい場合、ノイズの進入に起因してクロック信号の見かけ上短くなった周期があっても、ＣＰＵ４はそのノイズで誤動作することが有効に防止される。このレベル１(Ｌ)検出信号の出力時に、分周回路８の分周比を大きくする割り込み処理ルーチンを実行することにより、分周手段５６０を構成する。
【００４９】
前記のようにＲＡＭ５への情報の書き込みを禁止した状況では、その所定の「調理」動作ための制御を簡易化した簡易処理を行う必要がある。具体的には、時計の機能は通常処理には含まれるが、簡易処理には含まれない。また、時刻を表すデータはＲＡＭ５に格納されており、レベル１(Ｈ)のノイズを検出した段階ではＲＡＭ５への時刻の書き込み更新は禁止されており、時刻を更新することはできない。この簡易処理により、「調理」を継続するのに最低限必要な制御が行われる。図５のメインルーチンの流れ図に示すように、ステップ８００でノイズレベル１(Ｈ)が検出されると、ＣＰＵ４の処理が変化して、ステップ８０１の簡易処理ルーチンへ分岐する。この構成により、ノイズレベル１(Ｈ)の検出時には、「調理」動作を簡易にした簡易処理を行う継続手段５７０を構成する。この簡易処理の実行時には、前記分周回路８の分周比は前記簡易処理ルーチンを実行できる範囲で最大値にする。これにより、ノイズの影響を極力避けることができる。尚、図５においてメインルーチンは無限ループになっており、ノイズレベルがレベル１(Ｈ)未満の場合には、分岐ステップ８００から通常処理ステップ８０２へ分岐する。
【００５０】
そして、進入したノイズのレベルがレベル２になる。この状況では、かなりの頻度で誤動作が生じる状態であるため、ＣＰＵ４をスタンバイ状態にすることにより、ＣＰＵ４の動作を停止させる。具体的には、図３に示すように、レベル２検出信号により割り込みが発生し、ＣＰＵ４が割り込み処理ルーチンへ分岐して、ステップ７０３において「調理」を行うセットを安全な状態、例えば加熱動作を停止するよう制御した後、ステップ７０４において、ＣＰＵ４のレジスタ９の制御ビット５９０ａへの書き込み動作により、この制御ビット５９０をセットして、ＣＰＵ４をスタンバイ状態に制御する。
【００５１】
その後、進入したノイズのレベルがレベル１(Ｈ)、レベル１(Ｌ)、更にレベル０に低下すれば、レベル０検出信号のみにより割り込みが発生し、スタンバイ状態にあったＣＰＵ４はそのスタンバイ状態が解除されて、ステップ７０５の割り込み処理ルーチンを実行する。この割り込み処理ルーチンにより、分周回路８の分周比が元に戻される。更に、ステップ７０６において、セットリセットフリップフロップ回路５０３がリセットされて、ＲＡＭ５内のプロテクトされていた格納情報から、ノイズレベル１(Ｈ)のノイズが発生した時点の「調理」のセットの状態を復帰すると共に、前記セットリセットフリップフロップ回路５０３のリセットと共にセットリセットフリップフロップ回路５０２もリセットされて、レジスタ９及び他のレジスタ５１５、５１６・・の格納情報のプロテクトが解除される。ＣＰＵ４は、これら格納情報及び前記割り込みルーチン発生直後にＲＡＭ（作業用メモリ）６に新たに格納された調理対象の情報に基づいて、中断された「調理」動作を続行する。従って、ノイズの進入後数秒が経過すると、一時的に加熱を止めても、「調理」動作を再開して調理を完了することができる。
【００５２】
ここに、レジスタ９及びＲＡＭ５の格納情報のプロテクトの解除は、レベル０検出信号のみにより行われ、ＣＰＵ４の指令では解除されないので、たとえＣＰＵ４が暴走していたとしても、レジスタ９及びＲＡＭ５内の正しい格納情報は、ＣＰＵ４により誤った情報に書き換えられることが防止される。
【００５３】
所定の時間までに「調理」を完了するように設定されたセットの場合、レベル２のノイズ検出後からレベル０になるまでの期間の数秒間は加熱動作が停止し、「調理」は中断されるが、レベル０になった後は、セットの状態を復帰することにより、レベル１(Ｈ)のノイズが発生した際の「調理」動作の続きを開始し、中断した加熱処理がある場合にはその加熱処理が再開される。数秒間は加熱動作が中断するものの、「調理」動作を継続して、所定の調理は最後まで行われる。
【００５４】
尚、「調理」動作を続行する時には、「調理」用のセットが安全な状態、例えば加熱処理が停止した状態に制御された状態にあって、「調理」動作の中断により調理対象の温度が幾分低下している関係上、その低下温度分温度上昇させるように高めの温度で加熱処理を行う等、所定の処理とは異なる特殊処理を一時的に行っても良い。また、「調理」動作の続行の開始時には、プロテクトが解除されたレジスタ９及びＲＡＭ５及び他のレジスタ５１５、５１６の格納情報と、「調理」動作を中断した時点の調理対象の情報とに基づいて、「調理」動作を再開してもよい。
【００５５】
尚、以上の説明では、ノイズレベル２を越えるノイズが進入する場合を説明したが、ノイズレベル２未満のノイズ等が進入する場合もある。この場合には、ＣＰＵ４はスタンバイ状態に入らない。また、この場合には、レベル１(Ｌ)及びレベル１(Ｈ)の各検出信号６５１、６５２の出力により、図６に示したセットリセットフリップフロップ回路５０２、５０３が制御されると共に、ＣＰＵ４への割り込み処理が行われる。
【００５６】
次に、ノイズ検出回路１１１〜１１８の具体的構成を説明する。図７は、ノイズ検出回路１１１の内部構成を示すブロック図である。他のノイズ検出回路１１２〜１１８の内部構成も同様であるので、これ等の図示は省略する。
【００５７】
図７において、３０１は低位側の第１検出レベルとしてノイズレベル１(Ｌ)を検出し、レベル１(Ｌ)検出信号３１１を出力するレベル検出回路、３０２は高位側の第１検出レベルとしてノイズレベル１(Ｈ)を検出し、レベル１(Ｈ)検出信号３１２を出力するレベル検出回路、３０３は第２検出レベルとしてノイズレベル２を検出し、レベル２検出信号３１３を出力するレベル検出回路である。ここで、レベル１(Ｌ)のノイズは、マイクロコンピュータ１の内部の回路全てが誤動作しない程度の弱いノイズであり、レベル１(Ｈ)のノイズは、マイクロコンピュータ１の内部の回路の何れかで誤動作が起こり始める程度のノイズであり、レベル２のノイズは、マイクロコンピュータ１の内部の回路がかなりの頻度で誤動作する程度のノイズである。３０８は所定の一定周期で周期信号３１５を出力するタイマーであって、周期信号３１５はラッチ３０４にクロック信号３１６に同期して取り込まれ、初期化信号３１４として出力されて、ノイズ検出回路３０１〜３０３を初期化する。ラッチ３０５〜３０７はノイズ検出信号を周期信号３１５により取り込む。前記タイマー３０８からの周期信号３１５が図２のノイズのサンプリングの周期を規定する。また、前記ラッチ３０４からの初期化信号３１４が図２のリセットを指示する信号である。ラッチ３０４が配置されるので、ラッチ３０５〜３０７がノイズ検出信号を取り込んだ後、レベル検出回路３０１〜３０３が初期化される。また、ラッチ３０５〜３０７は、各々、レベル１(Ｌ)検出信号３２１、レベル１(Ｈ)検出信号３２２、レベル２検出信号３２３を出力する。
【００５８】
図８（ａ）は、グランド端子１００に進入するノイズを検出するノイズ検出回路１１１内に備えるレベル検出回路３０１の内部構成を示す。また、同図（ｂ）は、電源端子１０４に進入するノイズを検出するノイズ検出回路１１５内に備えるレベル検出回路４０１の内部構成を示す。
【００５９】
図８（ａ）のレベル検出回路３０１において、２０３は電源電位ＶＤＤを有する配線、２０４はグランド電位ＧＮＤを有する配線、２０６はグランド電位ＧＮＤよりも微小電位低い所定電位ＧＮＤ１の電位を持つ配線である。２３１は第１の電圧発生回路（第１の電圧発生手段）であって、第１及び第２の抵抗２２１、２２２と第１のコンデンサ２２６とを備える。この両抵抗２２１、２２２は電源電位ＶＤＤと前記所定電位ＧＮＤ１とを分圧し、その両者の接続点ｏを所定分圧電圧の電圧発生端子としている。前記第１のコンデンサ２２６は、この電圧発生端子ｏの発生電圧を安定に保持する役目を果たす。２１０はＮｃｈトランジスタであって、ソースはグランド電位ＧＮＤの配線２０４に接続され、ドレインはノイズ検出信号の出力端子ｏｕｔに接続され、ゲートは前記第１の電圧発生回路２３０の電圧発生端子ｏの発生電圧がゲート電圧ＶＮＧとして与えられる。２１１はｐチャネルトランジスタよりなる初期化回路（初期化手段）であって、初期化信号２３０を受けてＯＮし、電源電位ＶＤＤをノイズ検出信号の出力端子ｏｕｔに与えて、この出力端子ｏｕｔの電圧をＨレベルに初期化する。前記初期化信号２３０が出力される周期、即ちノイズ検出回路のリセット周期は、図２に示すように、ノイズサンプリング周期と同一であるが、ノイズサンプリングタイミングの直後に設定される。
【００６０】
図８（ｂ）のレベル検出回路３０２において、２０３は電源電位ＶＤＤを有する配線、２０４はグランド電位ＧＮＤを有する配線、２０５は電源電位ＶＤＤよりも微小電位高い所定電位ＶＤＤ１の電位を持つ配線である。２３２は第２の電圧発生回路（第２の電圧発生手段）であって、第３及び第４の抵抗２２４、２２３と第２のコンデンサ２２５とを備え、この両抵抗２２４、２２３はグランド電位ＧＮＤと前記所定電位ＶＤＤ１とを分圧し、その両者の接続点ｏを所定分圧電圧の電圧発生端子としている。前記第２のコンデンサ２２５は、この電圧発生端子ｏの発生電圧を安定に保持する役目を果たす。２１２はＰｃｈトランジスタであって、ソースは電源電位ＶＤＤの配線２０３に接続され、ドレインはノイズ検出信号の出力端子ｏｕｔに接続され、ゲートは前記第２の電圧発生回路２３２の電圧発生端子ｏの発生電圧がゲート電圧ＶＰＧとして与えられる。２１３はｎチャネルトランジスタよりなる初期化回路（初期化手段）であって、初期化信号２３３を受けてＯＮし、グランド電位ＧＮＤをノイズ検出信号の出力端子ｏｕｔに与えて、この出力端子ｏｕｔの電圧をＬレベルに初期化する。前記初期化信号２３３が出力される周期、即ちノイズ検出回路のリセット周期は、図２に示すように、ノイズサンプリング周期と同一であるが、ノイズサンプリングタイミングの直後に設定される。
【００６１】
次に、図８(ａ)のレベル検出回路３０１の動作を説明する。最初、初期化信号２３０によって初期化回路のＰｃｈトランジスタ２１１がＯＮし、ノイズ検出信号３１１がＨレベルに初期化されて、グランド端子でのノイズが検出されていない状態を示す。次に、グランド電位ＧＮＤがノイズの進入により一瞬下がり、Ｎｃｈトランジスタ２１０のゲート電圧ＶＮＧとグランド電位ＧＮＤとの電位差がＮｃｈトランジスタ２１０の閾値電圧Ｖｔ以上になると、Ｎｃｈトランジスタ２１０がＯＮし、出力端子ｏｕｔのレベル検出信号はＬレベルに変更されて、ノイズが検出される。
【００６２】
図８(ｂ)のレベル検出回路３０２は、電源端子１０４に重畳する電源電位ＶＤＤを越える電位のノイズを検出する。その動作は前記図８(ａ)のレベル検出回路３０１と同様であるので、その説明を省略する。但し、出力端子ｏｕｔのレベル検出信号がＬレベルのときノイズが検出されていないことを示し、レベル検出信号の値がＨレベルのときノイズが検出されたことを示す。
【００６３】
前記図７のノイズ検出回路１１１において、３個のレベル検出回路３０１〜３０３のうち２個のレベル検出回路３０２、３０３は、図８(ａ)のレベル検出回路３０１と同様の構成を持つ。但し、第１の電圧発生回路２３１内の２個の抵抗２２１、２２２の抵抗値の比を変更して、電圧発生端子ｏでの発生電圧を変化させることにより、Ｎｃｈトランジスタ２１０のゲート電圧ＶＮＧが変更されている。これにより、各レベル検出回路３０１〜３０３のノイズ検出レベルを変更している。従って、各レベル検出回路３０１〜３０３は、レベル１(Ｌ)、レベル１(Ｈ)、レベル２のノイズを検出する。他のノイズ検出回路１１２〜１１８についても同様である。
【００６４】
図９は、ノイズ検出回路１１１〜１１８からのレベル検出信号を統合処理する処理回路５００の内部構成を示す。
【００６５】
図９の処理回路５００において、１１１〜１１８は図１で既に説明したノイズ検出回路である。６４１はグランド側のレベル検出回路１１１〜１１４の何れからのレベル１(Ｌ)検出信号を受けてＨレベル信号を出力するＮＡＮＤゲート、６４２は同様にレベル１(Ｈ)検出信号を受けてＨレベル信号を出力するＮＡＮＤゲート、６４３はレベル２検出信号を受けてＨレベル信号を出力するＮＡＮＤゲートである。また、６４６は電源側のレベル検出回路１１５〜１１８の何れかからのレベル１(Ｌ)検出信号を受けてＨレベル信号を出力するＯＲゲート、６４５は同様にレベル１(Ｈ)検出信号を受けてＨレベル信号を出力するＯＲゲート、６４４はレベル２検出信号を受けてＨレベル信号を出力するＯＲゲートである。
【００６６】
更に、６４７はグランド側及び電源側のノイズ検出回路１１１〜１１８からのレベル１(Ｌ)検出信号を受けてそのレベル１(Ｌ)検出信号（Ｈレベル）を出力するＯＲゲート、６４８は同様にレベル１(Ｈ)検出信号を受けてそのレベル１(Ｈ)検出信号を出力するＯＲゲート、６４９はレベル２検出信号を受けてそのレベル２検出信号を出力するＯＲゲートである。加えて、６５０は全てのノイズ検出回路１１１〜１１８がノイズを検出しないときにレベル０検出信号を出力するＮＯＲゲートである。ここで、ノイズ検出回路１１１〜１１８はメモリマップされており、ＣＰＵ４がその値を読み出すことができる。また、ＯＲゲート６４７〜６４９から出力されるレベル１(Ｌ)検出信号、レベル１(Ｈ)検出信号、レベル２検出信号もメモリマップされており、ＣＰＵ４がその値を読み出すことができる。
【００６７】
（変形例）
図１０は、本発明のマイクロコンピュータ１の構成の変形例を示す。図１０の変形例では、４個の電源端子１０４〜１０７と内部電源配線３との間に各々切断スイッチ（第１の切断手段）１２０〜１２３、及び４個のグランド端子１００〜１０３と内部グランド配線２との間に各々切断スイッチ（第２の切断手段）１２５〜１２８を配置すると共に、これ等切断スイッチに対応して各々制御レジスタ１３０〜１３７を配置し、これ等制御レジスタ１３０〜１３７に切断指令を書き込むようにしたものである。各ノイズ検出回路１１１〜１１８は、対応する電源端子１０４〜１７又はグランド端子１００〜１０３と対応する切断手段１２０〜１２３、１２５〜１２８との間の内部電源配線３又は内部グランド配線２の間でノイズを検出する。
【００６８】
本変形例では、何れかの電源端子１０４〜１０７又はグランド端子１００〜１０３からノイズが進入し、対応するノイズ検出回路１１１〜１１８がその検出レベル１（Ｌ）のノイズレベルを検出すると、ＣＰＵ４は、対応する制御レジスタ１３０〜１３７に切断指令を書き込む。その結果、対応する切断スイッチ１２０〜１２３、１２５〜１２８が開放して、対応する電源端子１００〜１０３と内部電源配線３との接続又は対応するグランド端子１０４〜１０７と内部グランド配線２との接続が切断される。この場合、切断スイッチの動作に基づいて、既述したレジスタ９への重要な情報の保存、プロテクトは行われない。従って、電源端子又はグランド端子１００〜１０３にノイズが進入しても、そのノイズレベルが低い段階でノイズが内部電源配線３又は内部グランド配線２に進入することを防止できるので、ＣＰＵ４の正常動作を確保して、ＣＰＵ４により「調理」を行うための所定の処理を中断することなく続行できる。尚、進入したノイズのレベルがレベル１(Ｌ)未満に降下した際には、開放動作した切断スイッチは再び閉動作するようにＣＰＵ４により制御される。
【００６９】
一方、４個の電源端子１０４〜１０７の全て又は４個のグランド端子１００〜１０３の全てにノイズが同時に進入した場合には、電源供給のために、少なくとも１個の電源端子又はグランド端子と内部電源配線３又は内部グランド配線２との接続は確保される。この状況となって、初めて既述したレジスタ９への重要な情報の保存、プロテクトが行われる。従って、ノイズが内部電源配線３又は内部グランド配線２に進入した場合であっても、既述したレジスタ９及びＲＡＭ５への重要な情報の保存、プロテクト、ＣＰＵ４のスタンバイ状態への制御、ノイズ消失状態でのＣＰＵ４のスタンバイ状態への制御の解除により、ＣＰＵ４の暴走を招くことなく所定の処理を復帰、続行させることが可能である。
【００７０】
尚、以上の説明では、図８においてＮチャネルトランジスタ２１０のゲート電位ＶＮＧ、及びＰチャネルトランジスタ２１２のゲート電位ＶＰＧは、共に電圧発生手段２３１、２３２内での抵抗分割によりマイクロコンピュータ１内部で生成したが、入力端子を介してマイクロコンピュータ１の外部から与えても良いのは勿論である。この場合、所定の処理を行うセットの事情に応じてノイズレベル１(Ｌ)、レベル１(Ｈ)、レベル２の値を任意に設定でき、各セット毎に最適な制御が可能になる。
【００７１】
また、以上の説明では、進入したノイズのレベルがレベル１(Ｌ)未満、即ちレベル０に低下した段階でレジスタ９及びＲＡＭ５の保存情報のプロテクトを解除すると共にＣＰＵ４のスタンバイ状態を解除し、クロック信号の分周比を元に戻したが、その他、これ等の解除をレベル１(Ｈ)未満に低下した段階で行っても良いのは勿論である。更に、レベル１(Ｌ)とレベル１(Ｈ)とは１つのレベルに共通化しても良い。
【００７２】
【発明の効果】
以上説明したように、請求項１ないし請求項１７記載の発明のマイクロコンピュータによれば、ノイズの進入時に、第１検出レベルのノイズが検出された時点、即ち全く正常に等しい状況において、所定の処理の続行に必要な重要な情報が後の復帰に備えてプロテクトされ、その後、第２検出レベルでＣＰＵの動作が停止制御される。従って、ノイズが第１検出レベル未満に低下すると、前記プロテクトされた重要な且つ正しい情報に基づいてＣＰＵは所定の処理を続行することができる。しかも、重要な情報のみが書き換え不要に保存、プロテクトされるので、ＣＰＵの暴走を避けることができる。
【００７３】
特に、請求項５記載の発明によれば、ノイズが第１検出レベル未満に低下すると、この時点で、ノイズ検出手段の出力により初めて保存、プロテクトされた正しい情報の書き換えが可能になるので、たとえＣＰＵが暴走しても、この暴走ＣＰＵで前記プロテクトされた情報が誤って書き換えられることが確実に防止される。
【００７４】
また、請求項７及び請求項８記載の発明によれば、ＣＰＵの停止後、処理の対象についての状況が変化等した場合であっても、更新された情報を用いた処理の続行、又は特殊処理を行ったので、所定の処理を一時中断させても、その所定の処理を中断せずに完了したとほぼ同様の結果が得られる。
【００７５】
更に、請求項９記載の発明によれば、クロック信号が分周されてＣＰＵに与えられるので、ノイズの進入によりクロック信号の周期が見かけ上短くなっても、このクロック信号を分周した信号をＣＰＵに与えたので、ＣＰＵがノイズで誤動作することを有効に防止でき、ＣＰＵの暴走を効果的に防止できる。
【００７６】
加えて、請求項１１ないし請求項１５記載の発明によれば、ノイズレベルを設定するのに好適なノイズ検出手段を提供できる。
【００７７】
また、請求項１６記載の発明によれば、ノイズの進入時に、ノイズレベルが低い段階で電源端子又はグランド端子と内部電源配線又は内部グランド配線との接続を断ったので、ノイズによる所定の処理の誤動作を未然に且つ実に防止することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるマイクロコンピュータの内部構成を示すブロック図である。
【図２】 ノイズ波形並びにノイズ検出回路リセット及びサンプリング周期を示す図である。
【図３】 同マイクロコンピュータのノイズ進入時での割り込み処理ルーチンを示す流れ図である。
【図４】 本発明の実施の形態のマイクロコンピュータのノイズ進入時における動作を示す図である。
【図５】 同マイクロコンピュータのメインルーチンを示す流れ図である。
【図６】 同マイクロコンピュータの特徴部分を示す内部構成図である。
【図７】 同マイクロコンピュータに備えるノイズ検出回路の内部構成を示すブロック図である。
【図８】 同ノイズ検出回路に備えるレベル検出回路の具体的構成を示し、（ａ）はグランド側のノイズ検出用、（ｂ）は電源電圧側のノイズ検出用である。
【図９】 同マイクロコンピュータに備える複数のノイズ検出回路のノイズ検出信号の処理回路を示すブロック図である。
【図１０】 本発明の実施の形態のマイクロコンピュータの変形例を示す図である。
【符号の説明】
１ マイクロコンピュータ
２ 内部電源配線
３ 内部グランド配線
４ ＣＰＵ
５ ＲＡＭ（記憶手段）
６ ＲＡＭ
７ ＲＯＭ
８ 分周回路
９ レジスタ（記憶手段）
１００〜１０３ 外部グランド端子
１０４〜１０７ 外部電源端子
１０８ 発振入力端子
１１１〜１１８ ノイズ検出回路
レベル１(Ｌ) 低位側の第１検出レベル
レベル１(Ｈ) 高位側の第１検出レベル
レベル２ 第２検出レベル
１２０〜１２３
１２５〜１２８ 切断スイッチ
１３０〜１３７ 制御レジスタ
ＶＤＤ 電源電圧
ＧＮＤ グランド電位
２１０ Ｎｃｈトランジスタ
２１１、２１３ 初期化回路（初期化手段）
２１２ Ｐｃｈトランジスタ
２２１ 第１の抵抗
２２２ 第２の抵抗
２２３ 第４の抵抗
２２４ 第３の抵抗
２２５ 第２のコンデンサ
２２６ 第１のコンデンサ
２３０、２３３ 初期化信号
２３１ 第１の電圧発生回路（第１の電圧発生回路）
２３２ 第２の電圧発生回路（第２の電圧発生回路）
ｏ 電圧発生端子
３０１〜３０３ レベル検出回路
ｏｕｔ ノイズ検出信号の出力端子
３１１〜３１６ レベル検出信号
３１５ 周期信号
３１６ クロック信号
５０２、５０３ セットリセットフリップフロップ回路
５３０ プロテクト手段
５４０ 中断制御手段
５５０ 復帰手段
５６０ 分周手段
５７０ 継続手段
８０１ 簡易処理ルーチン
８０２ 通常処理ルーチン
【発明の属する技術分野】
本発明はマイクロコンピュータに関し、詳しくは、電源端子等にノイズを受けても、所定の処理を行うセットとして停止せずに、ほぼ所望通りに機能し続けることが可能なマイクロコンピュータに関する。
【０００２】
【従来の技術】
従来のセットでは、一般的に、ノイズが進入してマイクロコンピュータが暴走すると、ウォッチドッグタイマーによりその暴走を検出し、リセットをかけて、マイクロコンピュータを正常動作に復帰させている。または、時計をリセットしたくない場合等では、リセットをかけず、マイクロコンピュータをスタンバイ状態に移行させて、ユーザのキー入力を待つ状態にしている。また、特開昭６１−６７１１９号公報に示される技術では、電源端子に進入するノイズを検出し、ノイズ検出ときには、データ等を再設定することにより、データ等がノイズで破壊された場合であっても、重大な誤動作に至ることを抑制するようにしている。
【０００３】
【発明が解決しようとする課題】
しかしながら、前記従来の技術では、ノイズ進入時には、マイクロコンピュータをリセット又はスタンバイ状態へ移行させて、所定の処理を行うセットを停止しているため、その所定の処理はノイズ進入時にそのまま停止することになる。また、また、前記公報に開示される技術では、ノイズの進入の検出時には、マイクロコンピュータの内部で既に誤動作が生じてしまっている可能性があるため、データ等を再設定しても、所定の処理の動作を正しく継続できない場合がある。従って、従来の技術では、例えば所定の処理として、設定時間までに「調理」を自動で完了するように設定されたセット等の場合には、自動で「調理」を開始させたものの、その「調理」の動作が途中で中断、又は誤動作して、正常に完了しないという問題がある。
【０００４】
本発明は斯かる課題に鑑み、その目的は、所定の処理の実行中にマイクロコンピュータの電源端子等にノイズが進入した場合であっても、その所定の処理を行うセットが停止することなく、所定の処理の動作又はこれにほぼ等しい動作を正しく継続し得るようにすることにある。
【０００５】
【課題を解決するための手段】
前記目的を達成するため、本発明では、ノイズの進入時には、ノイズレベルの低い段階で所定の処理に必要な重要な情報をプロテクトしておき、誤動作が生じるノイズレベルに増大するとこの時点でＣＰＵを停止させて、ＣＰＵの暴走を防止する。そして、ノイズレベルが低くなれば、この段階でＣＰＵを動作させ、前記プロテクトした正しい情報を用いて所定の処理を続行することとする。
【０００６】
即ち、請求項１記載の発明のマイクロコンピュータは、ノイズレベルの低い段階で所定の処理に必要な情報をプロテクトし、ノイズレベルが前記ノイズレベルの低い段階からこの低い段階のノイズレベルよりも高いノイズレベルになるまでの間は、前記プロテクトした情報を用いてＣＰＵの動作を継続し、その後、前記高いノイズレベルになると前記ＣＰＵを停止させることを特徴とする。
【０００７】
請求項２記載の発明のマイクロコンピュータは、ＣＰＵ及び記憶手段を備えて所定の処理を行うマイクロコンピュータであって、第１検出レベル及びこの検出レベルを超える第２検出レベルを基準にノイズを検出するノイズ検出手段と、前記所定の処理の動作中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出したとき、前記所定の処理の続行に必要な重要な情報を前記記憶手段に書き換え不能に保存するプロテクト手段と、ノイズ レベルが前記第１検出レベルを越えてから前記第２検出レベルになるまでの間において前記ＣＰＵが前記プロテクト手段により書き換え不能に保存された前記所定の処理の続行に必要な重要な情報を用いて前記所定の処理の動作を継続している状況で前記ノイズ検出手段が前記第２検出レベルでノイズを検出したとき、前記ＣＰＵによる所定の処理を中断させる中断制御手段とを備えたことを特徴とする。
【０００８】
請求項３記載の発明は、前記請求項２記載のマイクロコンピュータにおいて、更に、前記所定の処理の中断中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出しなくなったとき、前記プロテクト手段で保存された重要な情報を用いて前記所定の処理の動作を続行させる復帰手段を備えたことを特徴とする。
【０００９】
請求項４記載の発明は、前記請求項２又は３記載のマイクロコンピュータにおいて、前記第１検出レベルは、所定の低位側の検出レベルと所定の高位側の検出レベルとにより構成され、前記プロテクト手段は、前記ノイズ検出手段が前記低位側の検出レベルでノイズを検出したとき、この検出時に前記ＣＰＵの状態を決定する重要な情報を前記記憶手段に書き換え不能に保存すると共に、前記ノイズ検出手段が前記高位側の検出レベルでノイズを検出したとき、前記所定の処理の状態を示す重要な情報を前記記憶手段に書き換え不能に保存し、前記復帰手段は、ノイズ検出手段が前記低位側の検出レベルでノイズを検出しなくなったとき、前記プロテクト手段で保存された前記ＣＰＵの状態を決定する重要な情報及び前記所定の処理の状態を示す重要な情報を用いて前記所定の処理の動作を続行させることを特徴とする。
【００１０】
請求項５記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記復帰手段は、前記ノイズ検出手段の出力を受け、前記第１検出レベルでノイズが検出されなくなったとき、前記ノイズ検出手段の出力に基づいて、前記プロテクト手段により保存された重要な情報の書き換えを可能にすることを特徴とする。
【００１１】
請求項６記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記復帰手段は、前記プロテクト手段により保存された重要な情報及び前記所定の処理の中断時における情報を用いて前記所定の処理の動作の続行を開始することを特徴とする。
【００１２】
請求項７記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記復帰手段は、前記所定の処理の動作を続行する時、前記プロテクト手段により保存された重要な情報及びその続行の開始時の情報を用いて、前記所定の処理の動作を続行することを特徴とする。
【００１３】
請求項８記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記復帰手段は、前記所定の処理の動作を続行しようとする時、最初に、前記所定の処理とは異なる特殊処理を行うことを特徴とする。
【００１４】
請求項９記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記ＣＰＵは、所定周期のクロック信号を受け、このクロック信号に基づいて動作し、前記所定の処理の動作中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出したとき、前記クロック信号を分周し、この分周したクロック信号を前記ＣＰＵに与える分周手段を備えたことを特徴とする。
【００１５】
請求項１０記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記所定の処理の動作中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出したとき、前記所定の処理を簡易にした簡易処理を行う継続手段を備えたことを特徴とする。
【００１６】
請求項１１記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記ノイズ検出手段は、電圧発生端子に所定電圧を発生する第１の電圧発生手段と、ソースがグランドに接続され、ドレインをノイズ検出信号の出力端子とし、ゲートに前記第１の電圧発生手段の所定電圧を受けるＮチャンネルトランジスタと、前記出力端子の電圧をＨレベルに初期化する初期化手段とを備えることを特徴とする。
【００１７】
請求項１２記載の発明は、前記請求項１１記載のマイクロコンピュータにおいて、前記第１の電圧発生手段は、電源と前記電圧発生端子とに接続された第１の抵抗及び第１のコンデンサと、グランド電位未満の電位を有する配線と前記電圧発生端子とに接続された第２の抵抗とを備えることを特徴とする。
【００１８】
請求項１３記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、前記ノイズ検出手段は、電圧発生端子に所定電圧を発生する第２の電圧発生手段と、ソースが電源に接続され、ドレインをノイズ検出信号の出力端子とし、ゲートに前記第２の電圧発生手段の所定電圧を受けるＰチャンネルトランジスタと、前記出力端子の電圧をＬレベルに初期化する初期化手段とを備えることを特徴とする。
【００１９】
請求項１４記載の発明は、前記請求項１３記載のマイクロコンピュータにおいて、前記第２の電圧発生手段は、グランドと前記電圧発生端子とに接続された第３の抵抗及び第２のコンデンサと、電源電位を越える電位を有する配線と前記電圧発生端子とに接続された第４の抵抗とを備えることを特徴とする。
【００２０】
請求項１５記載の発明は、前記請求項１１又は１３記載のマイクロコンピュータにおいて、前記初期化手段は、所定周期毎に１回初期化することを特徴としている。
【００２１】
請求項１６記載の発明は、前記請求項２〜４の何れか１項に記載のマイクロコンピュータにおいて、複数の電源端子及び複数のグランド端子と、内部電源配線及び内部グランド配線と、前記複数の電源端子と前記内部電源配線との間に配置された複数の第１の切断手段と、前記複数のグランド端子と前記内部グランド配線との間に配置された複数の第２の切断手段とを備え、前記プロテクト手段、前記中断制御手段及び前記復帰手段は、前記第１の切断手段が切断動作をした状態、又は前記第２の切断手段が切断動作をした状態で初めて動作可能になることを特徴とする。
【００２２】
請求項１７記載の発明は、前記請求項１記載のマイクロコンピュータにおいて、前記ＣＰＵの停止後、ノイズレベルが前記ノイズレベルの低い段階を下回ると、前記プロテクトした情報を用いて前記ＣＰＵの動作を再開することを特徴とする。
【００２３】
前記により、請求項１ないし請求項１７記載の発明のマイクロコンピュータでは、次の作用が得られる。例えば、第１検出レベルとしてマイクロコンピュータ内の全ての部分で誤動作が生じない程度のノイズレベルを採用し、第２検出レベルとしてマイクロコンピュータ内の多くの部分で誤動作が生じる程度のノイズレベルを採用すると、第１検出レベルのノイズが検出された時点、即ち全く正常に等しい状況において、所定の処理の続行に必要な重要な情報が後の復帰に備えてプロテクトされる。従って、その後のノイズの増大に伴って第２検出レベルでＣＰＵの動作が停止制御されても、ノイズが無くなれば、前記プロテクトされた重要な且つ正しい情報に基づいてＣＰＵは所定の処理を続行することができる。しかも、重要な情報のみが書き換え不要に保存、プロテクトされるので、ＣＰＵの暴走を避けることができ、また他の情報は更新可能であるので、所定の処理の続行が可能である。
【００２４】
特に、請求項５記載の発明では、第１検出レベルでノイズが検出されなくなれば、ノイズ検出手段の出力により、初めて前記保存、プロテクトされた正しい情報のプロテクトが解除され、ＣＰＵの指令では解除されないるので、たとえＣＰＵが暴走したとしても、このＣＰＵで前記プロテクトされた情報が誤った情報に書き換えられることが確実に防止される。
【００２５】
また、請求項７及び請求項８記載の発明では、ＣＰＵの停止後、処理の対象についての状況が変化等した場合であっても、更新された情報を用いて処理が続行、又はその状況の変化に応じた特殊処理が行われるので、所定の処理が一時中断しても、その所定の処理を中断せずに完了したとほぼ同様の結果が得られる。
【００２６】
更に、請求項９記載の発明では、クロック信号が分周してＣＰＵに与えられるので、ノイズの進入によりクロック信号の周期が見かけ上短くなっても、ＣＰＵはノイズで誤動作することが有効に防止され、ＣＰＵの暴走が効果的に防止される。
【００２７】
加えて、請求項１１ないし請求項１５記載の発明では、ノイズ検出手段において、第１及び第２の電圧発生手段が発生する所定の電圧を可変にすれば、任意のノイズレベルを検出できるので、第１の検出レベルを容易且つ任意に設定できて、所定の処理を続行するのに必要な重要な情報を保存、プロテクトするノイズレベルを設定するのに好適なノイズ検出手段が提供される。
【００２８】
また、請求項１６記載の発明では、ノイズの進入時に、例えば第１検出レベルで第１又は第２の切断手段が動作して電源端子やグランド端子が内部電源配線又は内部グランド配線と断たれるので、ノイズによる所定の処理の誤動作を未然に防止することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００３０】
図１は、本発明の実施の形態のマイクロコンピュータの構成を示すブロック図である。
【００３１】
図１において、１は所定の処理として例えば「調理」を行うマイクロコンピュータ、２は内部電源配線、３は内部グランド配線、４はＣＰＵ、５及び６はＲＡＭであって、一方のＲＡＭ５は前記「調理」の進行等の状態を示す重要な情報を格納するメモリであり、他方のＲＡＭ６は作業用メモリである。前記ＣＰＵ４はレジスタ９を備え、このレジスタ９には、ＣＰＵ４の状態を決定する重要な情報が格納される。前記ＲＡＭ５及びレジスタ９により記憶手段を構成する。前記レジスタ９に格納されるＣＰＵ４の状態を決定する重要な情報と、一方のＲＡＭ５に格納される「調理」の状態を示す重要な情報とは、「調理」という所定の処理を続行するのに必要な重要な情報を成す。
【００３２】
また、図１において、８はクロック信号を分周する分周回路、１０は周辺回路、１００〜１０３は外部グランド端子、１０４〜１０７は外部電源端子、１０８は前記分周回路８が接続される発振入力端子である。
【００３３】
また、１１１〜１１８は８個のノイズ検出回路（ノイズ検出手段）であって、そのうち４個のノイズ検出回路１１１〜１１４は、前記外部グランド端子１００〜１０３の各々に進入するノイズを検出し、他方のノイズ検出回路１１５〜１１８は、前記外部電源端子１０４〜１０７の各々に進入するノイズを検出する。前記各ノイズ検出回路１１１〜１１８が出力するノイズ検出信号の格納場所は、メモリマップされており、前記ＣＰＵ４でそのノイズ検出信号を読み込み可能である。前記ノイズ検出回路１１１〜１１８は、後述する図２に示すように所定周期毎にリセットされるが、ノイズのサンプリングはこのリセットタイミングの直前に設定される。また、前記８個のノイズ検出回路１１１〜１１８は、各々、低位側の第１検出レベルとしてノイズレベル１(Ｌ)を、高位側の第１検出レベルとしてノイズレベル１(Ｈ)を、第２検出レベルとしてノイズレベル２を予め有し、ノイズが進入した際に、これ等３種の検出レベルでノイズを検出する。その具体的な構成は図７〜図９に示すが、その説明は後述する。
【００３４】
また、図１において、内部グランド配線２及び内部電源配線３のレイアウトは、４個の外部グランド端子１００〜１０３及び外部電源端子１０４〜１０７からマイクロコンピュータ１の中央部分に向かってレイアウトされ、その中央部分からＣＰＵ４、ＲＡＭ５、６、ＲＯＭ７、周辺回路１０へ供給されるようにレイアウトされる。このレイアウトは、電源供給に対するインピーダンスを下げると共に、ＣＰＵ４、ＲＡＭ５、６、ＲＯＭ７、周辺回路１０の各々への電源の供給を等しくして、安定させるためである。
【００３５】
図６は、レベル検出回路１１１〜１１８のレベル検出信号に基づいてレジスタ９及びＲＡＭ５の格納情報を保存、プロテクトする回路の概略構成を示す。同図において、５００は、図９に示すようにレベル検出回路１１１〜１１８のレベル検出信号を統合処理する処理回路であって、何れかのレベル検出回路からレベル０、レベル１(Ｌ)、レベル１(Ｈ)又はレベル２のレベル検出信号が出力されると、この信号を外部出力する。６５４はレベル０検出信号、６５１はレベル１(Ｌ)検出信号、６５２はレベル１(Ｈ)検出信号、６５３はレベル２検出信号である。
【００３６】
また、図６において、セットリセットフリップフロップ回路５０２は、レベル１(Ｌ)検出信号６５１によりセットされて出力がＨレベルとなる一方、ノイズ０検出信号６５４によりリセットされてその出力がＬレベルになる。ＡＮＤゲート５０４は、前記フリップフロップ回路５０２の出力がＨレベルの期間でイネーブル信号５２０の出力を停止する。イネーブル信号５２０は、直接にレジスタ９に入力されると共に、ゲート５０４を介してもレジスタ９に入力される。レジスタ９は、ＣＰＵ４をスタンバイ状態へ移行させるための制御ビット５９０ａと、それ以外の複数のビット５９０ｂとを有する。レベル１(Ｌ)検出信号６５１が出力されると、セットリセットフリップフロップ回路５０２の出力がＨレベルとなり、前記ＡＮＤゲート５０４がイネーブル信号５２０の出力を停止するので、レジスタ９内の複数ビット５９０ｂへの情報の書き込みが禁止される。一方、前記書き込み禁止の状態であっても、イネーブル信号５２０の制御ビット５９０ａへの出力は継続しており、レジスタ９内の制御ビット５９０ａには書き込み可能である。尚、ここにいうスタンバイ状態とは、ＣＰＵ４が停止している状態をいう。
【００３７】
更に、図６において、セットリセットフリップフロップ回路５０３は、レベル１(Ｈ)検出信号６５２によりセットされて出力がＨレベルとなり、ノイズ０検出信号６５４によりリセットされて出力がＬレベルとなる。ＯＲゲート５０５は、セットリセットフリップフロップ回路５０３の出力がＨレベルの期間でライトイネーブル信号５２１のＲＡＭ５への供給を禁止する。同様に、ＡＮＤゲート５１３、５１４・・は、各々、セットリセットフリップフロップ回路５０３の出力がＨレベルの期間で、イネーブル信号５２２、５２３のレジスタ５１５、５１６・・への供給を停止する。前記レジスタ５１５、５１６・・は、出力端子の値を保持するレジスタ等で構成される。従って、レベル１(Ｈ)検出信号６５２の出力時には、ＲＡＭ５への情報の書き込みが禁止されると共に、レジスタ５１５，５１６・・への情報の書き込みが禁止される。
【００３８】
従って、図６の以上の構成により、何れかのレベル検出回路１１１〜１１８がノイズのレベル１(Ｌ)を検出すると、そのレベル１(Ｌ)検出信号６５１に基づいて、レジスタ９への情報の書き込みを禁止して、その保存情報を書き換え不能に保存、プロテクトすると共に、何れかのレベル検出回路１１１〜１１８がノイズのレベル１(Ｈ)を検出すると、そのレベル１(Ｈ)検出信号６５２に基づいて、ＲＡＭ５への情報の書き込みを禁止して、その保存情報を書き換え不能に保存、プロテクトするようにしたプロテクト手段５３０を構成する。
【００３９】
更に、図６において、処理回路５００からレベル２検出信号６５３が出力されると、割り込みが発生し、この割り込みによりＣＰＵ４が、レジスタ９内で書き込み可能な状態にある制御ビット５９０ａにスタンバイ指令（Ｈレベル）を書き込んでセットすることにより、ＣＰＵ４をスタンバイ状態にする。この構成により、何れかのレベル検出回路１１１〜１１８がノイズのレベル２を検出すると、ＣＰＵ４をスタンバイ状態に移行させて、ＣＰＵ４による「調理」動作を中断させる中断制御手段５４０を構成する。
【００４０】
加えて、図６において、レベル１(Ｌ)検出信号６５１及びレベル１(Ｈ)検出信号の出力後に、レベル０検出信号６５４が出力されると、この検出信号６５４により２個のセットリセットフリップフロップ回路５０２、５０３がリセットされて、これ等回路の出力がＬレベルになり、前記イネーブル信号５２０〜５２３がレジスタ９、ＲＡＭ５に出力されることが復帰することにより、これ等レジスタ９、ＲＡＭ５の格納情報の保存、プロテクトが解除される。更に、レベル０検出信号６５４の出力により、図３に示すように割り込みが発生し、この割り込みによりＣＰＵ４がスタンバイ状態から動作状態に復帰して、前記プロテクトが解除されたレジスタ９、ＲＡＭ５の格納情報に基づいて、中断していた「調理」動作が続行される。以上により、何れのノイズ検出手段１１１〜１１８もノイズ１(Ｌ)を検出しなくなったノイズ消失後は、「調理」動作を続行するようにした復帰手段５５０を構成する。
【００４１】
以上のように構成された本発明のマイクロコンピュータ１について、その動作を説明する。
【００４２】
図３はマイクロコンピュータ１に備えるＣＰＵ４の割り込み処理内容を示すフローチャート図、図４はマイクロコンピュータ１の動作の流れを示す図である。本動作の説明では、例えばトラックの無線機のようなノイズ源が近づいて来て遠ざかるまでの制御、具体的には図２に示すように、電源端子１０４にノイズが進入し、そのノイズレベルがレベル０から次第に上昇し、レベル１(Ｌ)、レベル１(Ｈ)、レベル２になった後、下降してレベル１(Ｈ)、レベル１(Ｌ)、レベル０になる場合について説明する。
【００４３】
図３において、ステップ７００は、検出されたノイズレベルによって分岐をする分岐ステップであり、検出されたノイズレベルがレベル１(Ｌ)のときステップ７０１へ、レベル１(Ｈ)のときステップ７０２へ、レベル２のときステップ７０３へ、レベル０のときステップ７０５へ分岐する。
【００４４】
図４では、左から右に向かって時間軸が存在する。ここで、レベル１(Ｌ)のノイズは、マイクロコンピュータ１の内部の回路全てが誤動作しない程度の弱いノイズであり、レベル１(Ｈ)のノイズは、マイクロコンピュータ１の内部の回路の何れかで誤動作が起こり始める程度のノイズであり、レベル２のノイズは、マイクロコンピュータ１の内部の回路がかなりの頻度で誤動作する程度のノイズであり、レベル０はレベル１(Ｌ)未満のノイズであってノイズが検出できない状態を示す。レベル１(Ｌ)検出信号、レベル１(Ｈ)検出信号及びレベル２検出信号は割り込み信号にもなっていて、この割り込み信号によりＣＰＵ４に割り込みが発生する。
【００４５】
最初、ノイズがなく、レベル０検出信号が出力されている。電源端子１０４にノイズが進入し、ノイズ検出回路１１５がレベル１(Ｌ)検出信号を検出する。レベル１(Ｌ)のノイズが発生すると、このレベル１(Ｌ)検出信号により割り込みが発生し、ＣＰＵ４は割り込み処理ルーチンの中でステップ７０１へ分岐する。
【００４６】
ステップ７０１では、ＣＰＵ４は全てのノイズ検出回路１１１〜１１８の値を順番に読み出して、どのノイズ検出回路がノイズを検出したかを調査し、レベル検出回路１１５がレベル１(Ｌ)のノイズを検出したことを判定する。また、レベル１(Ｌ)検出信号が出力されると、セットリセットフリップフロップ回路５０２がセットされることにより、イネーブル信号５２０のレジスタ９への供給が禁止され、レジスタ９の内容がプロテクトされる。レジスタ９はＣＰＵ４の状態を決定する重要な情報を格納するレジスタであって、進入したノイズのレベルがレベル１(Ｈ)にまで高くなって誤動作が生じ始める前に、その重要な情報が破壊されない前にＣＰＵ４の状態を保存することが目的である。
【００４７】
次に、ノイズレベルがレベル１(Ｈ)になると、ＣＰＵ４の内部で誤動作が起こり始めるので、更にＲＡＭ５の保存情報をプロテクトすると共に、クロック信号の分周回路８の分周比を大きくして誤動作を防ぐ。「調理」を行うセットの場合、ノイズの影響で誤動作して時刻が狂うことは避けたいが、調理は継続したいので、レベル１(Ｈ)ではＲＡＭ５の保存情報をプロテクトする。ここで、ＲＡＭ５には、ＰＣＰＵ４のスタンバイ状態からの復帰のために、レベル１(Ｈ)検出時のセットの状態を示す重要な情報、例えば時刻などが格納される。このセットの状態を示す情報は、「調理」を行うセットの場合、その調理の種類、どの程度まで調理が進行したか、温度、時刻などがあるが、前記ＲＡＭ５に格納、プロテクトされる重要な情報は、既述の通り時刻等であり、調理の対象物の温度情報などは含まれなくてもよい。従って、レベル１(Ｈ)検出後は、時刻の更新を行わず、「調理」に関する制御のみを行う。ＲＡＭ５のプロテクトは、具体的には、ノイズレベル１(Ｈ)が検出されると、セットリセットフリップフロップ回路５０３がセットされて、ＲＡＭ５へのライトイネーブル信号５２１の供給が禁止されることにより、行われる。
【００４８】
また、レベル１(Ｈ)が検出されると、ＣＰＵ４は図３のステップ７０２の割り込み処理ルーチンへ分岐し、この割り込み処理ルーチンにおいて分周回路８の分周比を大きく再設定して、クロック信号の周期を分周する。発振端子１０８にノイズが重畳すると、クロック信号の源発振の周期が見掛け上短くなるが、分周比が大きい場合、ノイズの進入に起因してクロック信号の見かけ上短くなった周期があっても、ＣＰＵ４はそのノイズで誤動作することが有効に防止される。このレベル１(Ｌ)検出信号の出力時に、分周回路８の分周比を大きくする割り込み処理ルーチンを実行することにより、分周手段５６０を構成する。
【００４９】
前記のようにＲＡＭ５への情報の書き込みを禁止した状況では、その所定の「調理」動作ための制御を簡易化した簡易処理を行う必要がある。具体的には、時計の機能は通常処理には含まれるが、簡易処理には含まれない。また、時刻を表すデータはＲＡＭ５に格納されており、レベル１(Ｈ)のノイズを検出した段階ではＲＡＭ５への時刻の書き込み更新は禁止されており、時刻を更新することはできない。この簡易処理により、「調理」を継続するのに最低限必要な制御が行われる。図５のメインルーチンの流れ図に示すように、ステップ８００でノイズレベル１(Ｈ)が検出されると、ＣＰＵ４の処理が変化して、ステップ８０１の簡易処理ルーチンへ分岐する。この構成により、ノイズレベル１(Ｈ)の検出時には、「調理」動作を簡易にした簡易処理を行う継続手段５７０を構成する。この簡易処理の実行時には、前記分周回路８の分周比は前記簡易処理ルーチンを実行できる範囲で最大値にする。これにより、ノイズの影響を極力避けることができる。尚、図５においてメインルーチンは無限ループになっており、ノイズレベルがレベル１(Ｈ)未満の場合には、分岐ステップ８００から通常処理ステップ８０２へ分岐する。
【００５０】
そして、進入したノイズのレベルがレベル２になる。この状況では、かなりの頻度で誤動作が生じる状態であるため、ＣＰＵ４をスタンバイ状態にすることにより、ＣＰＵ４の動作を停止させる。具体的には、図３に示すように、レベル２検出信号により割り込みが発生し、ＣＰＵ４が割り込み処理ルーチンへ分岐して、ステップ７０３において「調理」を行うセットを安全な状態、例えば加熱動作を停止するよう制御した後、ステップ７０４において、ＣＰＵ４のレジスタ９の制御ビット５９０ａへの書き込み動作により、この制御ビット５９０をセットして、ＣＰＵ４をスタンバイ状態に制御する。
【００５１】
その後、進入したノイズのレベルがレベル１(Ｈ)、レベル１(Ｌ)、更にレベル０に低下すれば、レベル０検出信号のみにより割り込みが発生し、スタンバイ状態にあったＣＰＵ４はそのスタンバイ状態が解除されて、ステップ７０５の割り込み処理ルーチンを実行する。この割り込み処理ルーチンにより、分周回路８の分周比が元に戻される。更に、ステップ７０６において、セットリセットフリップフロップ回路５０３がリセットされて、ＲＡＭ５内のプロテクトされていた格納情報から、ノイズレベル１(Ｈ)のノイズが発生した時点の「調理」のセットの状態を復帰すると共に、前記セットリセットフリップフロップ回路５０３のリセットと共にセットリセットフリップフロップ回路５０２もリセットされて、レジスタ９及び他のレジスタ５１５、５１６・・の格納情報のプロテクトが解除される。ＣＰＵ４は、これら格納情報及び前記割り込みルーチン発生直後にＲＡＭ（作業用メモリ）６に新たに格納された調理対象の情報に基づいて、中断された「調理」動作を続行する。従って、ノイズの進入後数秒が経過すると、一時的に加熱を止めても、「調理」動作を再開して調理を完了することができる。
【００５２】
ここに、レジスタ９及びＲＡＭ５の格納情報のプロテクトの解除は、レベル０検出信号のみにより行われ、ＣＰＵ４の指令では解除されないので、たとえＣＰＵ４が暴走していたとしても、レジスタ９及びＲＡＭ５内の正しい格納情報は、ＣＰＵ４により誤った情報に書き換えられることが防止される。
【００５３】
所定の時間までに「調理」を完了するように設定されたセットの場合、レベル２のノイズ検出後からレベル０になるまでの期間の数秒間は加熱動作が停止し、「調理」は中断されるが、レベル０になった後は、セットの状態を復帰することにより、レベル１(Ｈ)のノイズが発生した際の「調理」動作の続きを開始し、中断した加熱処理がある場合にはその加熱処理が再開される。数秒間は加熱動作が中断するものの、「調理」動作を継続して、所定の調理は最後まで行われる。
【００５４】
尚、「調理」動作を続行する時には、「調理」用のセットが安全な状態、例えば加熱処理が停止した状態に制御された状態にあって、「調理」動作の中断により調理対象の温度が幾分低下している関係上、その低下温度分温度上昇させるように高めの温度で加熱処理を行う等、所定の処理とは異なる特殊処理を一時的に行っても良い。また、「調理」動作の続行の開始時には、プロテクトが解除されたレジスタ９及びＲＡＭ５及び他のレジスタ５１５、５１６の格納情報と、「調理」動作を中断した時点の調理対象の情報とに基づいて、「調理」動作を再開してもよい。
【００５５】
尚、以上の説明では、ノイズレベル２を越えるノイズが進入する場合を説明したが、ノイズレベル２未満のノイズ等が進入する場合もある。この場合には、ＣＰＵ４はスタンバイ状態に入らない。また、この場合には、レベル１(Ｌ)及びレベル１(Ｈ)の各検出信号６５１、６５２の出力により、図６に示したセットリセットフリップフロップ回路５０２、５０３が制御されると共に、ＣＰＵ４への割り込み処理が行われる。
【００５６】
次に、ノイズ検出回路１１１〜１１８の具体的構成を説明する。図７は、ノイズ検出回路１１１の内部構成を示すブロック図である。他のノイズ検出回路１１２〜１１８の内部構成も同様であるので、これ等の図示は省略する。
【００５７】
図７において、３０１は低位側の第１検出レベルとしてノイズレベル１(Ｌ)を検出し、レベル１(Ｌ)検出信号３１１を出力するレベル検出回路、３０２は高位側の第１検出レベルとしてノイズレベル１(Ｈ)を検出し、レベル１(Ｈ)検出信号３１２を出力するレベル検出回路、３０３は第２検出レベルとしてノイズレベル２を検出し、レベル２検出信号３１３を出力するレベル検出回路である。ここで、レベル１(Ｌ)のノイズは、マイクロコンピュータ１の内部の回路全てが誤動作しない程度の弱いノイズであり、レベル１(Ｈ)のノイズは、マイクロコンピュータ１の内部の回路の何れかで誤動作が起こり始める程度のノイズであり、レベル２のノイズは、マイクロコンピュータ１の内部の回路がかなりの頻度で誤動作する程度のノイズである。３０８は所定の一定周期で周期信号３１５を出力するタイマーであって、周期信号３１５はラッチ３０４にクロック信号３１６に同期して取り込まれ、初期化信号３１４として出力されて、ノイズ検出回路３０１〜３０３を初期化する。ラッチ３０５〜３０７はノイズ検出信号を周期信号３１５により取り込む。前記タイマー３０８からの周期信号３１５が図２のノイズのサンプリングの周期を規定する。また、前記ラッチ３０４からの初期化信号３１４が図２のリセットを指示する信号である。ラッチ３０４が配置されるので、ラッチ３０５〜３０７がノイズ検出信号を取り込んだ後、レベル検出回路３０１〜３０３が初期化される。また、ラッチ３０５〜３０７は、各々、レベル１(Ｌ)検出信号３２１、レベル１(Ｈ)検出信号３２２、レベル２検出信号３２３を出力する。
【００５８】
図８（ａ）は、グランド端子１００に進入するノイズを検出するノイズ検出回路１１１内に備えるレベル検出回路３０１の内部構成を示す。また、同図（ｂ）は、電源端子１０４に進入するノイズを検出するノイズ検出回路１１５内に備えるレベル検出回路４０１の内部構成を示す。
【００５９】
図８（ａ）のレベル検出回路３０１において、２０３は電源電位ＶＤＤを有する配線、２０４はグランド電位ＧＮＤを有する配線、２０６はグランド電位ＧＮＤよりも微小電位低い所定電位ＧＮＤ１の電位を持つ配線である。２３１は第１の電圧発生回路（第１の電圧発生手段）であって、第１及び第２の抵抗２２１、２２２と第１のコンデンサ２２６とを備える。この両抵抗２２１、２２２は電源電位ＶＤＤと前記所定電位ＧＮＤ１とを分圧し、その両者の接続点ｏを所定分圧電圧の電圧発生端子としている。前記第１のコンデンサ２２６は、この電圧発生端子ｏの発生電圧を安定に保持する役目を果たす。２１０はＮｃｈトランジスタであって、ソースはグランド電位ＧＮＤの配線２０４に接続され、ドレインはノイズ検出信号の出力端子ｏｕｔに接続され、ゲートは前記第１の電圧発生回路２３０の電圧発生端子ｏの発生電圧がゲート電圧ＶＮＧとして与えられる。２１１はｐチャネルトランジスタよりなる初期化回路（初期化手段）であって、初期化信号２３０を受けてＯＮし、電源電位ＶＤＤをノイズ検出信号の出力端子ｏｕｔに与えて、この出力端子ｏｕｔの電圧をＨレベルに初期化する。前記初期化信号２３０が出力される周期、即ちノイズ検出回路のリセット周期は、図２に示すように、ノイズサンプリング周期と同一であるが、ノイズサンプリングタイミングの直後に設定される。
【００６０】
図８（ｂ）のレベル検出回路３０２において、２０３は電源電位ＶＤＤを有する配線、２０４はグランド電位ＧＮＤを有する配線、２０５は電源電位ＶＤＤよりも微小電位高い所定電位ＶＤＤ１の電位を持つ配線である。２３２は第２の電圧発生回路（第２の電圧発生手段）であって、第３及び第４の抵抗２２４、２２３と第２のコンデンサ２２５とを備え、この両抵抗２２４、２２３はグランド電位ＧＮＤと前記所定電位ＶＤＤ１とを分圧し、その両者の接続点ｏを所定分圧電圧の電圧発生端子としている。前記第２のコンデンサ２２５は、この電圧発生端子ｏの発生電圧を安定に保持する役目を果たす。２１２はＰｃｈトランジスタであって、ソースは電源電位ＶＤＤの配線２０３に接続され、ドレインはノイズ検出信号の出力端子ｏｕｔに接続され、ゲートは前記第２の電圧発生回路２３２の電圧発生端子ｏの発生電圧がゲート電圧ＶＰＧとして与えられる。２１３はｎチャネルトランジスタよりなる初期化回路（初期化手段）であって、初期化信号２３３を受けてＯＮし、グランド電位ＧＮＤをノイズ検出信号の出力端子ｏｕｔに与えて、この出力端子ｏｕｔの電圧をＬレベルに初期化する。前記初期化信号２３３が出力される周期、即ちノイズ検出回路のリセット周期は、図２に示すように、ノイズサンプリング周期と同一であるが、ノイズサンプリングタイミングの直後に設定される。
【００６１】
次に、図８(ａ)のレベル検出回路３０１の動作を説明する。最初、初期化信号２３０によって初期化回路のＰｃｈトランジスタ２１１がＯＮし、ノイズ検出信号３１１がＨレベルに初期化されて、グランド端子でのノイズが検出されていない状態を示す。次に、グランド電位ＧＮＤがノイズの進入により一瞬下がり、Ｎｃｈトランジスタ２１０のゲート電圧ＶＮＧとグランド電位ＧＮＤとの電位差がＮｃｈトランジスタ２１０の閾値電圧Ｖｔ以上になると、Ｎｃｈトランジスタ２１０がＯＮし、出力端子ｏｕｔのレベル検出信号はＬレベルに変更されて、ノイズが検出される。
【００６２】
図８(ｂ)のレベル検出回路３０２は、電源端子１０４に重畳する電源電位ＶＤＤを越える電位のノイズを検出する。その動作は前記図８(ａ)のレベル検出回路３０１と同様であるので、その説明を省略する。但し、出力端子ｏｕｔのレベル検出信号がＬレベルのときノイズが検出されていないことを示し、レベル検出信号の値がＨレベルのときノイズが検出されたことを示す。
【００６３】
前記図７のノイズ検出回路１１１において、３個のレベル検出回路３０１〜３０３のうち２個のレベル検出回路３０２、３０３は、図８(ａ)のレベル検出回路３０１と同様の構成を持つ。但し、第１の電圧発生回路２３１内の２個の抵抗２２１、２２２の抵抗値の比を変更して、電圧発生端子ｏでの発生電圧を変化させることにより、Ｎｃｈトランジスタ２１０のゲート電圧ＶＮＧが変更されている。これにより、各レベル検出回路３０１〜３０３のノイズ検出レベルを変更している。従って、各レベル検出回路３０１〜３０３は、レベル１(Ｌ)、レベル１(Ｈ)、レベル２のノイズを検出する。他のノイズ検出回路１１２〜１１８についても同様である。
【００６４】
図９は、ノイズ検出回路１１１〜１１８からのレベル検出信号を統合処理する処理回路５００の内部構成を示す。
【００６５】
図９の処理回路５００において、１１１〜１１８は図１で既に説明したノイズ検出回路である。６４１はグランド側のレベル検出回路１１１〜１１４の何れからのレベル１(Ｌ)検出信号を受けてＨレベル信号を出力するＮＡＮＤゲート、６４２は同様にレベル１(Ｈ)検出信号を受けてＨレベル信号を出力するＮＡＮＤゲート、６４３はレベル２検出信号を受けてＨレベル信号を出力するＮＡＮＤゲートである。また、６４６は電源側のレベル検出回路１１５〜１１８の何れかからのレベル１(Ｌ)検出信号を受けてＨレベル信号を出力するＯＲゲート、６４５は同様にレベル１(Ｈ)検出信号を受けてＨレベル信号を出力するＯＲゲート、６４４はレベル２検出信号を受けてＨレベル信号を出力するＯＲゲートである。
【００６６】
更に、６４７はグランド側及び電源側のノイズ検出回路１１１〜１１８からのレベル１(Ｌ)検出信号を受けてそのレベル１(Ｌ)検出信号（Ｈレベル）を出力するＯＲゲート、６４８は同様にレベル１(Ｈ)検出信号を受けてそのレベル１(Ｈ)検出信号を出力するＯＲゲート、６４９はレベル２検出信号を受けてそのレベル２検出信号を出力するＯＲゲートである。加えて、６５０は全てのノイズ検出回路１１１〜１１８がノイズを検出しないときにレベル０検出信号を出力するＮＯＲゲートである。ここで、ノイズ検出回路１１１〜１１８はメモリマップされており、ＣＰＵ４がその値を読み出すことができる。また、ＯＲゲート６４７〜６４９から出力されるレベル１(Ｌ)検出信号、レベル１(Ｈ)検出信号、レベル２検出信号もメモリマップされており、ＣＰＵ４がその値を読み出すことができる。
【００６７】
（変形例）
図１０は、本発明のマイクロコンピュータ１の構成の変形例を示す。図１０の変形例では、４個の電源端子１０４〜１０７と内部電源配線３との間に各々切断スイッチ（第１の切断手段）１２０〜１２３、及び４個のグランド端子１００〜１０３と内部グランド配線２との間に各々切断スイッチ（第２の切断手段）１２５〜１２８を配置すると共に、これ等切断スイッチに対応して各々制御レジスタ１３０〜１３７を配置し、これ等制御レジスタ１３０〜１３７に切断指令を書き込むようにしたものである。各ノイズ検出回路１１１〜１１８は、対応する電源端子１０４〜１７又はグランド端子１００〜１０３と対応する切断手段１２０〜１２３、１２５〜１２８との間の内部電源配線３又は内部グランド配線２の間でノイズを検出する。
【００６８】
本変形例では、何れかの電源端子１０４〜１０７又はグランド端子１００〜１０３からノイズが進入し、対応するノイズ検出回路１１１〜１１８がその検出レベル１（Ｌ）のノイズレベルを検出すると、ＣＰＵ４は、対応する制御レジスタ１３０〜１３７に切断指令を書き込む。その結果、対応する切断スイッチ１２０〜１２３、１２５〜１２８が開放して、対応する電源端子１００〜１０３と内部電源配線３との接続又は対応するグランド端子１０４〜１０７と内部グランド配線２との接続が切断される。この場合、切断スイッチの動作に基づいて、既述したレジスタ９への重要な情報の保存、プロテクトは行われない。従って、電源端子又はグランド端子１００〜１０３にノイズが進入しても、そのノイズレベルが低い段階でノイズが内部電源配線３又は内部グランド配線２に進入することを防止できるので、ＣＰＵ４の正常動作を確保して、ＣＰＵ４により「調理」を行うための所定の処理を中断することなく続行できる。尚、進入したノイズのレベルがレベル１(Ｌ)未満に降下した際には、開放動作した切断スイッチは再び閉動作するようにＣＰＵ４により制御される。
【００６９】
一方、４個の電源端子１０４〜１０７の全て又は４個のグランド端子１００〜１０３の全てにノイズが同時に進入した場合には、電源供給のために、少なくとも１個の電源端子又はグランド端子と内部電源配線３又は内部グランド配線２との接続は確保される。この状況となって、初めて既述したレジスタ９への重要な情報の保存、プロテクトが行われる。従って、ノイズが内部電源配線３又は内部グランド配線２に進入した場合であっても、既述したレジスタ９及びＲＡＭ５への重要な情報の保存、プロテクト、ＣＰＵ４のスタンバイ状態への制御、ノイズ消失状態でのＣＰＵ４のスタンバイ状態への制御の解除により、ＣＰＵ４の暴走を招くことなく所定の処理を復帰、続行させることが可能である。
【００７０】
尚、以上の説明では、図８においてＮチャネルトランジスタ２１０のゲート電位ＶＮＧ、及びＰチャネルトランジスタ２１２のゲート電位ＶＰＧは、共に電圧発生手段２３１、２３２内での抵抗分割によりマイクロコンピュータ１内部で生成したが、入力端子を介してマイクロコンピュータ１の外部から与えても良いのは勿論である。この場合、所定の処理を行うセットの事情に応じてノイズレベル１(Ｌ)、レベル１(Ｈ)、レベル２の値を任意に設定でき、各セット毎に最適な制御が可能になる。
【００７１】
また、以上の説明では、進入したノイズのレベルがレベル１(Ｌ)未満、即ちレベル０に低下した段階でレジスタ９及びＲＡＭ５の保存情報のプロテクトを解除すると共にＣＰＵ４のスタンバイ状態を解除し、クロック信号の分周比を元に戻したが、その他、これ等の解除をレベル１(Ｈ)未満に低下した段階で行っても良いのは勿論である。更に、レベル１(Ｌ)とレベル１(Ｈ)とは１つのレベルに共通化しても良い。
【００７２】
【発明の効果】
以上説明したように、請求項１ないし請求項１７記載の発明のマイクロコンピュータによれば、ノイズの進入時に、第１検出レベルのノイズが検出された時点、即ち全く正常に等しい状況において、所定の処理の続行に必要な重要な情報が後の復帰に備えてプロテクトされ、その後、第２検出レベルでＣＰＵの動作が停止制御される。従って、ノイズが第１検出レベル未満に低下すると、前記プロテクトされた重要な且つ正しい情報に基づいてＣＰＵは所定の処理を続行することができる。しかも、重要な情報のみが書き換え不要に保存、プロテクトされるので、ＣＰＵの暴走を避けることができる。
【００７３】
特に、請求項５記載の発明によれば、ノイズが第１検出レベル未満に低下すると、この時点で、ノイズ検出手段の出力により初めて保存、プロテクトされた正しい情報の書き換えが可能になるので、たとえＣＰＵが暴走しても、この暴走ＣＰＵで前記プロテクトされた情報が誤って書き換えられることが確実に防止される。
【００７４】
また、請求項７及び請求項８記載の発明によれば、ＣＰＵの停止後、処理の対象についての状況が変化等した場合であっても、更新された情報を用いた処理の続行、又は特殊処理を行ったので、所定の処理を一時中断させても、その所定の処理を中断せずに完了したとほぼ同様の結果が得られる。
【００７５】
更に、請求項９記載の発明によれば、クロック信号が分周されてＣＰＵに与えられるので、ノイズの進入によりクロック信号の周期が見かけ上短くなっても、このクロック信号を分周した信号をＣＰＵに与えたので、ＣＰＵがノイズで誤動作することを有効に防止でき、ＣＰＵの暴走を効果的に防止できる。
【００７６】
加えて、請求項１１ないし請求項１５記載の発明によれば、ノイズレベルを設定するのに好適なノイズ検出手段を提供できる。
【００７７】
また、請求項１６記載の発明によれば、ノイズの進入時に、ノイズレベルが低い段階で電源端子又はグランド端子と内部電源配線又は内部グランド配線との接続を断ったので、ノイズによる所定の処理の誤動作を未然に且つ実に防止することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態におけるマイクロコンピュータの内部構成を示すブロック図である。
【図２】 ノイズ波形並びにノイズ検出回路リセット及びサンプリング周期を示す図である。
【図３】 同マイクロコンピュータのノイズ進入時での割り込み処理ルーチンを示す流れ図である。
【図４】 本発明の実施の形態のマイクロコンピュータのノイズ進入時における動作を示す図である。
【図５】 同マイクロコンピュータのメインルーチンを示す流れ図である。
【図６】 同マイクロコンピュータの特徴部分を示す内部構成図である。
【図７】 同マイクロコンピュータに備えるノイズ検出回路の内部構成を示すブロック図である。
【図８】 同ノイズ検出回路に備えるレベル検出回路の具体的構成を示し、（ａ）はグランド側のノイズ検出用、（ｂ）は電源電圧側のノイズ検出用である。
【図９】 同マイクロコンピュータに備える複数のノイズ検出回路のノイズ検出信号の処理回路を示すブロック図である。
【図１０】 本発明の実施の形態のマイクロコンピュータの変形例を示す図である。
【符号の説明】
１ マイクロコンピュータ
２ 内部電源配線
３ 内部グランド配線
４ ＣＰＵ
５ ＲＡＭ（記憶手段）
６ ＲＡＭ
７ ＲＯＭ
８ 分周回路
９ レジスタ（記憶手段）
１００〜１０３ 外部グランド端子
１０４〜１０７ 外部電源端子
１０８ 発振入力端子
１１１〜１１８ ノイズ検出回路
レベル１(Ｌ) 低位側の第１検出レベル
レベル１(Ｈ) 高位側の第１検出レベル
レベル２ 第２検出レベル
１２０〜１２３
１２５〜１２８ 切断スイッチ
１３０〜１３７ 制御レジスタ
ＶＤＤ 電源電圧
ＧＮＤ グランド電位
２１０ Ｎｃｈトランジスタ
２１１、２１３ 初期化回路（初期化手段）
２１２ Ｐｃｈトランジスタ
２２１ 第１の抵抗
２２２ 第２の抵抗
２２３ 第４の抵抗
２２４ 第３の抵抗
２２５ 第２のコンデンサ
２２６ 第１のコンデンサ
２３０、２３３ 初期化信号
２３１ 第１の電圧発生回路（第１の電圧発生回路）
２３２ 第２の電圧発生回路（第２の電圧発生回路）
ｏ 電圧発生端子
３０１〜３０３ レベル検出回路
ｏｕｔ ノイズ検出信号の出力端子
３１１〜３１６ レベル検出信号
３１５ 周期信号
３１６ クロック信号
５０２、５０３ セットリセットフリップフロップ回路
５３０ プロテクト手段
５４０ 中断制御手段
５５０ 復帰手段
５６０ 分周手段
５７０ 継続手段
８０１ 簡易処理ルーチン
８０２ 通常処理ルーチン
Claims (17)
- ノイズレベルの低い段階で所定の処理に必要な情報をプロテクトし、
ノイズレベルが前記ノイズレベルの低い段階からこの低い段階のノイズレベルよりも高いノイズレベルになるまでの間は、前記プロテクトした情報を用いてＣＰＵの動作を継続し、
その後、前記高いノイズレベルになると前記ＣＰＵを停止させる
ことを特徴とするマイクロコンピュータ。 - ＣＰＵ及び記憶手段を備えて所定の処理を行うマイクロコンピュータであって、
第１検出レベル及びこの検出レベルを超える第２検出レベルを基準にノイズを検出するノイズ検出手段と、
前記所定の処理の動作中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出したとき、前記所定の処理の続行に必要な重要な情報を前記記憶手段に書き換え不能に保存するプロテクト手段と、
ノイズレベルが前記第１検出レベルを越えてから前記第２検出レベルになるまでの間において前記ＣＰＵが前記プロテクト手段により書き換え不能に保存された前記所定の処理の続行に必要な重要な情報を用いて前記所定の処理の動作を継続している状況で前記ノイズ検出手段が前記第２検出レベルでノイズを検出したとき、前記ＣＰＵによる所定の処理を中断させる中断制御手段と
を備えたことを特徴とするマイクロコンピュータ。 - 更に、前記所定の処理の中断中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出しなくなったとき、前記プロテクト手段で保存された重要な情報を用いて前記所定の処理の動作を続行させる復帰手段を備えた
ことを特徴とする請求項２記載のマイクロコンピュータ。 - 前記第１検出レベルは、所定の低位側の検出レベルと所定の高位側の検出レベルとにより構成され、
前記プロテクト手段は、前記ノイズ検出手段が前記低位側の検出レベルでノイズを検出したとき、この検出時に前記ＣＰＵの状態を決定する重要な情報を前記記憶手段に書き換え不能に保存すると共に、前記ノイズ検出手段が前記高位側の検出レベルでノイズを検出したとき、前記所定の処理の状態を示す重要な情報を前記記憶手段に書き換え不能に保存し、
前記復帰手段は、ノイズ検出手段が前記低位側の検出レベルでノイズを検出しなくなったとき、前記プロテクト手段で保存された前記ＣＰＵの状態を決定する重要な情報及び前記所定の処理の状態を示す重要な情報を用いて前記所定の処理の動作を続行させる
ことを特徴とする請求項２又は３記載のマイクロコンピュータ。 - 前記復帰手段は、
前記ノイズ検出手段の出力を受け、前記第１検出レベルでノイズが検出されなくなったとき、前記ノイズ検出手段の出力に基づいて、前記プロテクト手段により保存された重要な情報の書き換えを可能にする
ことを特徴とする請求項２〜４の何れか１項に記載のマイクロコンピュータ。 - 前記復帰手段は、
前記プロテクト手段により保存された重要な情報及び前記所定の処理の中断時における情報を用いて前記所定の処理の動作の続行を開始する
ことを特徴とする請求項２〜４の何れか１項に記載のマイクロコンピュータ。 - 前記復帰手段は、
前記所定の処理の動作を続行する時、前記プロテクト手段により保存された重要な情報及びその続行の開始時の情報を用いて、前記所定の処理の動作を続行する
ことを特徴とする請求項２〜４の何れか１項に記載のマイクロコンピュータ。 - 前記復帰手段は、
前記所定の処理の動作を続行しようとする時、最初に、前記所定の処理とは異なる特殊処理を行う
ことを特徴とする請求項２〜４の何れか１項に記載のマイクロコンピュータ。 - 前記ＣＰＵは、所定周期のクロック信号を受け、このクロック信号に基づいて動作し、
前記所定の処理の動作中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出したとき、前記クロック信号を分周し、この分周したクロック信号を前記ＣＰＵに与える分周手段を備えた
ことを特徴とする請求項２〜４の何れか１項に記載のマイクロコンピュータ。 - 前記所定の処理の動作中に前記ノイズ検出手段が前記第１検出レベルでノイズを検出したとき、前記所定の処理を簡易にした簡易処理を行う継続手段を備えた
ことを特徴とする請求項２〜４の何れか１項に記載のマイクロコンピュータ。 - 前記ノイズ検出手段は、
電圧発生端子に所定電圧を発生する第１の電圧発生手段と、
ソースがグランドに接続され、ドレインをノイズ検出信号の出力端子とし、ゲートに前記第１の電圧発生手段の所定電圧を受けるＮチャンネルトランジスタと、
前記出力端子の電圧をＨレベルに初期化する初期化手段とを備える
ことを特徴とする請求項２〜４の何れか１項に記載のマイクロコンピュータ。 - 前記第１の電圧発生手段は、
電源と前記電圧発生端子とに接続された第１の抵抗及び第１のコンデンサと、
グランド電位未満の電位を有する配線と前記電圧発生端子とに接続された第２の抵抗とを備える
ことを特徴とする請求項１１記載のマイクロコンピュータ。 - 前記ノイズ検出手段は、
電圧発生端子に所定電圧を発生する第２の電圧発生手段と、
ソースが電源に接続され、ドレインをノイズ検出信号の出力端子とし、ゲートに前記第２の電圧発生手段の所定電圧を受けるＰチャンネルトランジスタと、
前記出力端子の電圧をＬレベルに初期化する初期化手段とを備える
ことを特徴とする請求項２〜４の何れか１項に記載のマイクロコンピュータ。 - 前記第２の電圧発生手段は、
グランドと前記電圧発生端子とに接続された第３の抵抗及び第２のコンデンサと、
電源電位を越える電位を有する配線と前記電圧発生端子とに接続された第４の抵抗とを備える
ことを特徴とする請求項１３記載のマイクロコンピュータ。 - 前記初期化手段は、所定周期毎に１回初期化する
ことを特徴とする請求項１１又は１３記載のマイクロコンピュータ。 - 複数の電源端子及び複数のグランド端子と、
内部電源配線及び内部グランド配線と、
前記複数の電源端子と前記内部電源配線との間に配置された複数の第１の切断手段と、
前記複数のグランド端子と前記内部グランド配線との間に配置された複数の第２の切断手段とを備え、
前記プロテクト手段、前記中断制御手段及び前記復帰手段は、前記第１の切断手段が切断動作をした状態、又は前記第２の切断手段が切断動作をした状態で初めて動作可能になる
ことを特徴とする請求項２〜４の何れか１項に記載のマイクロコンピュータ。 - 前記ＣＰＵの停止後、ノイズレベルが前記ノイズレベルの低い段階を下回ると、前記プロテクトした情報を用いて前記ＣＰＵの動作を再開する
ことを特徴とする請求項１記載のマイクロコンピュータ。
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