JP5111057B2

JP5111057B2 - 制御装置

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Publication number: JP5111057B2
Application number: JP2007282730A
Authority: JP
Inventors: 昌憲栗本
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-10-31
Filing date: 2007-10-31
Publication date: 2012-12-26
Anticipated expiration: 2027-10-31
Also published as: JP2009110332A

Description

本発明は、制御装置に関し、特に、システム全体が同一のチップ上に設けられたＳＯＣ（System On Chip）構造のマイコン等において電圧のノイズによる不具合を防止するための技術に関する。

従来から、複数の回路や装置からなるシステム全体が同一のチップ上に設けられたＳＯＣ構造のマイコンが採用されている。ＳＯＣ構造の例としては、例えば、所定のデジタル処理を行うデジタル回路と、クロックを前記デジタル回路へ入力させるクロック発生装置と、電源電圧を前記デジタル回路へ入力させるレギュレータと、前記クロックの周波数の変更制御を行う周波数制御信号を生成し前記クロック発生装置へ入力させる動作、または前記電源電圧の変更制御を行う電圧制御信号を生成し前記レギュレータへ入力させる動作を行う周波数／電圧制御回路とを同一のチップ上に設けた構造が挙げられる。

ＳＯＣ構造のマイコンにおいては、しばしば、電源電圧へのノイズによる誤動作が問題となる。ノイズによる誤動作を防ぐための技術は、例えば、特許文献１等に開示されている。

特開２００２−２２２９１９号公報

特許文献１に開示される半導体集積回路においては、一の回路ブロックがノイズを検出すると、他の回路ブロックに対して、割り込み処理を行うことにより、誤動作を防止しているので、割り込みに伴い、処理が煩雑になるという問題点があった。

本発明は上記の問題点を解決するためになされたものであり、簡易な処理でノイズによる誤動作を低減できる制御装置を提供することを目的とする。

本発明の一実施の形態において、周波数／電圧制御回路は、最大デジタル量のうち基準デジタル量を上回るものが一つでもあった場合には、電源電圧がＮＧであると判定し、クロック発生装置から出力されるクロックの周波数やレギュレータから出力される電源電圧を変更しない。

本発明においては、割り込み処理を行う必要がないので、簡易な処理でノイズによる誤動作を低減できる。

以下、本発明の各実施の形態について、図１〜１３を参照して詳細に説明する。

＜実施の形態１＞
図１は、本発明の実施の形態１に係る制御装置１の構成を示すブロック図である。

制御装置１は、デジタル回路１０と、クロック発生装置２０と、レギュレータ３０と、周波数／電圧制御回路４０と、メモリ５０とを同一のチップ上に備えている。

デジタル回路１０は、所定のデジタル処理を行う回路である（ＣＰＵ等）。クロック発生装置２０は、クロックをデジタル回路１０へ入力させる装置である。レギュレータ３０は、電源電圧をデジタル回路１０へ入力させる装置である。

周波数／電圧制御回路４０は、周波数制御信号を生成しクロック発生装置２０へ入力させることにより、クロック発生装置２０から出力されるクロックの周波数を制御している。すなわち、周波数／電圧制御回路４０は、クロックの周波数を変更する場合には、変更を指示する周波数制御信号を生成しクロック発生装置２０へ入力させる。

また、周波数／電圧制御回路４０は、電源電圧制御信号を生成しレギュレータ３０へ入力させることにより、レギュレータ３０から出力される電源電圧を制御している。すなわち、周波数／電圧制御回路４０は、電源電圧を変更する場合には、変更を指示する電源電圧制御信号を生成しレギュレータ３０へ入力させる。

デジタル回路１０は、複数のノイズモニタ１１と一のアナログ／デジタル変換器１２と比較器１３とを有している。

複数のノイズモニタ１１は、デジタル回路１０全体にわたって複数の箇所に配置され、電源電圧またはグランド電圧を時系列でモニタすることにより、基準電圧に対する差分すなわちノイズに関するアナログ量をそれぞれ得る。

具体的には、図２〜３のタイミングチャートに示されるように、所定の時間範囲を示すタイミングウィンドウＴＷ_n（ｎ：自然数）において、最大値と最小値との差すなわちピーク・トゥ・ピーク電圧（第１のアナログ量）と、極大値および極小値の個数すなわちピーク数（第２のアナログ量）と、直前のタイミングウィンドウＴＷ_n-1に対するピーク・トゥ・ピーク電圧の変化量（第３のアナログ量）と、直前のタイミングウィンドウＴＷ_n-1に対するピーク数の変化量（第４のアナログ量）と、電源電位の最大アンダーシュート値またはグランド電位の最大オーバーシュート値（第５のアナログ量）とが、ノイズに関するアナログ量として取得され、アナログ／デジタル変換器１２へ入力される。なお、図２〜３の詳細については、後述する。

図１を参照して、アナログ／デジタル変換器１２は、複数のノイズモニタ１１でそれぞれ得られた第１乃至第５のアナログ量を、それぞれ、第１乃至第５のデジタル量へアナログ／デジタル変換する。

比較器１３は、アナログ／デジタル変換器１２と一体に設けられ、アナログ／デジタル変換器１２で得られた各デジタル量を、複数のノイズモニタ１１同士で比較することにより一の最大デジタル量を導出し、ノイズ情報として周波数／電圧制御回路４０へ入力させる。すなわち、第１乃至第５のデジタル量それぞれに対応して、第１乃至第５の最大デジタル量が導出され、周波数／電圧制御回路４０へ入力される。

周波数／電圧制御回路４０は、入力された各最大デジタル量を、予め設定された所定の基準デジタル量と比較する。そして、第１乃至第５の最大デジタル量のうち一つでも基準デジタル量を上回るものがあった場合には、電源電圧がＮＧであると判定し、変更を指示しないような制御信号を生成する。

具体的には、周波数／電圧制御回路４０は、図４に示されるように、第１乃至第５の最大デジタル量がそれぞれ正入力端子へ入力される比較回路Ｃ１〜Ｃ５と、比較回路Ｃ１〜Ｃ５からの出力信号が入力されるＯＲ回路Ｏ１とを内蔵している。比較回路Ｃ１〜Ｃ５の負入力端子には、予め設定された所定の基準デジタル量（比較回路毎に異なるが、例えば、８ビット長であれば、”ＬＬＨＬＬＬＬＬ”等）が入力される。各比較回路は、最大デジタル量が基準デジタル量より大きい場合には、Ｈレベル信号をＯＲ回路Ｏ１へ入力させ、最大デジタル量が基準デジタル量以下である場合には、Ｌレベル信号をＯＲ回路Ｏ１へ入力させる。これにより、第１乃至第５の最大デジタル量のうち基準デジタル量を上回るものが一つでもあった場合には、ＯＲ回路Ｏ１からの出力信号をＨレベルとし、電源電圧がＮＧであると判定できる。なお、比較回路Ｃ１〜Ｃ５は、周波数／電圧制御回路４０内にではなく、比較器１３内に設けられてもよい。

図２は、制御装置１の周波数制御を示すタイミングチャートである。図２においては、一連のタイミングウィンドウＴＷ１〜ＴＷ７が示されている。

タイミングウィンドウＴＷ１では、電源電圧において、ほとんど変動はない。従ってタイミングウィンドウＴＷ１の終了時点では、電源電圧はＯＫと判定される。よって、引き続くタイミングウィンドウＴＷ２における周波数の変更制御は、実施可能と判定される。なお、図２では、タイミングウィンドウＴＷ２において、周波数の変更制御は実施されていないが、仮に他のコントローラ等から指示があれば、実施される。

また、タイミングウィンドウＴＷ２では、電源電圧において、ほとんど変動はない。従ってタイミングウィンドウＴＷ２の終了時点では、電源電圧はＯＫと判定される。よって、引き続くタイミングウィンドウＴＷ３における周波数の変更制御は、実施可能と判定される。なお、図２では、タイミングウィンドウＴＷ３において、周波数の変更制御は実施されていないが、仮に他のコントローラ等から指示があれば、実施される。

また、タイミングウィンドウＴＷ３では、クロックの立ち下がりに起因して、電源電圧において、ピーク・トゥ・ピーク電圧が大きく変動している。従ってタイミングウィンドウＴＷ３の終了時点では、電源電圧はＮＧと判定される。よって、引き続くタイミングウィンドウＴＷ４における周波数の変更制御は、実施不可能と判定される。

また、タイミングウィンドウＴＷ４では、未だ、電源電圧において、ピーク・トゥ・ピーク電圧が大きく変動している。従ってタイミングウィンドウＴＷ４の終了時点において、電源電圧はＮＧと判定される。よって、引き続くタイミングウィンドウＴＷ５における周波数の変更制御は、実施不可能と判定されるので、仮に他のコントローラ等から指示があっても、実施されない。

また、タイミングウィンドウＴＷ５では、電源電圧において、ほとんど変動はない。従ってタイミングウィンドウＴＷ５の終了時点では、電源電圧はＯＫと判定される。よって、引き続くタイミングウィンドウＴＷ６における周波数の変更制御は、実施可能と判定される。なお、図２では、タイミングウィンドウＴＷ６において、周波数の変更制御（２逓倍）が実施されている。

図３は、制御装置１の電源電圧制御を示すタイミングチャートである。図３においては、一連のタイミングウィンドウＴＷ１〜ＴＷ７が示されている。

タイミングウィンドウＴＷ１では、電源電圧において、ほとんど変動はない。従ってタイミングウィンドウＴＷ１の終了時点では、電源電圧はＯＫと判定される。よって、引き続くタイミングウィンドウＴＷ２における電源電圧の変更制御は、実施可能と判定される。なお、図３では、タイミングウィンドウＴＷ２では、電源電圧の変更制御は実施されていないが、仮に他のコントローラ等から指示があれば、実施される。

また、タイミングウィンドウＴＷ２では、電源電圧において、ほとんど変動はない。従ってタイミングウィンドウＴＷ２の終了時点では、電源電圧はＯＫと判定される。よって、引き続くタイミングウィンドウＴＷ３における電源電圧の変更制御は、実施可能と判定される。なお、図３では、タイミングウィンドウＴＷ３において、電源電圧の変更制御は実施されていないが、仮に他のコントローラ等から指示があれば、実施される。

また、タイミングウィンドウＴＷ３では、電源電圧において、ほとんど変動はない。従ってタイミングウィンドウＴＷ３の終了時点では、電源電圧はＯＫと判定される。よって、引き続くタイミングウィンドウＴＷ４における電源電圧の変更制御は、実施可能と判定される。なお、図３では、タイミングウィンドウＴＷ４において、電源電圧の変更制御（１．０Ｖから０．９Ｖへの０．１Ｖの降圧）が実施されている。

また、タイミングウィンドウＴＷ４では、降圧の反動に起因して、電源電圧において、最大アンダーシュートが大きくなっている。従ってタイミングウィンドウＴＷ４の終了時点において、電源電圧はＮＧと判定される。よって、引き続くタイミングウィンドウＴＷ５における電源電圧の変更制御は、実施不可能と判定されるので、仮に他のコントローラ等から指示があっても、実施されない。

また、タイミングウィンドウＴＷ５では、電源電圧において、ピーク・トゥ・ピーク電圧が大きく変動している。従ってタイミングウィンドウＴＷ５の終了時点において、電源電圧はＮＧと判定される。よって、引き続くタイミングウィンドウＴＷ６における電源電圧の変更制御は、実施不可能と判定されるので、仮に他のコントローラ等から指示があっても、実施されない。

また、タイミングウィンドウＴＷ６では、電源電圧において、ほとんど変動はない。従ってタイミングウィンドウＴＷ６の終了時点では、電源電圧はＯＫと判定される。よって、引き続くタイミングウィンドウＴＷ７における電源電圧の変更制御は、実施可能と判定される。なお、図３では、タイミングウィンドウＴＷ７において、電源電圧の変更制御は実施されていないが、仮に他のコントローラ等から指示があれば、実施される。

図５は、本実施の形態に係る制御装置１の有効性を示す回路図である。図５（ａ）には、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とからなるインバータＩ１が開示されている。ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１は、いずれも、閾値電圧が０．４５Ｖであり、インバータＩ１は、０．７Ｖの電源電圧で動作している。

図５において、インバータＩ１へＬレベル電位が入力された場合には、ＰＭＯＳトランジスタＰ１は、ゲート・ソース間電圧が０．７Ｖ−０Ｖ＝０．７Ｖ＞０．４５ＶとなるのでＯＮ状態となり、ＮＭＯＳトランジスタＮ１は、ゲート・ソース間電圧が０Ｖ−０Ｖ＝０Ｖ＜０．４５ＶとなるのでＯＦＦ状態となる。このとき、例えば図５（ｂ）に示されるように、最大アンダーシュートが０．２Ｖのノイズが電源ラインに起因していても、ＰＭＯＳトランジスタＰ１は、ゲート・ソース間電圧が０．５Ｖ−０Ｖ＝０．５Ｖ＞０．４５ＶとなるのでＯＮ状態を保つことが可能である。

次に、上記の状態で、電源制御（０．１Ｖ降圧）を行うとする。この場合には、電源ラインにノイズが起因していなければ、ＰＭＯＳトランジスタＰ１は、ゲート・ソース間電圧が０．６Ｖ−０Ｖ＝０．６Ｖ＞０．４５ＶとなるのでＯＮ状態を保ち問題なく動作するはずであるが、最大アンダーシュート時にはゲート・ソース間電圧が０．４Ｖ−０Ｖ＝０．４Ｖ＜０．４５ＶとなるのでＯＦＦ状態となる。このとき、ＮＭＯＳトランジスタＮ１もＯＦＦ状態となるので、インバータＩ１の出力はＨｉ−Ｚとなる。従って、インバータＩ１の出力がそのまま後段へ伝達された場合には誤動作を引き起こすという問題点がある。しかし、本実施の形態に係る制御装置１は、電源電位の最大アンダーシュート値が基準値を上回った場合には、クロックの周波数や電源電圧を変更しないような制御を行うので、誤動作を低減することが可能となる。

なお、上述においては、図１を用いて、アナログ／デジタル変換器１２が、比較器１３と一体に設けられる場合について説明した。しかし、これに限らず、あるいは、図６に制御装置１ａ（デジタル回路１０ａ）として示されるように、アナログ／デジタル変換器１２は、比較器１３と一体にではなく、ノイズモニタ１１と一体に設けられてもよい。

図７は、図６に示されるようにノイズモニタ１１とアナログ／デジタル変換器１２とが一体に設けられた場合の詳細な構成例を示す回路図であり、特開２００１−２３６２４０号公報において第８図として開示されている周知の技術である。図７の回路では、電源電位ＶＤＤより高い電圧がノイズとして電源電位ＶＤＤに乗ることで、ＰＭＯＳトランジスタ２１２において、ゲート・ソース間電圧が閾値を超えるので、ＰＭＯＳトランジスタ２１２がＯＮし、その結果、電位ｏｕｔがＨレベルとなり、ノイズが検出可能となる。上記の閾値は、抵抗２２３，２２４の抵抗比で決まるが、閾値の異なるこの回路を一箇所に複数配置（例えば８個とし、閾値は降順とする）し一のノイズモニタ１１を構成することで、ノイズモニタ１１からは、例えば電源電位ＶＤＤのオーバーシュートに対して”ＨＨＨＬＬＬＬＬ”のような信号が出力される。

このように、本実施の形態に係る制御装置１，１ａによれば、周波数／電圧制御回路４０は、ノイズに関する第１乃至第５の最大デジタル量のうち基準デジタル量を上回るものが一つでもあった場合には、電源電圧がＮＧであると判定し、クロックの周波数や電源電圧を変更しないような制御を行う。従って、特許文献１と比較して、割り込み処理を行う必要がないので、簡易な処理でノイズによる誤動作を低減できる。

＜実施の形態２＞
実施の形態１においては、図７に示されるようなノイズモニタ１１を、図１および図６に示されるようにデジタル回路１０全体にわたって複数の箇所にそれぞれ配置し、電源電圧またはグランド電圧を時系列でモニタすることにより、基準電圧に対する差分すなわちノイズに関するアナログ量をそれぞれ得る。しかし、電源電圧が可変電圧である場合には、電源電圧またはグランド電圧においてＤＣ成分が変動するので、ＯＫ／ＮＧの判定が困難となるという問題点がある。

図８は、本発明の実施の形態２に係る制御装置１ｂの構成を示すブロック図である。図８は、実施の形態１に係る図１および図６において、チップの外部から電源電圧またはグランド電圧を供給する電源パッドＶＤＤ−ＰＡＤまたはグランドパッドＧＮＤ−ＰＡＤに近接して、参照用のノイズモニタ１１ａを追加するとともに、ノイズモニタ１１の出力からノイズモニタ１１ａの出力を減算する比較器Ｃ６または比較器Ｃ７を追加したものである（デジタル回路１０ｂ）。なお、比較器Ｃ６または比較器Ｃ７は、ノイズモニタ１１と同数が設けられ、全てのノイズモニタ１１の出力は、ノイズモニタ１１ａの出力が減算された後に、アナログ／デジタル変換器１２へ入力される。

電源パッドＶＤＤ−ＰＡＤ（またはグランドパッドＧＮＤ−ＰＡＤ）における電源電圧（またはグランド電圧）は、電源ライン（またはグランドライン）へのノイズの影響を受けることはない。従って、ノイズモニタ１１の出力において、電源パッドＶＤＤ−ＰＡＤまたはグランドパッドＧＮＤ−ＰＡＤに近接して配置されたノイズモニタ１１ａの出力を差し引くことにより、ＤＣ成分の変動を相殺し相対差分を得ることが可能となる。

このように、本実施の形態に係る制御装置１ｂは、参照用のノイズモニタ１１ａと、ノイズモニタ１１とアナログ／デジタル変換器１２との間に介在しノイズモニタ１１の出力からノイズモニタ１１ａの出力を減算する比較器（減算器）Ｃ６〜Ｃ７をさらに備えている。従って、実施の形態１に比較して、電源電圧が可変電圧である場合においても、電源電圧またはグランド電圧におけるＤＣ成分の変動を相殺し、ＯＫ／ＮＧの判定を容易とすることができる。

＜実施の形態３＞
実施の形態１においては、デジタル回路１０全体にわたって複数の箇所に配置された複数のノイズモニタ１１により得られたノイズに関するアナログ量は、アナログ／デジタル変換器１２によりデジタル量へ変換され、周波数／電圧制御回路４０により基準デジタル量と比較される。しかし、デジタル回路１０内において、位置によりタイミングマージンが異なる場合には、上記の比較動作において、ノイズモニタ１１毎に異なる重み付けを行ってもよい。

図９は、本発明の実施の形態３に係る制御装置による基準値の重み付けの例を模式的に示す概念図である。

図９に示されるように、デジタル回路１０は、３（行）×３（列）＝９（ブロック）分割されている。

図９に示されるように、各行は、上方から下方へ向かって、Ｔ（Top）行、Ｍ（Middle）行、およびＢ（Bottom）行と命名されており、各列は、左方から右方へ向かって、Ｗ（West）列、Ｍ（Middle）列、およびＥ（East）列と命名されている。

すなわち、デジタル回路１０は、９つのブロックＴＷ，ＴＭ，ＴＥ，ＭＷ，ＭＭ，ＭＥ，ＢＷ，ＢＭ，ＢＥに分割され、ブロック毎に、異なる重みを付与されたノイズモニタ１１が配置される。図９においては、ブロックＴＷ，ＴＭ，ＴＥ，ＭＷ，ＭＭ，ＭＥ，ＢＷ，ＢＭ，ＢＥに対して、それぞれ、１．２，１．１，１．０，１．０，１．０，１．０，１．０，１．０，０．９の重みが付与されている。具体的には、これらの値は、レジスタファイルやＲＯＭテーブル等に保存されており、アナログ／デジタル変換時にアナログ／デジタル変換器１２によりデジタル量へ付与すなわち乗算される。

従って、１より大きい重みが付与されるブロックＴＷ，ＴＭは、重みとして１が付与される（言い換えれば重みが付与されない）ブロックＴＥ，ＭＷ，ＭＭ，ＭＥ，ＢＷ，ＢＭに比較して、周波数／電圧制御回路４０において最大デジタル量が基準デジタル量を超えて電源電圧がＮＧと判定される可能性が高くなる。一方、１より小さい重みが付与されるブロックＢＥは、重みとして１が付与されるブロックＴＥ，ＭＷ，ＭＭ，ＭＥ，ＢＷ，ＢＭに比較して、周波数／電圧制御回路４０において最大デジタル量が基準デジタル量を超えて電源電圧がＮＧと判定される可能性が低くなる。

これらの重みは、タイミングマージンによって決定する。例えば、デジタル回路１０内の全タイミングパスに対するスラック量（余裕度）の平均値と、各ブロックのスラック量とを算出し、両者の比を重みとする。これにより、タイミングが厳しいパスが多いブロックＴＷ，ＴＭでは、電源ラインやグランドラインに起因するノイズ検知の基準を緩め、過剰な制御を防ぐことができる。

このように、本実施の形態に係る制御装置によれば、アナログ／デジタル変換器１２は、変換対象となるアナログ量を得たノイズモニタ１１のデジタル回路１０内の位置に応じた重みをデジタル量へ付与しつつアナログ／デジタル変換する。また、アナログ／デジタル変換器１２は、重みを、デジタル回路１０内の物理ブロック（ブロックＴＷ，ＴＭ，ＴＥ，ＭＷ，ＭＭ，ＭＥ，ＢＷ，ＢＭ，ＢＥ）毎に定める。従って、タイミングが厳しいパスが多いブロックにおいても、過剰な制御を防ぐことができる。

＜実施の形態４＞
実施の形態３においては、重みを、デジタル回路１０内の物理ブロック毎に定める場合について説明した。しかし、デジタル回路１０を物理的配置のみに基づき単純に分割させた場合には、タイミングマージンの算出が煩雑になるので、重みの算出が煩雑になる場合がある。

図１０は、本発明の実施の形態４に係る制御装置による基準値の重み付けの例を模式的に示す概念図である。本実施の形態においては、デジタル回路１０がＣＰＵからなる場合について説明する。

ＣＰＵからなるデジタル回路１０は、メモリインタフェースからなるブロック１０１、算術演算器からなるブロック１０２、浮動小数点演算器からなるブロック１０３、割込みコントローラからなるブロック１０４、命令デコーダからなるブロック１０５、乗算器からなるブロック１０６、およびマイクロコントローラからなるブロック１０７に分割されている。また、ブロック１０１，１０７は比較的に規模が大きいので、ブロック１０１はブロック１０１ａ，１０１ｂに、ブロック１０６はブロック１０６ａ，１０６ｂ，１０６ｃに、それぞれ、さらに下位階層へ分割されている。すなわち、図１０は、図８においてデジタル回路１０を、物理ブロックにではなく、機能ブロックに分割させたものである。

図１０においては、ブロック１０１ａ，１０１ｂ，１０２，１０３，１０４，１０５，１０６ａ，１０６ｂ，１０６ｃ，１０７に対して、それぞれ、１．２，１．０，１．１，１．０，１．０，１．０，１．０，１．０，１．０，０．９の重みが付与されている。

このように、本実施の形態に係る制御装置は、重みを、デジタル回路１０内の物理ブロック毎にではなく、論理的な意味を有する機能ブロック（ブロック１０１〜１０７）毎に定める。従って、実施の形態３に比較して、重みの算出を容易に行うことが可能となる。

＜実施の形態５＞
実施の形態１においては、図１〜２を用いて上述したように、周波数／電圧制御回路４０は、電源電圧がＮＧであると判定された場合には、クロック発生装置２０から出力されるクロックに関して、周波数の変更は行わないものの、クロック自体はデジタル回路１０へそのまま入力させる。しかし、あるいは、周波数／電圧制御回路４０は、誤動作が発生する可能性が高い場合には、デジタル回路１０へのクロックの入力を遮断することによりデジタル回路１０の動作を停止（ホールド）してもよい。

図１１は、本発明の実施の形態５に係る制御装置１ｃの構成を示すブロック図である。図１１は、実施の形態１に係る図１において、デジタル回路１０とクロック発生装置２０との間にＡＮＤ回路Ａ１を介在させたものである。ＡＮＤ回路Ａ１においては、一方入力端子に、クロック発生装置２０から出力されるクロックが入力され、他方入力端子に、周波数／電圧制御回路４０において生成される動作ホールド制御信号が入力され、これらの論理積が、ホールド制御後クロックとしてデジタル回路１０へ入力される。

周波数／電圧制御回路４０は、電源電圧がＯＫであると判定した場合にはＨレベルの動作ホールド制御信号を、電源電圧がＮＧであると判定した場合にはＬレベルの動作ホールド制御信号を、それぞれＡＮＤ回路Ａ１の他方入力端子へ入力させる。これにより、電源電圧がＮＧであると判定した場合に、デジタル回路１０へのクロックの入力を遮断することができる。

図１２は、制御装置１ｃの周波数制御を示すタイミングチャートである。図１２においては、一連のタイミングウィンドウＴＷ１〜ＴＷ１０が示されている。

図１２においては、タイミングウィンドウＴＷ６において、周波数の変更制御（２逓倍）が実施されている。

この変更制御に起因して、タイミングウィンドウＴＷ６〜ＴＷ７の終了時点において、電源電圧はＮＧと判定されるので、タイミングウィンドウＴＷ７〜ＴＷ８においては、周波数の変更制御は実施不可能と判定されるが、タイミングウィンドウＴＷ７〜ＴＷ８以外のタイミングウィンドウＴＷ１〜ＴＷ６，ＴＷ９〜ＴＷ１０においては、周波数の変更制御は実施可能と判定される。なお、タイミングウィンドウＴＷ６における周波数の変更の指示は、タイミングウィンドウＴＷ１の終了時点におけるＯＫの判定を受けて、タイミングウィンドウＴＷ２において他のコントローラ等により行われている。

また、図１２では、周波数の変更制御が実施される前後において、動作ホールド制御信号がＬレベルとなっている。すなわち、動作ホールド制御信号は、周波数の変更が指示されたタイミングウィンドウＴＷ２において立ち下がり、電源電圧にほとんど変動がなくなったタイミングウィンドウＴＷ９において立ち上がっている。これにより、誤動作が発生する可能性が高い変更制御の前後において、デジタル回路１０へのクロックの入力を遮断することによりデジタル回路１０の動作をホールドすることができる。

図１３は、制御装置１ｃの電源電圧制御を示すタイミングチャートである。図１３においては、一連のタイミングウィンドウＴＷ１〜ＴＷ１０が示されている。

図１３においては、タイミングウィンドウＴＷ６において、電源電圧の変更制御（１．０Ｖから０．９Ｖへの０．１Ｖの降圧）が実施されている。

この変更制御に起因して、タイミングウィンドウＴＷ６〜ＴＷ７の終了時点において、電源電圧はＮＧと判定されるので、タイミングウィンドウＴＷ７〜ＴＷ８においては、電源電圧の変更制御は実施不可能と判定されるが、タイミングウィンドウＴＷ７〜ＴＷ８以外のタイミングウィンドウＴＷ１〜ＴＷ６，ＴＷ９〜ＴＷ１０においては、電源電圧の変更制御は実施可能と判定される。なお、タイミングウィンドウＴＷ６における電源電圧の変更の指示は、タイミングウィンドウＴＷ１の終了時点におけるＯＫの判定を受けて、タイミングウィンドウＴＷ２において他のコントローラ等により行われている。

また、図１３では、電源電圧の変更制御が実施される前後において、動作ホールド制御信号がＬレベルとなっている。すなわち、動作ホールド制御信号は、電源電圧の変更が指示されたタイミングウィンドウＴＷ２において立ち下がり、電源電圧にほとんど変動がなくなったタイミングウィンドウＴＷ９において立ち上がっている。これにより、誤動作の発生する可能性が高い変更制御の前後において、デジタル回路１０へのクロックの入力を遮断することによりデジタル回路１０の動作をホールドすることができる。

このように、本実施の形態に係る制御装置１ｃによれば、周波数／電圧制御回路４０は、クロックの周波数または電源電圧の変更が指示されたタイミングで立ち下がり電源電圧がＯＫと判定されたタイミングで立ち上げる動作ホールド制御信号を生成し、ＡＮＤ回路Ａ１を介してデジタル回路１０へ入力させる。従って、実施の形態１に比較して、さらに誤動作を低減することができる。

実施の形態１に係る制御装置の一の構成を示すブロック図である。実施の形態１に係る制御装置の周波数制御を示すタイミングチャートである。実施の形態１に係る制御装置の電源電圧制御を示すタイミングチャートである。実施の形態１に係る周波数／電圧制御回路の構成を示す回路図である。実施の形態１に係る制御装置の有効性を示す回路図である。実施の形態１に係る制御装置の他の構成を示すブロック図である。実施の形態１に係る制御装置の他の構成を示す回路図である。実施の形態２に係る制御装置の構成を示すブロック図である。実施の形態３に係る制御装置による基準値の重み付けの例を模式的に示す概念図である。実施の形態４に係る制御装置による基準値の重み付けの例を模式的に示す概念図である。実施の形態５に係る制御装置の構成を示すブロック図である。実施の形態５に係る制御装置の周波数制御を示すタイミングチャートである。実施の形態５に係る制御装置の電源電圧制御を示すタイミングチャートである。

符号の説明

１，１ａ〜１ｃ制御装置、１０，１０ａ〜１０ｂデジタル回路、１１ノイズモニタ、１２アナログ／デジタル変換器、１３比較器、２０クロック発生装置、３０レギュレータ、４０周波数／電圧制御回路、５０メモリ、Ａ１ＡＮＤ回路、Ｃ１〜Ｃ７比較器、Ｏ１ＯＲ回路。

Claims

所定のデジタル処理を行うデジタル回路と、
クロックを前記デジタル回路へ入力させるクロック発生装置と、
電源電圧を前記デジタル回路へ入力させるレギュレータと、
前記クロックの周波数の変更制御を行う周波数制御信号を生成し前記クロック発生装置へ入力させる動作、または前記電源電圧の変更制御を行う電圧制御信号を生成し前記レギュレータへ入力させる動作を行う周波数／電圧制御回路と
を同一のチップ上に備える制御装置であって、
前記デジタル回路は、
前記デジタル回路内の複数の箇所に配置され、前記電源電圧またはグランド電圧をモニタすることによりノイズに関するアナログ量をそれぞれ得る複数のノイズモニタと、
前記複数のノイズモニタでそれぞれ得られた複数の前記アナログ量を、それぞれ複数のデジタル量へアナログ／デジタル変換するアナログ／デジタル変換器と、
前記複数のデジタル量を比較することにより一の最大デジタル量を導出し前記周波数／電圧制御回路へ入力させるデジタル量比較器と
を有し、
前記周波数／電圧制御回路は、前記周波数制御信号または前記電圧制御信号を、前記最大デジタル量と所定の基準デジタル量との比較結果に応じて生成し、
前記制御装置は、
前記チップの外部から前記電源電圧または前記グランド電圧を供給する電源パッドまたはグランドパッドに近接して配置され、前記電源電圧またはグランド電圧をモニタすることにより参照アナログ量を得る参照ノイズモニタと
前記複数のノイズモニタと前記アナログ／デジタル変換器との間に介在し、複数の前記アナログ量から前記参照アナログ量を減算する減算器と
をさらに備える制御装置。
所定のデジタル処理を行うデジタル回路と、
クロックを前記デジタル回路へ入力させるクロック発生装置と、
電源電圧を前記デジタル回路へ入力させるレギュレータと、
前記クロックの周波数の変更制御を行う周波数制御信号を生成し前記クロック発生装置へ入力させる動作、または前記電源電圧の変更制御を行う電圧制御信号を生成し前記レギュレータへ入力させる動作を行う周波数／電圧制御回路と
を同一のチップ上に備える制御装置であって、
前記デジタル回路は、
前記デジタル回路内の複数の箇所に配置され、前記電源電圧またはグランド電圧をモニタすることによりノイズに関するアナログ量をそれぞれ得る複数のノイズモニタと、
前記複数のノイズモニタでそれぞれ得られた複数の前記アナログ量を、それぞれ複数のデジタル量へアナログ／デジタル変換するアナログ／デジタル変換器と、
前記複数のデジタル量を比較することにより一の最大デジタル量を導出し前記周波数／電圧制御回路へ入力させるデジタル量比較器と
を有し、
前記周波数／電圧制御回路は、前記周波数制御信号または前記電圧制御信号を、前記最大デジタル量と所定の基準デジタル量との比較結果に応じて生成し、
前記アナログ／デジタル変換器は、変換対象となる前記アナログ量を得た前記ノイズモニタの前記デジタル回路内の位置に応じた重みを前記デジタル量へ付与しつつアナログ／デジタル変換する
制御装置。
請求項２に記載の制御装置であって、
前記アナログ／デジタル変換器は、前記重みを、前記デジタル回路内の物理ブロック毎に定める
制御装置。
請求項２に記載の制御装置であって、
前記アナログ／デジタル変換器は、前記重みを、前記デジタル回路内の機能ブロック毎に定める
制御装置。
請求項１または２に記載の制御装置であって、
前記周波数／電圧制御回路は、前記最大デジタル量と所定の基準デジタル量との比較結果に応じた動作ホールド制御信号を生成し前記デジタル回路へ入力させる
制御装置。