JP4228013B2 - 電源電圧リセット回路、およびリセット信号生成方法 - Google Patents
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Description
また、従来技術の半導体集積回路がある(例えば、特許文献2を参照)。この従来技術の半導体集積回路は、複数の外部電源入力を使用する場合でも各電源電圧に対するパワーオンリセット回路をそれぞれ設けることにより、電源投入時に回路状態が不安定になることを防止し得る半導体集積回路を提供することを目的としている。
上記構成の電源電圧リセット回路では、内部回路の内部電源電圧Vintを調整するための内部電源電圧基準信号Vintrefとは独立に、内部回路のパワーオン時のリセット信号を生成するためのパワーオン用調整電圧PONVrefを生成する。このパワーオン用調整電圧PONVrefと内部基準電圧Vrefの電圧レベルを比較することにより、内部回路のリセット信号PRESETを生成する。
これにより、内部回路の内部電源電圧Vintの調整テストの時、内部電源電圧Vintのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる。
上記構成の電源電圧リセット回路では、内部回路の内部電源電圧Vintを調整する内部電源電圧基準信号Vintrefとは独立に、内部回路のパワーオン時のリセット信号を生成するためのパワーオン用調整電圧PONVrefを生成する。また、パワーオン用調整電圧PONVrefに対し所定時間遅延した電源PONVintを生成し、この電源PONVintと内部基準電圧Vrefの電圧レベルを比較することにより、内部回路のリセット信号PRESETを生成する。
これにより、内部回路の内部電源電圧Vintの調整テストの時、内部電源電圧Vintのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる効果に加えて、内部回路に印加される内部電源電圧Vintの電圧の立ち上がりに合わせてリセット信号PRESETを生成することができる。このため、内部回路のパワーオンリセットを確実に行うことができる。
上記構成の電源電圧リセット回路では、内部基準電圧生成部は内部基準電圧Vrefを生成し、内部基準電圧生成部は各種基準電圧発生部が生成する複数の電圧レベルの内のいずれかを選択し内部電源電圧基準信号Vintrefを生成し、内部基準電圧生成部は内部電源電圧基準信号Vintrefに相当する内部電源電圧Vintを生成し内部回路に出力する。また、パワーオン用調整電圧生成部は、電源電圧VDDの立ち上がり時に内部基準電圧Vrefよりも遅れて立ち上がると共に、所定の時間経過後に前記Vrefよりも電圧レベルが大きくなるパワーオン用調整電圧PONVrefを生成する。そして、内部回路リセット信号発生部は、内部基準電圧Vrefとパワーオン用調整電圧PONVrefの電圧レベルを比較して内部回路のリセット信号PRESETを生成する。
これにより、内部回路の内部電源電圧Vintの調整テストの時、内部電源電圧Vintのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる。
上記構成の電源電圧リセット回路では、内部基準電圧生成部は内部基準電圧Vrefを生成し、内部基準電圧生成部は各種基準電圧発生部が生成する複数の電圧レベルの内のいずれかを選択し内部電源電圧基準信号Vintrefを生成し、内部基準電圧生成部は内部電源電圧基準信号Vintrefに相当する内部電源電圧Vintを生成し内部回路に出力する。また、パワーオン用調整電圧生成部は、電源電圧VDDの立ち上がり時に内部基準電圧Vrefよりも遅れて立ち上がると共に、所定の時間経過後に前記Vrefよりも電圧レベルが大きくなるパワーオン用調整電圧PONVrefを生成する。そして、内部回路リセット信号発生部は、パワーオン用調整電圧PONVrefを基に、該パワーオン用調整電圧PONVrefに対し所定時間遅延した電源PONVintを生成し、内部基準電圧Vrefと電源PONVintの電圧レベルを比較して内部回路のリセット信号PRESETを生成する。
これにより、内部回路の内部電源電圧Vintの調整テストの時、内部電源電圧Vintのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる効果に加えて、内部回路に印加される内部電源電圧Vintの電圧の立ち上がりに合わせてリセット信号PRESETを生成することができる。このため、内部回路のパワーオンリセットを確実に行うことができる。
上記構成の電源電圧リセット回路では、内部回路リセット信号発生部において、リセット信号生成用コンパレータにより、内部基準電圧Vrefとパワーオン用調整電圧PONVrefの電圧レベルを比較して内部回路のリセット信号PRESETを生成する。
これにより、内部回路のリセット信号PRESETを容易に生成することができる。
上記構成の電源電圧リセット回路では、内部回路リセット信号発生部において、第1のコンパレータと第1のPMOSトランジスタ(PチャネルMOSFET)とで構成される第1の降圧回路部により、電源電圧VDDからパワーオン用調整電圧PONVrefの電圧レベルに相当する電源PONVintを生成し、内部基準電圧Vrefと電源PONVintの電圧レベルを比較して内部回路のリセット信号PRESETを生成する。
これにより、第1のコンパレータと第1のPMOSトランジスタとで構成される第1の降圧回路部により、信号PONVrefを遅延させた電源PONVintを生成できる。このため、内部回路のリセット信号を生成する際に、内部回路に印加される内部電源電圧Vintの電圧の立ち上がりに合わせてリセット信号を生成することができる。
上記構成の電源電圧リセット回路では、各種基準電圧発生部において、第2のコンパレータと第2のPMOSトランジスタと抵抗R1で構成される第2の降圧回路部により、電源電圧VDDから内部基準電圧Vrefに相当する電源を生成し、これに複数の直列接続された抵抗R2〜Rnから成る抵抗分圧回路を接続して各種の基準電圧を生成する。
これにより、安定した各種の基準電圧を容易に生成できる。
上記構成の電源電圧リセット回路では、内部電源電圧基準信号生成部において、第1のセレクタにより各種基準電圧発生部の抵抗分圧回路で生成される複数の電圧レベルの内のいずれかの電圧レベルを選択し、選択した電圧レベルを第1のアンプにより増幅して内部電源電圧基準信号Vintrefを生成する。
これにより、所望の電圧レベルの内部電源電圧基準信号Vintrefを生成し、この内部電源電圧基準信号Vintrefに相当する電圧レベルの内部電源電圧Vintを内部回路に印加することができる。このため、内部回路の調整テストが容易に行えると共に、調整テスト中に内部回路のリセット信号を発生させることがない。
上記構成の電源電圧リセット回路では、パワーオン用調整電圧生成部において、第2のセレクタにより各種基準電圧発生部の抵抗分圧回路で生成される複数の電圧レベルの内のいずれかの電圧レベルを選択し、選択した電圧レベルを第2のアンプにより増幅してパワーオン用調整電圧PONVrefを生成する。
これにより、所望の電圧レベルのパワーオン用調整電圧PONVrefを生成し、このパワーオン用調整電圧PONVrefと内部基準電圧Vrefとを基にして、内部回路のリセット信号を生成することができる。
上記構成の電源電圧リセット回路では、内部電源電圧生成部において、第3のコンパレータと第3のPMOSトランジスタとで構成される第3の降圧回路部により、電源電圧VDDから内部電源電圧基準信号Vintrefに相当する内部電源電圧Vintを生成し、内部回路に出力する。
これにより、内部電源電圧基準信号Vintrefに相当する内部電源電圧Vintを安定して内部回路に出力することができる。
これにより、DRAM等の半導体集積装置において、内部回路の調整テストを行う際に、内部回路のリセット信号が発生してしまうことを抑止できる。
このような手順により、内部回路の内部電源電圧Vintを調整するための内部電源電圧基準信号Vintrefとは独立に、内部回路のパワーオン時のリセット信号を生成するためのパワーオン用調整電圧PONVrefを生成する。このパワーオン用調整電圧PONVrefと内部基準電圧Vrefの電圧レベルを比較することにより、内部回路のリセット信号PRESETを生成する。
これにより、内部回路の内部電源電圧Vintの調整テストの時、内部電源電圧Vintのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる。
このような手順により、内部回路の内部電源電圧Vintを調整する内部電源電圧基準信号Vintrefとは独立に、内部回路のパワーオン時のリセット信号を生成するためのパワーオン用調整電圧PONVrefを生成する。また、パワーオン用調整電圧PONVrefに対し所定時間遅延した電源PONVintを生成し、この電源PONVintと内部基準電圧Vrefの電圧レベルを比較することにより、内部回路のリセット信号PRESETを生成する。
これにより、内部回路の内部電源電圧Vintの調整テストの時、内部電源電圧Vintのレベルがどのように変わっても内部回路のリセット信号を発生させることがなくなる効果に加えて、内部回路に印加される内部電源電圧Vintの電圧の立ち上がりに合わせてリセット信号PRESETを生成することができる。このため、内部回路のパワーオンリセットを確実に行うことができる。
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係わる電源電圧リセット回路の構成を示す図である。
この内部回路リセット信号発生部50では、コンパレータ51により内部基準電圧VrefとPON用調整電圧PONVrefの電圧レベルを比較して、内部回路のリセット信号PRESETを生成する。このリセット信号PRESETにより、内部回路4のパワーオンリセットを行う。
図3は、本発明の第2の実施の形態に係わる電源電圧リセット回路の構成例を示す図である。図3に示す電源電圧リセット回路2は、図1に示す電源電圧リセット回路1と比較して、図1に示す内部回路リセット信号発生部50が図3に示す内部回路リセット信号発生部50Aに変更された点だけが異なり、他の部分の構成および動作は同じである。
Claims (13)
- 使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧VDDの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、
前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Vintrefを生成し、該内部電源電圧基準信号Vintrefの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Vintを調整する手段と、
前記電源電圧VDDの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Vrefを生成する手段と、
前記内部電源電圧基準信号Vintrefとは独立した信号であって、前記電源電圧VDDの立ち上がり時に前記内部基準電圧Vrefよりも遅れて立ち上がると共に、所定の時間経過後に前記Vrefよりも電圧レベルが大きくなるパワーオン用調整電圧PONVrefを生成する手段と、
前記内部基準電圧Vrefと前記パワーオン用調整電圧PONVrefの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手段と、
を備えることを特徴とする電源電圧リセット回路。 - 使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧VDDの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、
前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Vintrefを生成し、該内部電源電圧基準信号Vintrefの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Vintを調整する手段と、
前記電源電圧VDDの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Vrefを生成する手段と、
前記内部電源電圧基準信号Vintrefとは独立した信号であって、前記電源電圧VDDの立ち上がり時に前記内部基準電圧Vrefよりも遅れて立ち上がると共に、所定の時間経過後に前記Vrefよりも電圧レベルが大きくなるパワーオン用調整電圧PONVrefを生成する手段と、
前記パワーオン用調整電圧PONVrefの信号を基に、該パワーオン用調整電圧PONVrefに対し所定時間遅延した電源PONVintを生成する手段と、
前記内部基準電圧Vrefと前記電源PONVintの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手段と、
を備えることを特徴とする電源電圧リセット回路。 - 使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧VDDの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、
前記電源電圧VDDの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Vrefを生成する内部基準電圧生成部と、
前記電源電圧VDDから複数の電圧レベルの基準電圧を生成する各種基準電圧発生部と、
前記各種基準電圧発生部で生成される複数の電圧レベルの内のいずれかを選択することにより、前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Vintrefを生成する内部電源電圧基準信号生成部と、
前記電源電圧VDDから前記内部電源電圧基準信号Vintrefに相当する内部電源電圧Vintを生成し前記内部回路に出力する内部電源電圧生成部と、
前記各種基準電圧発生部で生成される複数の電圧レベルの内の1つの電圧レベルを選択することにより、前記電源電圧VDDの立ち上がり時に前記内部基準電圧Vrefよりも遅れて立ち上がると共に、所定の時間経過後に前記Vrefよりも電圧レベルが大きくなるパワーオン用調整電圧PONVrefを生成するパワーオン用調整電圧生成部と、
前記内部基準電圧Vrefと前記パワーオン用調整電圧PONVrefの電圧レベルを比較して前記内部回路のリセット信号PRESETを生成する内部回路リセット信号発生部と、
を備えることを特徴とする電源電圧リセット回路。 - 使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧VDDの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路であって、
前記電源電圧VDDの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Vrefを生成する内部基準電圧生成部と、
前記電源電圧VDDから複数の電圧レベルの基準電圧を生成する各種基準電圧発生部と、
前記各種基準電圧発生部で生成される複数の電圧レベルの内のいずれかを選択することにより、前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Vintrefを生成する内部電源電圧基準信号生成部と、
前記電源電圧VDDから前記内部電源電圧基準信号Vintrefに相当する内部電源電圧Vintを生成し前記内部回路に出力する内部電源電圧生成部と、
前記各種基準電圧発生部で生成される複数の電圧レベルの内の1つの電圧レベルを選択することにより、前記電源電圧VDDの立ち上がり時に前記内部基準電圧Vrefよりも遅れて立ち上がると共に、所定の時間経過後に前記Vrefよりも電圧レベルが大きくなるパワーオン用調整電圧PONVrefを生成するパワーオン用調整電圧生成部と、
前記パワーオン用調整電圧PONVrefを基に、該パワーオン用調整電圧PONVrefに対し所定時間遅延した電源PONVintを生成すると共に、前記内部基準電圧Vrefと前記電源PONVintの電圧レベルを比較して前記内部回路のリセット信号PRESETを生成する内部回路リセット信号発生部と、
を備えることを特徴とする電源電圧リセット回路。 - 前記内部回路リセット信号発生部は、
前記内部基準電圧Vrefと前記電圧PONVrefの電圧レベルを比較して前記内部回路のリセット信号PRESETを生成するリセット信号生成用コンパレータを、
を備えることを特徴とする請求項3に記載の電源電圧リセット回路。 - 前記内部回路リセット信号発生部は、
第1のコンパレータと第1のPMOSトランジスタとで構成され第1の降圧回路部であって、
前記パワーオン用調整電圧PONVrefが前記コンパレータの反転入力端子に接続され、
前記コンパレータの出力が前記PMOSトランジスタのゲート端子に接続され、
前記PMOSトランジスタのドレインが前記コンパレータの非反転入力端子に接続され、
前記PMOSトランジスタのソースが電源電圧VDDに接続され、
前記PMOSトランジスタのドレインを出力端子として、該出力端子から前記パワーオン用調整電圧PONVrefの電圧レベルに相当する電源PONVintを出力する、
第1の降圧回路部と、
前記内部基準電圧Vrefと前記第1の降圧回路部から出力される電源PONVintの電圧レベルを比較して前記内部回路のリセット信号PRESETを生成するリセット信号生成用コンパレータと、
を備えることを特徴とする請求項4に記載の電源電圧リセット回路。 - 前記各種基準電圧発生部は、
第2のコンパレータと第2のPMOSトランジスタと抵抗R1で構成される第2の降圧回路部であって、
前記内部基準電圧Vrefが前記コンパレータの反転入力端子に接続され、
前記コンパレータの出力が前記PMOSトランジスタのゲート端子に接続され、
前記PMOSトランジスタのソースが前記電源電圧VDDに接続され、ドレインが前記抵抗R1を介して前記コンパレータの非反転入力端子に接続され、
前記抵抗R1と前記コンパレータの非反転入力端子の接続点を出力端子とし、該出力端子から前記内部基準電圧Vrefに相当する電圧Voを出力する、
第2の降圧回路部と、
前記第2の降圧回路部の出力端子とグランド間に接続される複数の直列接続された抵抗R2〜Rnから成る抵抗分圧回路と、
で構成されることを特徴とする請求項3から6のいずれかに記載の電源電圧リセット回路。 - 前記内部電源電圧基準信号生成部は、
前記各種基準電圧発生部の抵抗分圧回路で生成される複数の電圧レベルの内のいずれかの電圧レベルを選択する第1のセレクタと、
前記第1のセレクタで選択された電圧レベルを増幅して、前記内部回路の内部電源電圧を調整する内部電源電圧基準信号Vintrefを生成する第1のアンプと、
で構成されることを特徴とする請求項3から7のいずれかに記載の電源電圧リセット回路。 - 前記パワーオン用調整電圧生成部は、
前記各種基準電圧発生部の抵抗分圧回路で生成される複数の電圧レベルの内の1つの電圧レベルを選択する第2のセレクタと、
前記第2のセレクタで選択された電圧レベルを増幅して、前記パワーオン用調整電圧PONVrefを生成する第2のアンプと、
で構成されることを特徴とする請求項3から8のいずれかに記載の電源電圧リセット回路。 - 前記内部電源電圧生成部は、
第3のコンパレータと第3のPMOSトランジスタとで構成される第3の降圧回路部であって、
前記内部電源電圧基準信号Vintrefが前記コンパレータの反転入力端子に接続され、
前記コンパレータの出力が前記PMOSトランジスタのゲート端子に接続され、
前記PMOSトランジスタのドレインが前記コンパレータの非反転入力端子に接続され、ソースが電源電圧VDDに接続され、
前記第3のPMOSトランジスタと前記コンパレータの非反転入力端子の接続点を出力端子とし、該出力端子から前記内部電源電圧基準信号Vintrefに相当する電圧Vintを前記内部回路に出力する第3の降圧回路部を
備えることを特徴とする請求項3から9のいずれかに記載の電源電圧リセット回路。 - 前記使用電圧が可変に調整可能な内部回路を有する装置が、DRAMを含む半導体集積装置であること
を特徴とする請求項1から10のいずれかに記載の電源電圧リセット回路。 - 使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧VDDの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路におけるリセット信号生成方法であって、
前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Vintrefを生成し、該内部電源電圧基準信号Vintrefの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Vintを調整する手順と、
前記電源電圧VDDの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Vrefを生成する手順と、
前記内部電源電圧基準信号Vintrefとは独立した信号であって、前記電源電圧VDDの立ち上がり時に前記内部基準電圧Vrefよりも遅れて立ち上がると共に、所定の時間経過後に前記Vrefよりも電圧レベルが大きくなるパワーオン用調整電圧PONVrefを生成する手順と、
前記内部基準電圧Vrefと前記パワーオン用調整電圧PONVrefの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手順と、
を含むことを特徴とするリセット信号生成方法。 - 使用電圧が可変に調整可能な内部回路を有する装置内に設けられ、前記装置内の電源電圧VDDの立ち上がり時に前記内部回路をリセットする電源電圧リセット回路におけるリセット信号生成方法であって、
前記内部回路の使用電圧となる内部電源電圧を調整する内部電源電圧基準信号Vintrefを生成し、該内部電源電圧基準信号Vintrefの信号レベルを変化させることにより前記内部回路の使用電圧となる内部電源電圧Vintを調整する手順と、
前記電源電圧VDDの立ち上がり時に前記内部回路のリセット信号を生成する際の基準レベルとなる内部基準電圧Vrefを生成する手順と、
前記内部電源電圧基準信号Vintrefとは独立した信号であって、前記電源電圧VDDの立ち上がり時に前記内部基準電圧Vrefよりも遅れて立ち上がると共に、所定の時間経過後に前記Vrefよりも電圧レベルが大きくなるパワーオン用調整電圧PONVrefを生成する手順と、
前記パワーオン用調整電圧PONVrefの信号を基に、該パワーオン用調整電圧PONVrefに対し所定時間遅延した電源PONVintを生成する手順と、
前記内部基準電圧Vrefと前記電源PONVintの電圧レベルを比較することにより前記内部回路のリセット信号を生成する手順と、
を含むことを特徴とするリセット信号生成方法。
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