JP6657478B2 - 供給電圧を安定させるためのデバイスおよび方法 - Google Patents

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Description

関連出願の相互参照
本出願は、その内容全体が参照により本明細書に組み込まれる、2016年9月21日に出願された米国特許出願第15/272,110号の優先権を主張する。
本開示は、一般に、供給電圧を安定させるためのデバイスおよび方法に関する。
技術の進歩は、より小型で、より強力なコンピューティングデバイスをもたらした。たとえば、携帯電話およびスマートフォンなどのワイヤレス電話機、タブレット、およびラップトップコンピュータを含めた、様々なポータブルパーソナルコンピューティングデバイスは、小型であり、軽量であり、ユーザによる持ち運びが容易である。これらのデバイスは、ワイヤレスネットワークを介して音声およびデータパケットを伝達することができる。さらに、多くのそのようなデバイスは、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤなどの追加の機能を組み込んでいる。また、そのようなデバイスは、インターネットへアクセスするのに使用されてもよいウェブブラウザアプリケーションなどのソフトウェアアプリケーションを含む、実行可能命令を処理することができる。したがって、これらのデバイスは、著しいコンピューティングおよびネットワーキング機能を含むことができる。
電圧変動を低減するために、そのようなデバイスは、電圧レギュレータを利用するプロセッサコアを含む。電圧レギュレータは単純なフィードフォワード設計であってもよく、または負フィードバック制御ループを含んでもよい。設計に応じて、電圧レギュレータは、1つまたは複数の交流(AC)または直流(DC)の電圧を調節するために使用される場合がある。バックレギュレータなどの電圧レギュレータは、負荷電流の鋭いステップによる許容できない電圧「ドループ」を提示する場合がある。たとえば、プロセッサコアが「パワーアップ」するとき、大きい負荷電流は、電圧レギュレータが電圧を安定させるのに十分な電流を供給できるまで、供給電圧を降下させる場合がある。大きい電圧ドループは、調節された供給電圧を回路動作のための最低要求水準以下に低下させる場合がある。
本開示の一実装形態によれば、供給電圧を安定させるための装置は、第1の電流源と、第2の電流源と、制御回路とを含む。第1の電流源は検出信号に応答し、出力ノードを介して電圧レギュレータ回路に結合される出力を有する。第2の電流源もまた、出力ノードに結合される。制御回路は検出信号に応答する入力と、第2の電流源に結合される出力とを含む。制御回路は、検出信号の遅延バージョンに基づいて第2の電流源を有効にする(enable)ように構成される。
本開示の別の実装形態によれば、本方法は、制御回路において検出信号を受信するステップを含む。検出信号は、電圧レギュレータ回路の出力電圧が閾値電圧より低いことを示す。本方法はまた、検出信号に応答する第1の電流源を有効にするステップと、検出信号の遅延バージョンに応答する第2の電流源を有効にするステップとを含む。
本開示の別の実装形態によれば、本装置は、出力ノードに第1の電流を供給するための手段を含む。第1の電流を供給するための手段は検出信号に応答し、出力ノードにおける電圧を調節するための手段に、出力ノードを介して結合される。本装置はまた、出力ノードに第2の電流を供給するための手段を含む。本装置は、検出信号の遅延バージョンに基づいて第2の電流を供給するための手段を有効にするための手段をさらに含む。
本開示の別の実装形態によれば、非一時的コンピュータ可読媒体は命令を含み、その命令は、プロセッサによって実行されると、プロセッサに、検出信号に応答して第1の電流源を有効にすることを含む動作を実行させる。検出信号は、電圧レギュレータ回路の出力電圧が閾値電圧より低いことを示す。動作はまた、検出信号の遅延バージョンに応答して第2の電流源を有効にすることを含む。
出力電圧ドループを低減するように動作可能なシステムの図である。 図1のシステムに含まれてもよい供給電圧を安定させるためのデバイスの回路図である。 供給電圧を安定させるためのデバイスの別の例示的な例の図である。 供給電圧を安定させるためのデバイスの電流源の例示的な例の図である。 電圧レギュレータ回路の出力ノードに電流を供給するための方法の図である。 出力電圧ドループを低減するように動作可能な構成要素を含んでもよいデバイスのブロック図である。
本開示の特定の実装形態が、図面を参照して以下で説明される。説明において、共通の特徴は図面全体で共通の参照番号によって指定される。
図1を参照すると、出力電圧ドループを低減するように動作可能であるシステム100が示される。システム100は、電圧レギュレータ回路102と、検出回路104と、供給電圧安定化回路106と、負荷108とを含む。電圧レギュレータ回路102は、出力ノード110における電圧を調節するように構成されてもよい。供給電圧安定化回路106は、出力ノード110における電圧の急落に応答して、電流190を出力ノード110に速やかにランプアップするように構成されてもよい。たとえば、電圧レギュレータ回路102の過渡応答が増加した負荷電流に対応する(accommodate)ことができるよりも速く、負荷108を通る負荷電流が増加するとき、出力ノード110における電圧は降下する。電圧降下に応答して、供給電圧安定化回路106は、出力ノード110における電圧が安定化されるまで、電流190を増加させてもよく、次いで電圧レギュレータ回路102が増加した負荷電流に適応するにつれて電流190をランプダウンさせてもよい。供給電圧安定化回路106は、本明細書では、非同期過渡応答加速器(ATRA:asynchronous transient response accelerator)106とも呼ばれる。
電圧レギュレータ回路102は、出力ノード110に結合され、レギュレータフィードバック部172からの制御信号137に応答するレギュレータ供給部170を含んでもよい。いくつかの実装形態では、電圧レギュレータ回路102は、バックレギュレータを含んでもよく、またはそれに対応してもよい。
レギュレータ供給部170は、プルアップトランジスタ124のゲートおよびプルダウントランジスタ126のゲートに結合されるゲートドライバ回路120を含む。インダクタ140の第1の端子はトランジスタ124、126のドレインに結合され、インダクタ140の第2の端子は出力ノード110に結合される。キャパシタ142の第1の端子は出力ノード110に結合され、キャパシタ142の第2の端子はグランドに結合される。
ゲートドライバ回路120は、制御信号137に応答してトランジスタ124、126の各々を選択的にアクティブ化および非アクティブ化するように構成される。たとえば、ゲートドライバ回路120は、制御信号137が第1の電圧レベル(たとえば、論理ハイ電圧)を有する間にプルアップトランジスタ124をアクティブ化しかつプルダウントランジスタ126を非アクティブ化することによってインダクタ140を供給電圧(Vin)に結合することと、制御信号137が第2の電圧レベル(たとえば、論理ロー電圧)を有する間にプルアップトランジスタ124を非アクティブ化しかつプルダウントランジスタ126をアクティブ化することによってインダクタ140をグランドに結合することとを行うように構成されてもよい。
レギュレータフィードバック部172は出力ノード110に結合され、出力ノード110における電圧に基づくデューティサイクルを有するパルス幅変調(PWM)信号として制御信号137を生成するように構成される。レギュレータフィードバック部172は、第1の電圧(V1)と基準電圧(Vref)との間の差に基づく電圧(Vcomp)135を生成するように構成される電圧生成器回路102に対する誤差増幅器132を含む。抵抗器134およびキャパシタ136、138は、抵抗器144、146およびキャパシタ148と併せて、誤差増幅器132に対するタイプIII補償ネットワークを実装するように構成される補償構成要素である。
電圧レギュレータ回路102はまた、比較器回路128と、クロックおよびランプ生成器130と、パルス幅変調(PWM)ラッチ122とを含む。比較器回路128の第1の入力端子は、クロックおよびランプ生成器130によって生成されるランプ電圧(Vramp)131を受信するように結合され、比較器回路128の第2の入力端子は、誤差増幅器132からVcomp135を受信するように結合される。Vramp131は、ロー電圧レベルから増加する電圧レベルを有してもよく、ハイ電圧レベルに到達した後に(ロー電圧レベルに)リセットする。したがって、Vramp131は、着実に増加し、リセットし、連続的に繰り返すことができる。
比較器回路128は、ランピング電圧Vramp131がVcomp135より小さい間にロー電圧を出力し、Vramp131がVcomp135を超えたときにハイ電圧に遷移することによって、パルス幅変調信号(V2)を生成してもよい。PWMラッチ122は、比較器回路128の出力(V2)とクロックおよびランプ生成器130からのクロック信号129とに応答し、制御信号137を出力するように構成されるセット-リセット(S-R)フリップフロップを含んでもよい。動作の例示的な一例として、クロック信号129は、最初にPWMラッチ122をセットし、次いでPWMラッチ122はプルアップトランジスタ124をオンにする。Vramp信号131は、PWMラッチ122がセットされると同時に(たとえば、時間的に少なくとも部分的に重複しながら)、Vramp信号131の最低値から増加することを開始してもよい。Vcomp135を超えて上昇するVramp131の電圧に応答して、比較器回路128の出力V2は、論理ハイ電圧に遷移する。出力V2の遷移はPWMラッチ122をリセットし、PWMラッチ122はプルアップトランジスタ124をオフにしてプルダウントランジスタ126をオンにする。誤差増幅器132は、出力110における電圧が基準電圧Vrefにほぼ等しくなる(または等しくなる)ことをもたらすPWMデューティサイクルを作成するために、Vcomp135をゆっくりと(Vramp信号131がスルーする速さの程度に対してゆっくりと)調整する。
検出回路104は、「ドループ比較器」と呼ばれることもある。検出回路104は、比較器回路150と比較器回路152とを含む。出力ノード110は、比較器回路150の第1の入力端子と比較器回路152の第2の入力端子とに結合される。比較器回路150の第2の入力端子は、閾値電圧(VthHi)(たとえば、「ハイ」閾値電圧)を受信するように結合され、比較器回路150の第1の入力端子は、別の閾値電圧(VthLow)(たとえば、「ロー」閾値電圧)を受信するように結合される。比較器回路152は、出力ノード110における電圧がVthLowより小さいことに応答して検出信号112を生成する(たとえば、論理ハイ電圧を出力する)ように構成される。比較器回路150は、出力ノード110における電圧がVthHiより大きいことに応答してリセット信号114を生成する(たとえば、論理ハイ電圧を出力する)ように構成されてもよい。
ATRA106は、検出回路104から検出信号112およびリセット信号114を受信するように、およびクロックおよびランプ生成器130からクロック信号(SlowClk)133を受信するように結合されてもよい。ATRA106は、第1の電流源111および第2の電流源121を含む複数の電流源109を含む。例示的な実装形態では、電流源109(たとえば、第1の電流源111および第2の電流源121)は、p型金属酸化物半導体(PMOS)トランジスタを含む。
ATRA106は、検出信号112に応答して電流源109を順次にアクティブ化するように構成されてもよい。たとえば、第1の電流源111は、出力ノード110における電圧がVthLowより小さいことを示す検出信号112などの検出信号に応答して、第1の電流I1 191を生成するように構成される。第2の電流源121は、検出信号の遅延バージョンに応答して、第2の電流I2 192を生成するように構成される。たとえば、検出信号の遅延バージョンは、図2に関してさらに詳細に説明するように、検出信号に応答する1つまたは複数のバッファなどの遅延要素によって生成されてもよい。複数の電流源109は、検出信号の1つまたは複数の他の遅延バージョンに応答して、それぞれの電流を生成するようにそれぞれ構成される1つまたは複数の追加の電流源(図示せず)を含んでもよい。複数の電流源109から組み合わされた電流(存在する場合)は、電流190として出力ノード110に供給される。ATRA106の例示的な実装形態が、図2〜図4に関してさらに詳しく説明される。
ATRA106は、クロックおよびランプ生成器130から受信されたクロック信号133などのクロック信号に基づいて、複数の電流源109を非アクティブ化するように構成されてもよい。たとえば、ATRA106は、出力ノード110における電圧がVthLowより小さいことを検出信号112が示す間に、追加の電流源を順次にアクティブ化して電流190を増加させることを継続するように構成されてもよい。出力ノード110における電圧がVthLowを超えて上昇したことを検出信号112が示すことに応答して、ATRA106は追加の電流源をアクティブ化することを停止し、アクティブ化された電流源を順次に非アクティブ化することを開始し、クロック信号133のサイクルに対応する場合がある一連のステップにおいて電流190を減少させるように構成されてもよい。
動作中、出力ノード110における電圧は、定常状態動作の間に電圧レギュレータ回路102によって実質的に一定の電圧レベルに保持される場合がある。検出回路104の信号112、114は、出力ノード110における電圧が、VthLowより低くなくかつVthHiを超えない(たとえば、検出信号112およびリセット信号114はともに論理ロー電圧である)ことを示してもよい。ATRA106の電流源109は非アクティブ化され、ATRA106の出力端子(Vout)から出力ノード110まで、電流は実質的に流れない。
負荷108に供給される負荷電流における急激な増加は、定常状態動作を中断させる場合がある。たとえば、負荷108は、実質的に同時にアクティブモードに遷移する複数のコアなどの低電力モードからアクティブモードに遷移する1つまたは複数のプロセッサコアを含む場合がある。負荷電流の急激な増加は、電圧レギュレータ回路102のキャパシタ142から電荷を流出させ、レギュレータフィードバック部172が追加の電流を出力ノード110に供給するために制御信号137を調整可能であるより速く、出力ノード110における電圧を低下させる。出力ノード110における電圧がVthLowを下回るとき、検出回路104は、電圧降下を示す検出信号112を生成する(たとえば、検出信号112を論理ロー電圧から論理ハイ電圧に遷移させる)。
ATRA106は、複数の電流源109の電流源を順次にアクティブ化することによって、電圧降下を示す検出信号112に応答してもよい。たとえば、ATRA106は、出力ノード110への電流190として電流I1 191を供給するために、電流源111をアクティブ化してもよい。短い遅延の後、検出信号112が電圧降下を示すことを継続する場合、ATRA106は、出力ノード110への電流190として組み合わされた電流I1 191+I2 192を供給するために、第2の電流源121をアクティブ化してもよい。ATRA106は、検出信号112が電圧降下を示す間は、出力ノードへの電流190を増加させるために、追加の電流源をアクティブ化することを継続してもよい。その結果、出力電流190は、より多くの電流源109がアクティブ化されるにつれて、一連のステップで増加する電流をインクリメントまたは「ランプアップ」してもよい。出力電流190は、負荷108に供給される負荷電流に寄与してもよく、キャパシタ142の再充電に寄与してもよく、またはそれらの組合せに寄与してもよい。
出力ノード110における電圧がVthLowより低くないことを検出回路104が検出したとき、検出回路104は、(たとえば、検出信号112を論理ハイ電圧から論理ロー電圧に遷移させることによって)検出信号112を調整する。ATRA106は、電流源の順次のアクティブ化を停止することによって、出力ノード110における電圧がVthLowより低くないことを検出信号112が示すことに応答してもよい。アクティブ化された電流源はアクティブ化されたままであり、非アクティブ電流源は非アクティブのままである。その結果、電流190は、検出信号112の遷移直後は、実質的に変化しない。ATRA106は、ATRA106が電流源をアクティブ化したよりも遅い速度で電流源を非アクティブ化することを開始してもよい。電流源を非アクティブ化する速度は、電流源の非アクティブ化に起因する電流の変化を調整する、電圧レギュレータ回路102の推定または予測される速さに基づいてもよい。
いくつかの条件下では、出力ノード110における電圧はVthHiを超える場合がある。たとえば、負荷108は、低電力モードからアクティブモードに遷移し、次いで元の低電力モードに速やかに遷移するプロセッサコアを含む場合がある。プロセッサのアクティブモードへの遷移に起因して増加した負荷電流に応答して、ATRA106は、電流190を速やかにランプアップする。プロセッサが元の低電力モードに遷移すると、ATRA106によって供給される電流190は、もはや負荷108によって消費されず、代わりにキャパシタ142を充電し、出力ノード110における電圧を、VthHiを超えて駆動してもよい。出力ノード110における電圧がVthHiを超えることをリセット信号114が示すことに応答して、ATRA106は、電流190を終了させるために、(順次にクロック信号133に基づくのではなく)実質的に同時に電流源109のすべてを非アクティブ化してもよい。
したがって、図1のシステム100は、出力ノード110における急激な電圧降下に応答して電流を出力ノード110に供給するためにATRA106を利用してもよい。ATRA106は、電圧レギュレータ回路102より速やかに電圧降下に応答することができ、電流190を出力ノード110に供給し、電圧レギュレータ回路102が、電圧降下を引き起こした負荷108の増加した電流を調整してそれに対応するにつれて電流190の量を低減する。たとえば、ATRA106は、電圧レギュレータ回路102の出力電圧に対して望ましくない雑音を生じることなく、かつ負荷電流を電圧レギュレータ回路102に効果的に移動させながら、負荷電流における鋭い「ステップ」に対する許容できないドループを防止するために、適切な「オンダイ」電流供給を供給してもよい。したがって、ATRA106は、デジタル回路(たとえば、プロセッサコア)が「クラッシュすること(crashing)」または改善された回路動作に対する最小要求レベルを下回ることを防止する場合がある。さらに、電圧降下に速やかに応答することによって、ATRA106は、負荷電流の鋭いステップに対応するために、大きいオフチップキャパシタを使用するシステムと比較して、より小さいオンダイキャパシタ142を使用してシステム100の全体的なコストおよびサイズを低減するようにシステム100が設計されることを有効にする場合がある。
例示のために、最大負荷電流ステップと、電圧レギュレータ102の出力キャパシタンスと、電流源109をアクティブ化するための遅延時間(たとえば、比較器回路152の遅延およびATRA106内の遅延バッファの遅延)との間の関係が、負荷キャパシタ142のサイズ(たとえば、キャパシタンス)を決定するときなどのシステム100の設計中に使用されてもよい。たとえば、負荷キャパシタ142のサイズを決定するための1つの推定は、Cload>=Iload*Tdelay*N/(VthLow-VminOp)として表現されてもよく、ここでIloadは最大負荷電流ステップであり、Tdelayは比較器回路152の遅延およびATRA106の遅延バッファであり、NはATRA106内の電流源またはステージの数(図2および図3に関してより詳細に説明する)であり、VminOpは電圧レギュレータ回路102の出力電圧Voutに対する最小(たとえば、最低)許容電圧レベルである。
電圧レギュレータ回路102はバックレギュレータを含むように説明されるが、他の実装形態では、電圧レギュレータ回路102は、任意の他のタイプの電圧レギュレータを含んでもよい。ATRA106は2つの電流源109を含むように示されるが、ATRA106は、3つ、4つ、10個、または任意の他の数の電流源109を使用して実装されてもよい。クロック信号133はクロックおよびランプ生成器130によって生成されるように示されるが、他の実装形態では、クロック信号133は、ATRA106の内部または外部の別の構成要素(リング発振機回路など)によって生成されてもよい。いくつかの実装形態では、クロック信号133は、たとえばアクティブ化された電流源が別の信号に基づいて非アクティブ化される実装形態などでは省略されてもよい。たとえば、アクティブ化された電流源は、(たとえば、出力ノード110における電圧がVthLowを超えて上昇するときに)検出信号112の非アクティブ化に基づいて、リセット信号114のアクティブ化に基づいて、または1つまたは複数の他の信号(図示せず)に基づいて、非アクティブ化されてもよい。例示のために、すべてのアクティブ化された電流源は、検出信号112のハイからローへの電圧遷移に応答して非アクティブ化されてもよい。別の例として、アクティブ化された電流源は、検出信号112の1つまたは複数の遅延バージョンのハイからローへの電圧遷移に基づいて順次に非アクティブ化されてもよい。検出回路104はリセット信号114を生成するように示され、ATRA106はリセット信号114に応答するように示されるが、他の実装形態では、リセット信号114は省略されてもよい。
図2を参照すると、ATRA106の特定の実装形態の回路図が示される。ATRA106は、複数の電流源109と複数の制御回路とを含む。たとえば、ATRA106は、電流源111と、電流源121と、電流源231と、電流源241と、電流源251とを含む。5つの電流源が示されるが、他の実装形態では、ATRA106は、追加の(またはより少ない)電流源を含んでもよい。制御回路220は電流源121に結合され、制御回路230は電流源231に結合され、制御回路240は電流源241に結合され、制御回路250は電流源251に結合される。4つの制御回路が示されるが、他の実装形態では、ATRA106は、追加の(またはより少ない)制御回路を含んでもよい。
いくつかの実装形態によれば、各電流源111、121、231、241、251は、PMOSトランジスタを含んでもよい。たとえば、各電流源111、121、231、241、251は、PMOSトランジスタを含む電流ミラーリングタイプの電流源を含んでもよい。図2に示すものの代替として、各電流源111、121、231、241、251は、実質的に電圧制御抵抗器として作動されるPMOSトランジスタを含んでもよい。所与のゲートソース間電圧(Vgs)およびドレインソース間電圧(Vds)において、PMOS電界効果トランジスタ(FET)は、特定の抵抗を有するようにサイズ決定されてもよい。したがって、PMOS FETは、特定の量のドレイン電流を作成ように構成/サイズ決定されてもよい。しかしながら、VdsまたはVheadroom(たとえば、Vdd-Vout)が変化した場合、ドレイン電流も変化する。図4は、VdsまたはVheadroomが変化した場合に、実質的に一定のドレイン電流を供給するように構成される回路の一例を提供する。
電流源111のソースは供給電圧(Vdd)に結合され、電流源111のドレインは出力ノード110に結合される。電流源111は、電流源111のゲートに結合されるインバータ216を介して検出信号112に応答する。インバータ216は、検出信号112を反転し、反転された信号を電流源111のゲートに供給するように構成されてもよい。例示のために、検出信号112が論理ハイ電圧レベルを有する場合、インバータ216は、論理ロー電圧レベルを有する信号を電流源111のゲートに供給してもよい。論理ロー電圧レベルを有する信号を受信することに応答して、電流源111は、第1の電流I1 191を生成するために、出力ノード110を供給電圧(Vdd)に結合するプルアップトランジスタとして動作してもよい。上記で説明したように、検出信号112は、出力ノード110の電圧が閾値電圧(VthLow)より低い場合に論理ハイ電圧レベルを有してもよい。したがって、電流源111は、出力ノード110の電圧が閾値電圧(VthLow)より低い場合に第1の電流I1 191を出力ノード110に供給するように動作してもよい。
制御回路220は、遅延要素217と、論理NORゲート222と、フリップフロップ224と、論理ANDゲート226と、マルチプレクサ(MUX)228とを含む。遅延要素217は、検出信号112を遅延させ、検出信号の第1の遅延バージョン202を生成するように構成されてもよい。たとえば、遅延要素217は、1つまたは複数の直列結合されるバッファ、インバータ、またはそれらの組合せを含んでもよい。
MUX228は、第1の入力において検出信号の第1の遅延バージョン202を受信し、第2の入力において検出信号112を受信するように結合される。MUX228の制御入力は、フリップフロップ224の出力(Q)に結合される。MUX228は、制御入力の値に基づいて、検出信号の第1の遅延バージョン202または検出信号112を出力するように構成される。
ANDゲート226は、MUX228の出力に結合される第1の入力を有し、検出信号112を受信するように結合される第2の入力を有する。ANDゲート226の出力は、NORゲート222の入力に結合される。ANDゲート226の出力はまた、フリップフロップ224のセット(S)入力に結合される。
NORゲート222は、ANDゲート226に結合される第1の入力を有し、フリップフロップ224の出力(Q)に結合される第2の入力を有する。NORゲート222の出力は、電流源121の制御端子(たとえば、ゲート)に結合される。
フリップフロップ224は、ANDゲート226に結合されるセット(S)入力と、クロック信号133を受信するように結合されるクロック(C)入力と、制御回路230の出力に結合されるデータ(D)入力と、インバータ218を介してリセット信号114(「リセットバー」信号)の反転バージョンを受信するように結合されるアクティブローリセット(RB)入力とを有する。フリップフロップ224の出力(Q)は、MUX228の制御入力とNORゲート222とに結合される。
制御回路220は、検出信号の第1の遅延バージョン202に基づいて、電流源121が第2の電流I2 192を生成することを有効にする(アクティブ化する)ように構成される。たとえば、フリップフロップ224の出力(Q)、検出信号112、およびリセット信号114が論理ロー値(LO)を有し(それにより、アクティブローリセット(RB)入力が論理ハイ値(HI)を受信する)、かつ検出信号112がLOからHIに遷移するとき、検出信号の第1の遅延バージョン202は、遅延要素217の遅延の後、LOからHIに遷移する。MUX228は、HI信号をANDゲート226に供給するために、検出信号の第1の遅延バージョン202を出力する。ANDゲート226への両入力がHIであるので、ANDゲート226の出力はHIに遷移する。NORゲート222は、ANDゲート226からのHI出力に応答して、電流源121を(電流源121のゲートにおけるLO信号を介して)アクティブ化する。加えて、フリップフロップ224のS入力において受信されたANDゲート226からのHI出力は、出力QをHIにセットして保持する。MUX228はまた、検出信号の第1の遅延バージョン202を制御回路230に出力する。
制御回路230は、検出信号の第1の遅延バージョン202を制御回路220から受信するように結合され、検出信号の第2の遅延バージョン204を生成するように構成される遅延要素227を含む。制御回路230はまた、制御回路220のMUX228、ANDゲート226、NORゲート222、およびフリップフロップ224がそれぞれ、検出信号202の第1の遅延バージョンに応答して電流源121をアクティブ化するように構成されるのと同様に、検出信号の第2の遅延バージョン204に応答して電流(I3)を出力ノード110に供給するために電流源231をアクティブ化するように構成されるMUX238、ANDゲート236、NORゲート232、およびフリップフロップ234を含む。
他の制御回路240、250は同様の構成要素を含み、制御回路220、230と実質的に同様に動作する場合がある。たとえば、制御回路240は、検出信号の第3の遅延バージョン206に基づいて、電流源241が電流(I4)を出力ノード110に供給することを有効にするように構成される場合がある。同様にして、制御回路250は、検出信号のN番目の遅延バージョン(図示せず)に基づいて、電流源251が電流(IN+1)を出力ノード110に供給することを有効にするように構成される場合がある。
したがって、出力ノード110における電圧が電圧閾値(VthLow)を下回る場合、検出信号112は論理ハイ電圧レベルを有し、遅延要素217、227などに関連する遅延時間に基づいて電流源111、121、231、241、251を矢継ぎ早にアクティブ化させてもよい。詳細には、電流源111は、検出信号112に応答して電流I1 191を出力ノード110に供給するように構成されてもよい。電流源121および制御回路220は、検出信号の第1の遅延バージョン202に応答して電流I2 192を出力ノード110に供給するように構成される第1のインクリメンタル電流ステージ292に含まれる。電流源231および制御回路230は、検出信号の第2の遅延バージョン204に応答して電流I3を出力ノード110に供給するように構成される第2のインクリメンタル電流ステージ294に含まれる。電流源241および制御回路240は、検出信号の第3の遅延バージョン206に応答して電流I4を出力ノード110に供給するように構成される第3のインクリメンタル電流ステージ296に含まれる。電流源251および制御回路250は、検出信号のN番目の遅延バージョンに応答して電流IN+1を出力ノード110に供給するように構成されるN番目のインクリメンタル電流ステージ298に含まれる。
4つのインクリメンタル電流ステージ292〜298が示されるが、他の実装形態では、任意の数"N"のインクリメンタル電流ステージがATRA106に含まれてもよく、ここでNはゼロより大きい任意の整数値であってもよい。非限定的な例として、Nが9に等しい場合、ATRA106において9個のインクリメンタル電流ステージが存在してもよい。図2に示すように、各インクリメンタル電流ステージは、検出信号112のそれぞれの遅延バージョンに応答して、インクリメンタル電流を出力ノード110に供給するように構成されるそれぞれの電流源とそれぞれの制御回路とを含む。検出信号112は複数の制御回路を通って(たとえば、MUX228から遅延要素227に、MUX238から遅延要素237になど)伝播するので、検出信号112は、対応する電流源をアクティブ化すること、および対応するフリップフロップを論理ハイ電圧レベル出力にセットすること(およびそれを記憶すること)を生じさせる。そうすることによって、電流源は、電流を出力ノード110に供給してもよい。いくつかの実装形態では、インクリメンタル電流ステージ292〜298の遅延要素の各々は実質的に等しい遅延を適用し、電流源109の各々は実質的に同じ量の電流を生成するが、他の実装形態では、遅延要素は実質的に等しい遅延を適用せず、電流源109のうちの1つまたは複数は、異なる量の電流を生成してもよく(たとえば、後でアクティブ化された電流源は先にアクティブ化された電流源より多量の電流を供給してもよく)、またはそれらの組合せでもよい。
検出信号112が論理ロー電圧レベルに切り替わった(たとえば、出力ノード110における電圧は、もはや電圧閾値(VthLow)未満ではない)場合、インクリメンタル電流ステージ292〜298のANDゲートは、検出信号終了に応答して論理ロー値を出力し、電流源111、121、231、241、251の順次のアクティブ化は停止する。その結果、アクティブ化された電流源からの比較的安定した量の電流が、負荷108に供給される。たとえば、検出信号112の論理ハイ電圧レベルは、検出信号112が論理ロー電圧レベルに切り替わる(たとえば、検出信号終了)まで、インクリメントする電流ステージを順次にアクティブ化させてもよい。検出信号終了の後、アクティブ化された電流ステージは、(以下で説明するように、たとえばクロック信号133に応答してまたはリセット信号114に応答して別のメカニズムによって非アクティブ化されるまで)アクティブ化されたままであってよく、非アクティブ電流ステージは非アクティブのままであってよい。
検出信号終了の後、アクティブ化された電流ステージは、クロック信号133に応答して順次に非アクティブ化されてもよい。この場合、クロック信号133は、電流ステージを順次に非アクティブ化する非アクティブ化クロックに対応する。例示のために、各電流ステージがアクティブ化されると、その電流ステージに対するフリップフロップの出力(Q)がLOからHIに遷移し、前の電流ステージのフリップフロップの入力(D)に供給される。アクティブ化されていない電流ステージは、それらの前の電流ステージにLOを出力し続ける。
一例として、インクリメンタル電流ステージ292および294がアクティブ化された後であるがインクリメンタル電流ステージ296がアクティブ化される前に検出信号112がLOに遷移する場合、フリップフロップ234のデータ(D)入力は非アクティブ電流ステージ296からLO信号を受信し、フリップフロップ234のセット(S)入力はANDゲート236からLO信号を受信する。クロック信号133の次のパルスにおいて、フリップフロップ234の出力(Q)はHIからLOに遷移し、電流源231を非アクティブ化し、前の電流ステージ292のフリップフロップ234のデータ(D)入力にLO信号を送る。クロック信号133の次のパルスに応答して、フリップフロップ224の出力(Q)はHIからLOに遷移し、電流源121を非アクティブ化する。
たとえば、電流源111、121、231、241がアクティブ化されている場合、検出信号終了の後、電流源241は非アクティブ化されてもよい。電流源231は、電流源241が非アクティブ化された後に非アクティブ化され、電流源121は、電流源231が非アクティブ化された後に非アクティブ化され、電流源111は、電流源121が非アクティブ化された後に非アクティブ化されてもよい。したがって、図2に関して示す実装形態に基づいて、電流源241、231、121、111は、決定されたクロック周期に基づいて(たとえば、異なる時間間隔において)右から左へとオフにされる。クロック周期は、電圧レギュレータ回路102が、許容できない出力電圧ドループ(たとえば、調節された供給電圧を回路動作に対する最低要求水準を下回る電圧ドループ)を招くことなく、非アクティブ化された電流源によって供給される負荷電流のインクリメントを吸収するための時間を有するように決定されてもよい。一実装形態によれば、ATRA106は、負荷における電圧(たとえば、出力ノード110における電圧)が再び閾値電圧(VthLow)を下回る場合、電流源が(左から右に)順次にアクティブ化する場合あるように「再トリガ可能」であってもよい。
図2の実装形態では、制御回路220、230、240、250のフリップフロップ224、234のすべてがセットされる前に、検出信号112が論理ロー電圧レベルに切り替わった場合、フリップフロップ224、234へのセット入力、ならびに電流源121、231、241、251を駆動する論理NORゲート222、232を駆動する論理ANDゲート226、236への直接のVtrip入力は、制御回路220、230、240、250のフリップフロップ224、234のさらなるセッティングを停止する。特定のフリップフロップがセットされていると、特定のフリップフロップの出力は、論理ANDゲートの他方の入力を、遅延ゲートを通る経路を選択するのではなく、マルチプレクサを通る検出信号112の方に切り替える。そうすることによって、検出信号112は、各フリップフロップがクリアされる前に、(出力ノード110における電圧が閾値電圧(VthLow)を下回って降下することによって)論理ハイ電圧レベルに切り替わる。したがって、セッティングは、セットされたフリップフロップの遅延ゲートを通して検出信号112を伝播する必要なしに、次のインラインのセットされていないフリップフロップにおいて発生する。
一実装形態によれば、フリップフロップ224、234のセッティングは、比較的速く(たとえば、「急速に」)発生する。たとえば、遅延要素217、227、237の遅延時間は、図1の比較器回路152の遅延時間と同様である。例示のために、遅延要素217、227、237の各々の遅延時間および比較器回路152の遅延時間は、クロック信号133の周期より(たとえば、1桁または複数桁だけ)小さい場合がある。遅延要素217、227、237の遅延時間および電流I1、I2、I3の大きさなどは、出力ノード110に供給される電流の増加の速度が、出力ノード110における電圧を決定された電圧レベルにおいてまたはそれを超えて保持するために、(たとえば、複数のプロセッサコアの同時アクティブ化による)「ワーストケース」の負荷電流シナリオのもとで、出力ノード110からの増加した負荷電流に実質的に一致するようにセットされてもよい。制御回路220、230、240、250のフリップフロップ224、234は、制御回路250を制御回路220の方にクロッキングすること(たとえば、右から左にクロッキングすること)によってクリアされてもよい。クロック周期は、電圧レギュレータ回路102が、電流源を非アクティブ化することによってシフトする電流を吸収するための時間を有するように決定されてもよい。
したがって、比較器回路152は、(論理ハイ電圧レベルを有する)検出信号112を生成し、電流源111、121、231、241、251(たとえば、PMOSトランジスタアレイ)は、追加の(extra)電流を負荷108に供給するために検出信号112に応答してアクティブ化する。検出信号112が論理ハイ電圧レベルを有する限り、検出信号112(それの遅延バージョンを含む)は、電流源111、121、231、241、251を徐々にアクティブ化して追加の電流を負荷108に供給する複数の制御回路220、230、240、250を通して伝播する場合がある。出力ノード110における電圧を、閾値電圧(VthLow)を超えて上昇させるのに十分な電流が、PMOSトランジスタアレイによって供給されているとき、電流源のアクティブ化は停止されてもよい。新しい電流源のアクティブ化が停止した後、クロック信号133は、アクティブ化された電流源を「保持(holding on)」しているフリップフロップを徐々にクリアしてもよく、それによりより小さい電流のインクリメントを電圧レギュレータ回路102が吸収するために供給する。
それに応じて、図2のATRA106は、出力ノード110において許容できるレベルの電圧ドループを維持しながら、電圧レギュレータ回路102が負荷キャパシタンスに対してより小さい値を使用することを有効にする。電流源(たとえば、PMOSデバイス)は、線形または非線型にスケーリングされてもよい電流分流器として使用されてもよい。一例では、後のステージにおいてアクティブ化されるPMOSデバイスは、より大きいサイズに設計され、したがってより大きい電流を供給してもよい。
図3を参照すると、ATRA106の別の特定の実装形態の回路図が示される。図3のATRA106の1つまたは複数の特徴は、図1、図2、または両方に関して説明するようなものである。たとえば、図3において、ATRA106は、制御回路220、230を含む。別の例として、図3において、ATRA106は、電流源111、121、231、241、251などの電流源109を含む。
図3の例では、ATRA106は、第2の検出信号312(Vtrip2)を受信するように結合される。第2の検出信号312は、図1の検出回路104によって生成されてもよい。たとえば、検出回路104は、出力ノード110における電圧が、閾値電圧(VthLow)より小さい第2の閾値電圧(VthLow2)より低いことに応答して、第2の検出信号312を生成するように構成されてもよい。
図3はまた、ATRA106が、3入力端子構成を有する1つまたは複数のNORゲートを含んでもよいことを示す。たとえば、ATRA106は、3入力端子構成を有するNORゲート342を含む制御回路340を含んでもよい。追加の例として、ATRA106は、3入力端子構成を有するNORゲート352を含む制御回路350を含み、同じく、3入力端子構成を有するNORゲート362を含む制御回路360を含んでもよい。図3の例では、NORゲート362は、第2の検出信号312を受信するように結合される入力を含む。制御回路340、350の1つまたは複数の追加の構成要素は、図2の制御回路220、230、240、250の1つまたは複数の構成要素に対応する場合がある。
ATRA106はまた、制御回路370と制御回路380とを含んでもよい。制御回路370は、フリップフロップ374と、ANDゲート376と、遅延要素377と、MUX378とを含む。遅延要素377は、第2の検出信号312を遅延させ、第2の検出信号の第1の遅延バージョン302を生成するように構成されてもよい。たとえば、遅延要素377は、1つまたは複数の直列結合されるバッファ(たとえばソースフォロワ回路)、インバータ、またはそれらの組合せを含んでもよい。
MUX378は、第1の入力において第2の検出信号の第1の遅延バージョン302を、および第2の入力において第2の検出信号312を受信するように結合される。MUX378の制御入力は、フリップフロップ374の出力(Q)に結合される。MUX378は、制御入力の値に基づいて第2の検出信号の第1の遅延バージョン302または第2の検出信号312を出力するように構成される。
ANDゲート376は、MUX378の出力に結合される第1の入力を有し、かつ第2の検出信号312を受信するように結合される第2の入力を有する。ANDゲート376の出力は、フリップフロップ374のセット(S)入力に結合される。
フリップフロップ374は、ANDゲート376に結合されるセット(S)入力と、クロック信号133を受信するように結合されるクロック(C)入力と、制御回路380の出力に結合されるデータ(D)入力と、リセットバー信号(たとえば、インバータ218によって生成されたリセット信号114の反転バージョン)を受信するように結合されるローアクティブ化リセット(R)入力とを有する。フリップフロップ374の第1の出力(Q)は、NORゲート352の入力端子に結合される。フリップフロップ374の第2の出力(QB)は、ANDゲート318に結合される。
ANDゲート318は、クロック信号133を受信するように結合される第1の入力端子と、フリップフロップ374に結合される第2の入力端子とを含む。ANDゲート318は、制御回路220、230、340、350、360に結合される出力端子を含む。
動作中、第2の検出信号312は、電流源361を有効にしてもよい(アクティブ化してもよい)。たとえば、検出回路104は、出力ノード110における電圧が、閾値電圧(VthLow)より小さい第2の閾値電圧(VthLow2)より低いことに応答して、第2の検出信号312を生成するように構成されてもよい。第2の検出信号312は、出力ノード110における電圧が第2の閾値電圧(VthLow2)より小さい場合に論理ハイ電圧レベルを有してもよい。論理ハイ電圧は、NORゲート362に論理ロー電圧を出力させて電流源361を有効にする。電流源361は、電流を出力ノード110に供給してもよい。
制御回路370は、第2の検出信号の第1の遅延バージョン302に基づいて、電流源251が電流を生成することを有効に(たとえば、アクティブ化)するように構成される。たとえば、第2の検出信号312が論理ロー電圧から論理ハイ電圧に遷移した後、遅延要素377は、電流源361のアクティブ化の後に第2の検出信号の第1の遅延バージョン302を生成してもよい。第2の検出信号の第1の遅延バージョン302は、MUX378に論理ハイ電圧を出力させ、ANDゲート376およびフリップフロップ374の第1の出力(Q)に論理ハイ電圧を出力させる。フリップフロップ374の第1の出力(Q)によって出力された論理ハイ電圧は、NORゲート352に論理ロー電圧を出力させ、電流源251が電流を出力ノード110に供給することを有効にする(アクティブ化する)。
制御回路380は制御回路370と同様の構成要素を含み、制御回路370と実質的に同様に動作する場合がある。たとえば、制御回路380は、検出信号の第3の遅延バージョン304に基づいて、電流源241が電流を出力ノード110に供給することを有効にするように構成される場合がある。
したがって、図3のATRA106は、電流源109を順次にアクティブ化するための「中間突き合わせ型」技法が、電流を出力ノード110に供給することを有効にする場合がある。たとえば、図3では、電流源109は、(たとえば、図2に関して説明したように)検出信号112に基づいて左から右に順次にアクティブ化してもよく、同じく、第2の検出信号312に基づいて右から左に順次にアクティブ化してもよい。さらなる例示のために、図3では、電流源121、251は電流源111、361のアクティブ化の後にアクティブ化されてもよく、電流源231、241は電流源121、251のアクティブ化の後にアクティブ化されてもよい。その結果、電流源109は、たとえば出力ノード110における電圧が、閾値電圧(VthLow)より小さい第2の閾値電圧(VthLow2)より低いことに応答して、急速にアクティブ化される場合がある。
図4を参照すると、デバイス400が示される。いくつかの実装形態では、デバイス400は、図1のシステム100内部に組み込まれる。たとえば、デバイス400は、電流源109のうちの1つまたは複数として実装されてもよい回路450を含む。この場合、電流源109のうちの特定の電流源は、複数のトランジスタを含んでもよい。
デバイス400は、抵抗器402、404、406および408などの1つまたは複数の抵抗器を含んでもよい。図4では、抵抗器402は、第1の信号を生成するために出力ノード110における電圧を受信するように結合され、抵抗器404は、第2の信号を生成するために供給電圧(Vdd)を受信するように結合される。
デバイス400は、差動増幅器412をさらに含む。差動増幅器412は、抵抗器402から第1の信号を受信するように結合される第1の入力端子(たとえば、反転入力端子)を含み、抵抗器404から第2の信号を受信するように結合される第2の入力端子(たとえば、非反転入力端子)をさらに含む。差動増幅器412は、第1の信号と第2の信号との間の差に基づいてヘッドルーム電圧Vheadroomを生成するように構成される。ヘッドルーム電圧Vheadroomは、出力ノード110における電圧および供給電圧(Vdd)に関連するヘッドルームの量を示してもよい。
デバイス400は、比較器回路414、416、418などの複数の比較器回路413をさらに含む。複数の比較器回路413は差動増幅器412に結合され、ヘッドルーム電圧Vheadroomを受信するように結合される。たとえば、複数の比較器回路413の各々の第1の入力端子(たとえば、反転入力端子)は、ヘッドルーム電圧Vheadroomを受信するように結合されてもよい。
複数の比較器回路413の各々は、対応する基準電圧を受信するように結合される第2の入力端子(たとえば、非反転入力端子)をさらに含んでもよい。たとえば、比較器回路414の第2の入力端子は、基準電圧Vth6を受信するように結合されてもよい。追加の例として、比較器回路416の第2の入力端子は基準電圧Vth5を受信するように結合され、比較器回路418の第2の入力端子は基準電圧Vth0を受信するように結合されてもよい。基準電圧Vth0〜Vth6は、Vth0>Vth1>Vth6などの電圧の範囲に対応してもよい。複数の比較器回路413は、イネーブル信号<0>、イネーブル信号<5>、およびイネーブル信号<6>などのイネーブル信号<6:0>を生成するように構成される。
回路450は、複数のnot-and(NAND)ゲート455を含む。複数のNANDゲート455の各々は、イネーブル信号<6:0>の対応する信号を受信するように構成される第1の入力端子を含む。たとえば、複数のNANDゲート455は、比較器回路414からイネーブル信号<6>を受信するように構成される第1の入力端子を有するNANDゲート456を含んでもよい。複数のNANDゲート455の各々は、インバータ458に結合される第2の入力端子を含む。各第2の入力端子は、インバータ458によって生成されたゲート電圧Vgate(たとえば、アクティブ化信号)の反転バージョンを受信するように構成される。
回路450は、複数のトランジスタ451をさらに含む。複数のトランジスタ451のソース端子は電圧Vsourceを受信するように結合され、複数のトランジスタ451のドレイン端子は電圧Vdrainを生成するように構成されてもよい。複数のトランジスタ451のドレイン端子は、出力ノード110に結合されてもよい。
複数のトランジスタ451は、ゲート電圧Vgateを受信するように結合されるゲート端子を有するトランジスタ452を含んでもよい。複数のトランジスタ451の他のトランジスタは、NANDゲート455の出力端子に結合されるゲート端子を含んでもよい。たとえば、複数のトランジスタ451は、NANDゲート456の出力端子に結合されるゲート端子を有するトランジスタ454を含んでもよい。
動作中、比較器回路413は、イネーブル信号<6:0>を出力する場合がある。イネーブル信号<6:0>の各値は、ヘッドルーム電圧Vheadroomを超える対応する基準電圧に応答して、論理ハイ電圧に対応する場合がある。たとえば、比較器回路414は、ヘッドルーム電圧Vheadroomを超える基準電圧Vth0に応答して、論理ハイ電圧を出力するように構成される場合がある。供給電圧Vddと出力ノード110における電圧との間の差が比較的小さい場合、ヘッドルームは比較的低く、(電圧Vddと出力ノード110における電圧との間の差がより大きく、論理ハイ電圧を生成する比較器回路413がより少ないかかまたはゼロである、より高いヘッドルーム条件と比較して)より多くの比較器回路413が論理ハイ電圧を生成する場合がある。
デバイス400は、ヘッドルーム電圧Vheadroomに基づいて電流源109の電流を調整するように構成されてもよい。例示のために、第1の電流源111および第2の電流源121などの電流源109のうちの1つまたは複数は、回路450を含んでもよい。この例では、第1の電流源111の第1の電流I1 191および第2の電流源121の第2の電流I2 192は、ヘッドルーム電圧Vheadroomに基づいて調整可能である。
図4に関して説明した実装形態は、供給電圧Vddおよび出力ノード110における電圧に関連する低いヘッドルーム条件を補償する場合がある。たとえば、供給電圧Vddと出力ノード110における電圧との間の差が比較的小さい場合、電流源109のうちの1つまたは複数によって生成される電流は低減される場合がある。低減された電流を補償するために、デバイス400は、(たとえば、出力ノード110に供給される電流の大きさを増加させるために)複数のトランジスタ451のうちのいくつかのトランジスタをアクティブ化してもよい。ヘッドルームが増大するにつれて、デバイス400は、(たとえば、出力ノード110に供給される電流の大きさを減少させるために)複数のトランジスタ451のうちのいくつかのトランジスタを非アクティブ化してもよい。その結果、出力ノード110に供給される電流の量は、ヘッドルーム条件の範囲に対して実質的に一定のままであってもよい。
図5を参照すると、電圧レギュレータ回路の出力ノードに電流を供給するための方法が示される。方法500は、図1のシステム100によって実行されてもよい。特に、方法500は、図1〜図3に関して説明したATRA106を使用して実行されてもよい。
方法500は、502において、制御回路において検出信号を受信するステップを含む。検出信号は、電圧レギュレータの出力電圧が閾値電圧より低いことを示す。たとえば、図1を参照すると、検出回路104は、(電圧レギュレータ回路102の)出力ノード110における電圧が閾値電圧VthLowより低い場合に検出信号112を生成してもよい。図2に関して説明したように、検出信号112は、ATRA106に供給されてもよい。ATRA106は、検出信号112または検出信号の遅延バージョン202、204、206のいずれかを受信するように結合される複数の制御回路220、230、240、250を含んでもよい。
504において、検出信号に応答する第1の電流源が有効にされてもよい。たとえば、図2を参照すると、電流源111は、検出信号112に基づいて有効にされてもよい。例示のために、検出信号112が論理ハイ電圧レベルを有する場合、インバータ216は、論理ロー電圧レベルを有する信号を電流源111のゲートに供給する。論理ロー電圧レベルを有する信号を受信することに応答して、電流源111はプルアップトランジスタとして動作し、供給電圧(Vdd)に基づいて出力ノード110における電圧を増加させる。たとえば、電流源111は、出力ノード110における電圧を増加させるために、電流I1 191を出力ノード110に供給する。したがって、方法500によれば、第1の電流源を有効にするステップは、電圧レギュレータ回路に結合される出力ノードに第1の電流を供給する。
506において、検出信号の遅延バージョンに応答する第2の電流源が有効にされてもよい。たとえば、図2を参照すると、遅延要素217は検出信号112を遅延させ、検出信号の第1の遅延バージョン202を生成してもよい。制御回路(たとえば、MUX228、ANDゲート226、フリップフロップ224、およびNORゲート222)は、検出信号の第1の遅延バージョン202に応答して、電流源121のゲートに論理ロー電圧信号を供給する。その結果、電流源121はプルアップトランジスタとして動作し、供給電圧(Vdd)に基づいて出力ノード110における電圧を増加させる。たとえば、電流源121は、出力ノード110における電圧を増加させるために、電流I2 192を出力ノード110に供給する。したがって、方法500によれば、第2の電流源を有効にするステップは、第2の電流を出力ノードに供給する。
方法500によれば、第2の電流源は、第2の電流を出力ノードに供給するように構成される第1のインクリメンタル電流ステージに含まれてもよい。たとえば、図2を参照すると、電流源121は、第1のインクリメンタル電流ステージ292に含まれてもよい。第1のインクリメンタル電流ステージ292は、電流I2 192が出力ノード110に供給されることを有効にしてもよい。方法500はまた、検出信号終了まで、複数のインクリメンタル電流ステージの電流源を順次にアクティブ化するステップを含んでもよい。たとえば、図2を参照すると、第2のインクリメンタル電流ステージ294の電流源231は、電流源121がアクティブ化された後にアクティブ化され、次いで第3のインクリメンタル電流源296の電流源241がアクティブ化され、次いで第4のインクリメンタル電流ステージ298の電流源251がアクティブ化されてもよい。したがって、電流源121、231、241、251は、順次にアクティブ化されてもよい。電流源121、231、241、251の順次のアクティブ化は、検出信号終了が発生する場合に停止してもよい。たとえば、検出信号112が論理ハイ電圧レベルから論理ロー電圧レベルに切り替わる場合、電流源121、231、241、251の順次のアクティブ化は停止してもよい。
方法500の一実装形態によれば、検出信号終了の後、アクティブ化された電流源はアクティブ化されたままであり、非アクティブ電流源は非アクティブのままであってもよい。たとえば、図2を参照すると、検出信号112が論理ハイ電圧レベルから論理ロー電圧レベルに切り替わるときに、電流源121、231がアクティブ化されておりかつ電流源241、251が非アクティブである場合、電流源121、231はアクティブのままであり、電流源241、251は非アクティブのままであってもよい。方法500はまた、検出信号の終了に応答して、アクティブ化された電流源を順次に非アクティブ化するステップを含んでもよい。たとえば、検出信号112が論理ハイ電圧レベルから論理ロー電圧レベルに切り替わる上記のシナリオでは、電流源231の非アクティブ化に続いて電流源121が非アクティブ化されてもよい。
一実装形態によれば、方法500はまた、出力ノードが第2の電圧閾値より大きいことをリセット信号が示すことに応答して、アクティブ化された電流源を非アクティブ化するステップを含む。たとえば、図1を参照すると、検出回路104は、出力ノード110の電圧が閾値電圧VthHiより大きい場合にリセット信号114を生成してもよい。例示のために、リセット信号114は論理ハイ電圧レベルを有し、ATRA106に供給されてもよい。図2を参照すると、リセット信号114は、論理ロー電圧レベルを有する信号を生成するためにインバータ218によって反転されてもよい。信号(論理ロー電圧レベルを有する)が、各フリップフロップ224、234の低アクティブ化リセット端子に供給され、フリップフロップ224、234をリセットして対応する電流源121、231を非アクティブ化してもよい。
方法500の一実装形態によれば、検出信号の別のインスタンスは、検出信号終了に応答して全部ではないが一部のアクティブ化された電流源が非アクティブ化された後に受信されてもよい。たとえば、図2を参照すると、検出信号112が論理ハイ電圧レベルから論理ロー電圧レベルに切り替わるときに、電流源121、231、241がアクティブ化されてもよく、電流源251が非アクティブであってもよい。検出信号112が論理ロー電圧レベルを有している間、電流源241は、クロック信号133に応答して非アクティブ化してもよい。電流源121、231はアクティブ化されたままである間に、検出信号112は元の論理ハイ電圧レベルに切り替わってもよい。方法500によれば、非アクティブ化された電流源は、検出信号の他のインスタンスを受信することに応答して順次にアクティブ化されてもよい。たとえば、上記のシナリオでは、電流源241、251(たとえば、非アクティブ電流源)は、検出信号112が元の論理ハイ電圧レベルに切り替わることに応答して順次にアクティブ化されてもよい。
図6を参照すると、図1〜図5に関して説明した技法を実行するように動作可能な構成要素を含むデバイス600が示される。デバイス600は、メモリ632に結合される、デジタルシグナルプロセッサまたは中央処理装置などのプロセッサ610を含む。プロセッサ610は、図1の電圧レギュレータ回路102の出力ノード110に結合される電力領域612内にある。ATRA106は、出力ノード110に結合される。プロセッサ610は電力領域612内に示されるが、他の実装形態では、ディスプレイコントローラ626、CODEC634、メモリ632、ワイヤレスインターフェース640、またはトランシーバ641などの1つまたは複数の他の構成要素が、プロセッサ610の代わりに(またはそれに加えて)電力領域612内に存在してもよい。
プロセッサ610は、メモリ632に記憶された、1つまたは複数の命令668からなるプログラムのようなソフトウェアを実行するように構成される場合がある。メモリ632は、電力領域612におけるグリッチを低減するための命令668を含む非一時的コンピュータ可読媒体であってもよい。命令668は、プロセッサ610によって実行されるとき、ATRA106がプロセッサ610内部に実装されているときなどに、プロセッサに、検出信号に応答する第1の電流源(たとえば、図2の電流源111)を有効にさせてもよい。検出信号は、図1の電圧レギュレータ回路102などの電圧レギュレータ回路の出力電圧が閾値電圧より低いことを示してもよい。命令668はまた、プロセッサ610に、検出信号の遅延バージョンに応答する第2の電流源(たとえば、図2の電流源121)を有効にさせてもよい。いくつかの実装形態では、プロセッサ610は、図5の方法500に従って動作するように構成されてもよい。たとえば、命令668は、プロセッサ610に、図5に関して説明した動作を実行させるように実行可能であってもよい。
ワイヤレスインターフェース640は、プロセッサ610およびアンテナ642に結合されてもよい。たとえば、ワイヤレスインターフェース640はトランシーバ641を介してアンテナ642に結合される場合がある。コーダ/デコーダ(CODEC)634も、プロセッサ610に結合されてもよい。スピーカー636およびマイクロフォン638が、CODEC634に結合されてもよい。ディスプレイコントローラ626がプロセッサ610およびディスプレイデバイス628に結合されてもよい。特定の実装形態では、プロセッサ610、ディスプレイコントローラ626、メモリ632、CODEC634、およびワイヤレスインターフェース640が、システムインパッケージまたはシステムオンチップデバイス622内に含まれる。特定の実装形態では、入力デバイス630および電源644はシステムオンチップデバイス622に結合される。さらに、特定の実装形態では、図6に示されるように、ディスプレイデバイス628、入力デバイス630、スピーカー636、マイクロフォン638、アンテナ642、および電源644が、システムオンチップデバイス622の外部にある。しかしながら、ディスプレイデバイス628、入力デバイス630、スピーカー636、マイクロフォン638、アンテナ642、および電源644の各々を1つもしくは複数のインターフェースまたはコントローラのようなシステムオンチップデバイス622の1つまたは複数の構成要素に結合することができる。
開示した技法の1つまたは複数が、通信デバイス、固定位置データユニット、モバイル位置データユニット、モバイルフォン、セルラー電話、衛星電話、コンピュータ、タブレット、ポータブルコンピュータ、ディスプレイデバイス、メディアプレーヤ、またはデスクトップコンピュータを含んでもよいデバイス600のようなシステムまたは装置において実装されてもよい。代替または追加として、デバイス600は、セットトップボックス、エンターテイメントユニット、ナビゲーションデバイス、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビジョン、チューナ、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、衛星、車両、車両内部に統合された構成要素、プロセッサを含むかまたはデータもしくはコンピュータ命令を記憶もしくは検索する任意の他のデバイス、あるいはそれらの組合せを含んでもよい。別の説明に役立つ非限定的な例として、システムまたは装置は、ハンドヘルドパーソナル通信システム(PCS)ユニットなどの遠隔ユニット、全地球測位システム(GPS)対応デバイスなどのポータブルデータユニット、メータ読取り機器、または、プロセッサを含むかもしくはデータもしくはコンピュータ命令を記憶するかもしくは取り出す任意の他のデバイス、あるいはそれらの任意の組合せを含んでもよい。
図1〜図6のうちの1つまたは複数は、本開示の教示によるシステム、装置、または方法を示す場合があるが、本開示は、これらの図示されるシステム、装置、または方法に限定されない。本明細書で示され、または説明される図1〜図6のいずれかの1つまたは複数の機能または構成要素は、図1〜図6のうちの別の1つまたは複数の他の部分と組み合わされてもよい。したがって、本明細書で説明されるどんな実装形態も限定と解釈されるべきではなく、本開示の教示から逸脱することなく、本開示の実装形態は適切に組み合わされてもよい。
説明する技法と連動して、装置は、出力ノードに第1の電流を供給するための手段を含む。第1の電流を供給するための手段は検出信号に応答し、出力ノードにおける電圧を調節するための手段に、出力ノードを介して結合されてもよい。たとえば、出力ノードに第1の電流を供給するための手段は、図1〜図3のATRA106、図2〜図3の電流源111、図4のデバイス400、図6の命令668を実行するようにプログラムされたプロセッサ610、1つもしくは複数の他のデバイス、回路、モジュール、またはそれらの任意の組合せを含んでもよい。出力ノードにおける電圧を調節するための手段は、図1の電圧レギュレータ回路102、図6の命令668を実行するようにプログラムされたプロセッサ610、1つもしくは複数の他のデバイス、回路、モジュール、またはそれらの任意の組合せを含んでもよい。
本装置はまた、出力ノードに第2の電流を供給するための手段を含んでもよい。たとえば、出力ノードに第2の電流を供給するための手段は、図1〜図3のATRA106、図2〜図3の電流源121、図4のデバイス400、図6の命令668を実行するようにプログラムされたプロセッサ610、1つもしくは複数の他のデバイス、回路、モジュール、またはそれらの任意の組合せを含んでもよい。
本装置はまた、検出信号の遅延バージョンに基づいて第2の電流を供給するための手段を有効にするための手段を含んでもよい。たとえば、第2の電流を供給するための手段を有効にするための手段は、図1〜図3のATRA106、図2〜図3の制御回路220、図6の命令668を実行するようにプログラムされたプロセッサ610、1つもしくは複数の他のデバイス、回路、モジュール、またはそれらの任意の組合せを含んでもよい。
当業者は、本明細書において開示される実装形態に関して説明した様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、プロセッサによって実行されるコンピュータソフトウェア、または両方の組合せとして実装されてもよいことをさらに理解されよう。様々な説明のための構成要素、ブロック、構成、モジュール、回路、およびステップが、全般にそれらの機能に関して上で説明された。そのような機能がハードウェアとして実装されるかまたはプロセッサ実行可能命令として実装されるかは、システム全体に課される具体的な用途および設計制約に依存する。当業者は、特定の適用例ごとに様々な方式で記載の機能を実装してもよいが、そのような実装の決定が、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
本明細書の開示に関連して説明した方法またはアルゴリズムのステップは、ハードウェアで直接的に、プロセッサによって実行されるソフトウェアモジュールで、またはその2つの組合せで実装されてもよい。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、プログラマブル読取り専用メモリ(PROM)、消去可能プログラマブル読取り専用メモリ(EPROM)、電気消去可能プログラマブル読取り専用メモリ(EEPROM)、レジスタ、ハードディスク、取外し可能ディスク、コンパクトディスク読取り専用メモリ(CD-ROM)、または当技術分野で周知の任意の他の形態の非一時的記憶媒体内に常駐してもよい。例示的記憶媒体が、プロセッサが記憶媒体から情報を読み取り、かつ記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替的に、記憶媒体はプロセッサと一体であってもよい。プロセッサおよび記憶媒体は、特定用途向け集積回路(ASIC)の中に存在してもよい。ASICは、コンピューティングデバイスまたはユーザ端末内に存在することができる。代替では、プロセッサおよび記憶媒体は、コンピューティングデバイスまたはユーザ端末内に個別の構成要素として存在することができる。
上の説明は、開示された実装形態を当業者が作成または使用できるようにするために提供される。これらの実装形態に対する様々な修正は、当業者には容易に明らかであり、本明細書で定義された原理は、本開示の範囲から逸脱することなく、他の実装形態に適用されることがある。したがって、本開示は、本明細書に示された実装形態に限定されるものではなく、以下の特許請求の範囲によって定義される原理および新規の特徴と一致する、考えられる最も広い範囲を与えられるべきである。
100 システム
102 電圧レギュレータ回路
104 検出回路
106 供給電圧安定化回路
108 負荷
109 電流源
110 出力ノード
111 第1の電流源
112 検出信号
114 リセット信号
120 ゲートドライバ回路
121 第2の電流源
122 パルス幅変調(PWM)ラッチ
124 プルアップトランジスタ
126 プルダウントランジスタ
128 比較器回路
129 クロック信号
130 クロックおよびランプ生成器
131 ランプ電圧(Vramp)
132 誤差増幅器
133 クロック信号(SlowClk)
134 抵抗器
135 電圧(Vcomp)
136 キャパシタ
137 制御信号
138 キャパシタ
140 インダクタ
142 キャパシタ
144 抵抗器
146 抵抗器
148 キャパシタ
150 比較器回路
152 比較器回路
170 レギュレータ供給部
172 レギュレータフィードバック部
190 電流
191 第1の電流I1
192 第2の電流I2
202 検出信号の第1の遅延バージョン
204 検出信号の第2の遅延バージョン
206 検出信号の第3の遅延バージョン
216 インバータ
217 遅延要素
218 インバータ
220 制御回路
222 論理NORゲート
224 フリップフロップ
226 論理ANDゲート
227 遅延要素
228 マルチプレクサ(MUX)
230 制御回路
231 電流源
232 NORゲート
234 フリップフロップ
236 ANDゲート
237 遅延要素
238 MUX
240 制御回路
241 電流源
250 制御回路
251 電流源
292 第1のインクリメンタル電流ステージ
294 第2のインクリメンタル電流ステージ
296 第3のインクリメンタル電流ステージ
298 第4のインクリメンタル電流ステージ、N番目の遅延バージョン
302 第2の検出信号の第1の遅延バージョン
304 検出信号の第3の遅延バージョン
312 第2の検出信号
318 ANDゲート
340 制御回路
342 NORゲート
350 制御回路
352 NORゲート
360 制御回路
361 電流源
362 NORゲート
370 制御回路
374 フリップフロップ
376 ANDゲート
377 遅延要素
378 MUX
380 制御回路
400 デバイス
402 抵抗器
404 抵抗器
406 抵抗器
408 抵抗器
412 差動増幅器
413 複数の比較器回路
414 比較器回路
416 比較器回路
418 比較器回路
450 回路
451 複数のトランジスタ
452 トランジスタ
454 トランジスタ
455 複数のNANDゲート
456 NANDゲート
458 インバータ
600 デバイス
610 プロセッサ
612 電力領域
622 システムオンチップデバイス
626 ディスプレイコントローラ
628 ディスプレイデバイス
630 入力デバイス
632 メモリ
634 CODEC
636 スピーカー
638 マイクロフォン
640 ワイヤレスインターフェース
641 トランシーバ
642 アンテナ
644 電源
668 命令

Claims (21)

  1. 検出信号に応答し、かつ出力ノードを介して電圧レギュレータ回路に結合される出力を有する第1の電流源と、
    前記出力ノードに結合される第2の電流源と、
    前記検出信号に応答する入力、前記入力に結合される遅延要素、および前記第2の電流源に結合される出力を有する制御回路であって、前記検出信号の遅延バージョンに基づいて前記第2の電流源を有効にするように構成される、制御回路と
    を備える、装置。
  2. 前記検出信号を生成するように構成される検出回路をさらに備える、請求項1に記載の装置。
  3. 前記第1の電流源および前記第2の電流源が、p型金属酸化物半導体(PMOS)トランジスタを備える、請求項1に記載の装置。
  4. 前記制御回路が、前記遅延要素に応答するフリップフロップを備え、前記フリップフロップの出力が前記制御回路の前記出力に結合される、請求項1に記載の装置。
  5. 前記第1の電流源が、前記検出信号に応答して前記出力ノードに第1の電流を供給するように構成され、前記第2の電流源および前記制御回路が、前記検出信号の前記遅延バージョンに応答して前記出力ノードに第2の電流を供給するように構成される第1のインクリメンタル電流ステージに含まれ、
    前記検出信号の第2の遅延バージョンに応答して前記出力ノードに第3の電流を供給するように構成される第2のインクリメンタル電流ステージをさらに含む、
    請求項1に記載の装置。
  6. 検出信号終了まで電流源を順次にアクティブ化するように構成される複数のインクリメンタル電流ステージをさらに備える、請求項5に記載の装置。
  7. 前記検出信号終了の後、アクティブ化された電流源が、非アクティブ化クロックに応答して順次に非アクティブ化されるように構成される、請求項6に記載の装置。
  8. 前記電流源が、リセット信号に応答して順次に非アクティブ化されるように構成され、前記リセット信号が、前記出力ノードにおける電圧が電圧閾値より大きいことを示す、請求項5に記載の装置。
  9. 前記第1の電流源の第1の電流および前記第2の電流源の第2の電流が、ヘッドルーム電圧に基づいて調整可能である、請求項5に記載の装置。
  10. 前記出力ノードにおける電圧が第1の閾値電圧より低いことに応答して前記検出信号を生成するように構成される検出回路であって、前記検出回路が、前記出力ノードにおける前記電圧が前記第1の閾値電圧より小さい第2の閾値電圧より低いことに応答して第2の検出信号を生成するようにさらに構成される、検出回路と、
    前記出力ノードに結合されるインクリメンタル電流ステージであって、前記検出信号の別の遅延バージョンに応答して、前記第2の検出信号の3つの遅延バージョンに応答して、またはその両方に応答してアクティブ化されるように構成されるインクリメンタル電流ステージと
    をさらに備える、請求項5に記載の装置。
  11. 制御回路において検出信号を受信するステップであって、前記検出信号が、電圧レギュレータ回路の出力電圧が閾値電圧より低いことを示す、ステップと、
    前記検出信号に応答して第1の電流源を有効にするステップと、
    前記検出信号の遅延バージョンに応答して第2の電流源を有効にするステップであって、前記第2の電流源が、前記電圧レギュレータ回路に結合される出力ノードに第2の電流を供給するように構成される第1のインクリメンタル電流ステージに含まれる、ステップと、
    検出信号終了まで、複数のインクリメンタル電流ステージの電流源を順次にアクティブ化するステップと
    を含む、方法。
  12. 前記第1の電流源を有効にするステップが、前記出力ノードに第1の電流を供給し、前記第2の電流源を有効にするステップが前記出力ノードに第2の電流を供給する、請求項11に記載の方法。
  13. 前記検出信号終了の後、アクティブ化された電流源がアクティブ化されたままであり、非アクティブ電流源が非アクティブである、請求項11に記載の方法。
  14. 前記検出信号の終了に応答して、前記アクティブ化された電流源を順次に非アクティブ化するステップをさらに含む、請求項13に記載の方法。
  15. 前記出力ノードが第2の電圧閾値より大きいことをリセット信号が示すことに応答して、前記アクティブ化された電流源を非アクティブ化するステップをさらに含む、請求項13に記載の方法。
  16. 前記検出信号終了に応答して全部ではないが一部の前記アクティブ化された電流源が非アクティブ化された後、前記検出信号の別のインスタンスを受信するステップと、
    前記検出信号の前記別のインスタンスを受信することに応答して、前記非アクティブ化された電流源を順次にアクティブ化するステップと
    をさらに含む、請求項11に記載の方法。
  17. 電圧レギュレータ回路の出力ノードに第1の電流を供給するための手段であって、検出信号に応答し、かつ前記出力ノードにおける電圧を調節するための手段に出力ノードを介して結合される、手段と、
    前記出力ノードに第2の電流を供給するための手段と、
    前記検出信号の遅延バージョンに基づいて前記第2の電流を前記供給するための手段を有効にするための手段であって前記第1の電流を前記供給するための手段および前記第2の電流を前記供給するための手段が、ヘッドルーム電圧に基づいて調整可能である、手段と
    を備える、装置。
  18. 前記検出信号を生成するための手段をさらに含む、請求項17に記載の装置。
  19. 検出信号終了まで電流源を順次にアクティブ化するための手段をさらに含み、前記電流源が前記出力ノードに結合される、請求項17に記載の装置。
  20. 前記検出信号終了の後、前記アクティブ化された電流源が、非アクティブ化クロックに応答して順次に非アクティブ化されるように構成される、請求項19に記載の装置。
  21. 前記電流源が、リセット信号に応答して順次に非アクティブ化されるように構成され、前記リセット信号が、前記出力ノードにおける電圧が電圧閾値より大きいことを示す、請求項19に記載の装置。
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