KR910003654A - 바이폴라-cmos 회로를 갖는 집적회로 - Google Patents

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야마모도 다꾸마
후지쓰 가부시끼가이샤
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Abstract

내용 없음.

Description

바이폴라-CMOS 회로를 갖는 집적회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 첫번째 바람직한 실시예의 회로도.
제5A도는 CMOS 인버터의 회로도.
제5B도는 Bi-CMOS형 인버터의 회로도.
제9도는 본 발명의 적용의 회로도.

Claims (14)

  1. 첫번째와 두번째 입력들을 입력하고 첫번째 게이트 수단의 첫번째 논리동작 결과를 나타내는 첫번째 출력을 발생하기 위한 첫번째 게이트 수단, 상기 첫번째 게이트 수단이 상기 첫번째 출력을 통과하는 첫번째 출력단자를 가지며, 상기 첫번째 게이트 수단이 상기 첫번째와 두번째 입력들을 수신하고 상기 첫번째 논리 동작 결과를 발생하기 위한 첫번째 CMOS 수단 및 상기 첫번째 출력 단자를 충전하는 첫번째 바이폴라 트랜지스터와 상기 첫번째 출력단자를 방전하는 두번째 바이폴라 트랜지스터를 포함하고 상기 첫번째 논리 동작 결과로부터 상기 첫번째 출력을 발생 하기 위한 첫번째 바치폴라 트랜지스터 수단을 포함하고, 세번째와 네번째 입력들을 입력하고 두번째 게이트 수단의 두번째 논리 동작 결과를 나타내는 두번째 출력을 발생하기 위한 두번째 게이트 수단, 상기 두번째 게이트 수단이 상기 두번째 출력을 통과하는 두번째 출력 단자를 가지며, 상기 두번째 게이트 수단이 상기 세번째와 네번째 입력들을 수신하고, 상기 두번째 논리 동작 결과를 발생하기 위한 두번째 CMOS수단 및 상기 두번째 출력단자를 충전하는 세번째 바이폴라 트랜지스터와 상기 두번째 출력단자를 방전하는 네번째 바이폴라 트랜지스터를 포함하고 상기 두번째 논리 동작 결과로부터 상기 두번째 출력을 발생하기 위한 두번째 바이폴라 트랜지스터의 수단을 포함하고, 상기 첫번째와 세번째 입력들이 상보 입력들이고, 상기 첫번째 출력이 상기 네번째 입력으로서 제공되고 상기 두번째 출력이 상기 두번째 입력으로서 제공되며, 상기 첫번째와 두번째출력들이 상보 출력들이 되고, 상기 세번째 입력 의 변화에 대하여 상기 첫번째 바이폴라 트랜지스터 수단의 상기 첫번째 바이폴라 트랜지스터의 베이스를 방전하고 상기 첫번째 입력의 변화에 대하여 상기 두번째 바이폴라 트랜지스터 수단의 상기 세번째 바이폴라 트랜지스터의 베이스를 방전하기 위한 방전수단과, 상기 세번째 입력의 상기 변화에 대하여 상기 첫번째 바이폴라 트랜지스터 수단의 상기 두번째 바이폴라 트랜지스터의 베이스를 충전하고 상기 첫번째 입력의 상기 변화에 대하여 상기 두번째 바이폴라 트랜지스터 수단의 상기 네번째 바이폴라 트랜지스터의 베이스를 충전하기 위한 충전 수단등으로 이루어지는 집적회로.
  2. 제1항에 있어서, 상기 방전수단이 게이트, 소오스 및 드레인을 가지는 첫번째P-채널 MOS(PMOS)트랜지스터를 포함하고, 상기 첫번째 PMOS 트랜지스터의 게이트가 상기 첫번째 입력을 수신하고, 그의 소오스가 상기 첫번째 바이폴라 트랜지스터 수단에 제공된 상기 첫번째 바이폴라 트랜지스터의 베이스에 접속되며, 그의 드레인이 소정의 전위로 설정되고, 상기 방전수단이 게이트, 소오스 및 드레인을 가지는 두번째 PMOS트랜지스터를 포함하고, 상기 두번째 PMOS트랜지스터의 게이트가 상기 첫번째 입력을 수신하고, 그의 소오스가 상기 상기 두번째 바이폴라 트랜지스터 수단에 제공된 세번째 바이폴라 트랜지스터의 베이스에 접속되며, 그의 드레인이 상기 소정의 전위로 설정되는 집적 회로.
  3. 제1항에 있어서, 상기 충전수단이 게이트, 소오스 및 드레인을 가지는 첫번째 P-채널 MOS(PMOS)트랜지스터를 포함하고, 상기 첫번째 PMOS트랜지스터의 게이트가 상기 세번째 입력을 수신하고, 그의 소오스가 상기 첫번째 출력단자에 접속되고, 그의 드레인이 상기 첫번째 바이폴라 트랜지스터 수단에 제공된 상기 두번째 바이폴라 트랜지스터의 베이스에 접속되며, 상기 충전 수단이 게이트, 소오스 및 드레인을 가지는 두번째 PMOS 트랜지스터를 포함하고, 상기 두번째 PMOS 트랜지스터의 게이트가 상기 첫번째 입력을 수신하고, 그의 소오스가 상기 두번째 출력단자에 접속되며, 그의 드레인이 상기 두번째 바이폴라 트랜지스터 수단에 제공된 네번째 바이폴라 트랜지스터의 베이스에 접속되는 집적회로.
  4. 제1항에 있어서, 상기 방전수단이 게이트, 소오스 및 드레인을 가지는 첫번째 N-채널 MOS(NMOS)트랜지스터를 포함하고, 상기 첫번째 NMOS 트랜지스터의 게이트가 상기 첫번째 입력을 수신하고, 그의 드레인이 상기 첫번째 바이폴라 트랜지스 수단에 제공된 상기 첫번째 바이폴라 트랜지스터의 베이스에 접속되며, 그의 소오스가 소정의 전위로 설정되고 상기 방전 수단이 게이트, 소오스 및 드레인을 가지는 두번째 NMOS 트랜지스터를 포함하고, 상기 두번째 NMOS 트랜지스터의 게이트가 상기 첫번째 입력을 수신하고, 그의 드레인이 상기 두번째 바이폴라 트랜지스터 수단에 제공된 세번째 바이폴라 트랜지스터의 베이스에 접속되며, 그의 소오스가 상기 소정의 전위로 설정되는 집적회로.
  5. 제1항에 있어서, 상기 충전 수단이 게이트, 소오스 및 드레인을 가지는 첫번째 N- 채널 NIOS(NMOS)를 포함하고, 상기 첫번째 NMOS트랜지스터의 게이트가 상기 세번째 입력을 수신하고, 그의 드레인이 상기 첫번째 출력단자에 접속되며, 그의 소오스가 상기 첫번째 바 이폴라 트랜지스터 수단에 제공된 상기 두번째 바이폴라 트랜지스터의 베이스에 접속되고, 상기 충전 수단이 게이트, 소오스 및 드레인을 가지는 두번째 NMOS 트랜지스터를 포함하고, 상기 두번째 NMOS트랜지스터의 게이트가 상기 첫번째 입력을 수신하고, 그의 드레인이 상기 두번째 출력단자에 접속되며, 그의 소오스가 상기 두번째 바이폴라 트랜지스터 수단에 제공된 네번째 바이폴라 트랜지스터의 베이스에 접속되는 집적회로.
  6. 제1항에 있어서, 첫번째와 두번째 게이트의 각각이 NAND 게이트인 집적회로.
  7. 제1항에 있어서, 상기 첫번째와 두번째 게이트 수단의 각각이 인버터인 집적회로.
  8. 제1항에 있어서, 첫번째와 두번째 게이트 수단이 각각이 NOR게이트인 집적회로.
  9. 제1항에 있어서, 상기 첫번째와 두번째 바이폴라 트랜지스터가 첫번째 전원과 두번째 전원 사이에 직렬로 접속되는 집적회로.
  10. 제1항에 있어서, 상기 세번째와 네번째 바이폴 트랜지스터가 첫번째 전원과 두번째 전원 사이에 직렬로 접속되는 집적회로.
  11. 제1항에 있어서, 상기 첫번째 게이트 수단이 상기 첫번째와 두번째 바이폴라 트랜지스터의 베이스에 각각 결합된 첫번째와 두번째 부하를 포함하고, 상기 두번째 게이트 수단이 상기 세번째와 네번째 바이폴라 트랜지스터의 베이스에 각각 결합된 세번째와 네번째 부하를 포함하는 집적회로.
  12. 제11항에 있어서, 상기 첫번째 내지 네번째 부하의 각각이 레지스터를 포함하는 집적회로.
  13. 제11항에 있어서, 상기 첫번째 내지 네번째 부하의 각각이 N-채널 MOS 트랜지터를 포함하는 집적회로.
  14. 제1항에 있어서, 상기 집적회로가 플립-플롭인 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890010659A 1988-07-29 1989-07-27 바이폴라-cmos회로를 갖는 집적회로 KR920010998B1 (ko)

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