KR100464399B1 - 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치 및 방법 - Google Patents

동기식 기억 장치를 위한 내부 클럭 신호 발생 장치 및 방법 Download PDF

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Abstract

동기식 기억 장치를 위한 내부 클럭 신호 발생 장치 및 방법이 개시된다. 동기식 기억 장치에 포함되는 이 장치는, 외부 클럭 신호와 기준 레벨에 응답하여 내부 클럭 신호를 생성하는 클럭 복원부와, 외부 클럭 신호, 칩 인에이블 선택 신호, 열 및 행 어드레스 신호들 및 기입 인에이블 신호들을 논리조합하고, 논리 조합한 결과를 출력하는 논리 조합 수단과, 논리 조합한 결과에 응답하여 제어 신호를 발생하는 제어 신호 발생 수단 및 클럭 복원부로부터 입력한 내부 클럭 신호를 제어 신호에 응답하여 출력하는 신호 전송 수단을 구비하고, 신호 전송 수단으로부터 출력되는 내부 클럭 신호에 응답하여 동기식 기억 장치는 데이타를 입/출력하는 것을 특징으로 한다.

Description

동기식 기억 장치를 위한 내부 클럭 신호 발생 장치 및 방법
본 발명은 동기식 다이나믹 램(DRAM:Dynamic RAM) 또는 동기식 정적 램(SRAM:Static RAM)과 같은 동기식 기억 장치에 관한 것으로서, 특히. 동기식 기억 장치의 데이타 입/출력을 위해 사용되는 내부 클럭 신호를 발생하는 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치 및 방법에 관한 것이다.
다수의 정보를 저장할 수 있는 다수개의 기억소자와 다수개의 기억 소자들을 포함하는 다수개의 어레이군으로 반도체 기억 장치는 구성된다. 이 때, 동기식 기억 장치는 열 어드레스 스토로브(CAS:Column Address Strobe) 래이턴스(Latency)에 따라 동작 주파수를 다르게 할 수 있고, CAS 래이턴시 3 클럭에서 동기식 기억 장치는 동작 주파수 100㎒이상에서도 동작 가능하다. 또한, 이중 데이타 율을 사용하는 동기식 기억 장치에서는 클럭 신호의 상승 및 하강엣지에서 데이타가 출력되므로 데이타 출력관점에서 보면 클럭 주파수의 2배로 데이타가 출력된다.
이 때, 이러한 고주파 상태에서 동기식 기억 장치의 동작을 구현하기 위해서는 데이타 출력 속도를 빠르게 하여야 한다. 그러나, 일반적인 방법에 의해 외부의 클럭 신호로부터 발생된 내부 클럭 신호를 이용하여 데이타를 출력시킬 경우, 100㎒이상의 고주파 동기식 기억 장치의 데이타 출력 속도를 충족시키지 못히게 된다.
이러한, 문제를 해결하기 위한 종래의 내부 클럭 신호 발생 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 1은 종래의 내부 클럭 신호 발생 장치의 개략적인 블럭도로서, 클럭 복원부(10) 및 내부 클럭 발생부(12)로 구성된다.
도 1에 도시된 클럭 복원부(10)는 외부로부터 입력되는 클럭 신호(CLK)와 기준 전압(Vref)을 입력하여 내부 클럭 신호를 생성하고, 생성된 내부 클럭 신호(PCLK)를 내부 클럭 발생부(12)를 통해 데이타 출력 버퍼(미도시), 래이턴시 제어부(미도시), 멀티플렉서(미도시), I/O 센스 증폭 제어부(미도시)등으로 출력한다. 여기서, 후술되는 클럭 복원부(10)는 지연 동기 루프(DLL:Delay Locked Loop) 또는 위상 동기 루프(PLL:Phase Locked Loop)등으로 구현되어 외부로부터 입력되는 클럭 신호와 거의 동시에 내부 클럭 신호를 발생시켜 데이타 출력 버퍼의 동작 시점을 빠르게 함으로서 데이타 출력 속도를 향상시킨다.
도 1에 도시된 종래의 내부 클럭 발생 장치는 비 동기식 기억 장치와 달리 데이타 출력 시점을 CAS 래이턴시 클럭수보다 1클럭 적은 클럭에서 출력시켜야 한다. 따라서, 내부 클럭 신호에 의해 데이타 출력 버퍼(미도시), 래이턴시 제어부(미도시), 멀티플렉서(미도시), I/O 센스 증폭 제어부(미도시)등을 제어하여야 동기식 기억 장치에서의 데이타 출력시 CAS 래이턴시를 구현할 수 있다.
그러나, 전술한 종래의 내부 클럭 신호 발생 장치는 동기식 기억 장치가 동작하지 않은 스탠바이 상태에서도 클럭 신호(CLK)가 사이클링하면 클럭 복원부(10)가 동작하여 내부 클럭 신호(PCLK)가 매 사이클마다 생성하게 된다. 그러므로, 발생된 내부 클럭 신호에 의해 불필요한 동작들이 회로에서 수행되어 스탠바이 전류가 상승하게 되는 문제점이 있었다. 실제로, 동기식 기억 장치들중 하나인 SDRAM을 100㎒에서 동작시키게 되면, 데이타 출력 버퍼(미도시), 래이턴시 제어부(미도시), 멀티플렉서(미도시), I/O 센스 증폭 제어부(미도시)등에서 소모되는 전류는 15∼20㎃가 되며, 이로 인해 SDRAM의 스탠바이시 전력 소모가 증가하여 SDRAM의 성능이 저하된다.
본 발명이 이루고자 하는 기술적 과제는, 동기식 기억 장치의 상태에 따라 내부 클럭 신호를 발생하는 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 동기식 기억 장치의 상태에 따라 선택적으로 내부 클럭 신호를 발생하는 내부 클럭 신호 발생 방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 동기식 기억 장치에 포함되는 본 발명에 의한 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치는, 외부 클럭 신호와 기준 레벨에 응답하여 내부 클럭 신호를 생성하는 클럭 복원부와, 상기 외부 클럭 신호, 칩 인에이블 선택 신호, 열 및 행 어드레스 신호들 및 기입 인에이블 신호들을 논리조합하고, 논리 조합한 결과를 출력하는 논리 조합 수단과, 상기 논리 조합한 결과에 응답하여 제어 신호를 발생하는 제어 신호 발생 수단 및 상기 클럭 복원부로부터 입력한 상기 내부 클럭 신호를 상기 제어 신호에 응답하여 출력하는 신호 전송 수단으로 구성되고, 상기 신호 전송 수단으로부터 출력되는 상기 내부 클럭 신호에 응답하여 상기 동기식 기억 장치는 데이타를 입/출력하는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 동기식 기억 장치의 데이타 입/출력을 제어하는 내부 클럭 신호를 발생하는 본 발명에 의한 동기식 기억 장치를 위한 내부 클럭 신호 발생 방법은, 외부 클럭 신호와 기준 클럭 신호를 이용하여 상기 내부 클럭 신호를 생성하는 단계와, 상기 동기식 기억 장치가 액티브 상태인가를 판단하는 단계와, 상기 동기식 기억 장치가 상기 액티브 상태가 아니면, 생성된 상기 내부 클럭 신호를 발생하지 않는 단계 및 상기 동기식 기억 장치가 상기 액티브 상태이면, 생성된 상기 내부 클럭 신호를 발생하는 단계로 이루어지는 것이 바람직하다.
이하, 본 발명에 의한 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2는 본 발명에 의한 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치의 블럭도로서, 클럭 복원부(20), 논리 조합부(22), 제어 신호 발생부(24), 신호 전송부(26) 및 리프레쉬(refresh) 신호 발생부(28)로 구성된다.
본 발명에 의한 도 2에 도시된 장치의 클럭 복원부(20)는 도 1에 도시된 클럭 복원부(20)와 마찬가지로 DLL 또는 PLL로 구현될 수 있다. 즉, 클럭 복원부(20)는 외부로부터 입력되는 외부 클럭 신호(CLK)와 기준 레벨(Vref)에 응답하여 내부 클럭 신호(PDLL)을 생성하고, 생성된 내부 클럭 신호(PDLL)를 신호 전송부(26)로 출력한다.
논리 조합부(22)는 외부 클럭 신호(CLK), 칩 인에이블 선택 신호(CSB), 행 어드레스 스트로브 신호(RASB:Row Address Strobe), 열 어드레스 스트로브 신호(CASB:Column Address Strobe) 및 기입 인에이블 신호(WEB:Write Enable signal)들을 논리조합하고, 논리 조합한 결과(PR_i)를 제어 신호 발생부(24)로 출력한다. 리프레쉬 신호 발생부(28)는 입력단자 IN을 통해 입력되는 리프레쉬 명령에 응답하여 가변한 레벨을 갖는 리프레쉬 신호(RP)를 제어 신호 발생부(24)로 출력한다. 여기서, 리프레쉬 명령은 외부에서 동기식 기억 장치를 리프레쉬 하고자 할 때 발생되는 자동 리프레쉬(auto refresh) 또는 자기 리프레쉬(self refresh) 형태의 명령일 수 있다. 제어 신호 발생부(24)는 논리 조합부(22)에서 논리 조합한 결과(PR_i) 및 리프레쉬 신호(RP)에 응답하여 제어 신호(C)를 생성하여 신호 전송부(26)로 출력한다.
한편, 신호 전송부(26)는 클럭 복원부(20)로부터 입력한 내부 클럭 신호(PDLL)를 제어 신호 발생부(24)로부터 출력되는 제어 신호(C)에 응답하여 출력한다. 이 때, 내부 클럭 신호(PCKL)는 데이타 출력 버퍼(미도시), 래이턴시 제어부(미도시), 멀티플렉서(미도시), I/O 센스 증폭 제어부(미도시)등으로 출력된다.
여기서, 데이타 출력 버퍼(미도시)는 내부 클럭 신호에 응답하여 데이타를 출력하는 역할을 하고, 래이턴시 제어부(미도시)는 내부 클럭 신호에 응답하여, CAS 래이턴시에 따라 데이타가 출력되는 시점을 제어하고, CAS 래이턴시에 따라 데이타 스트로브의 출력 시점을 제어하는 역할을 한다. 또한, 멀티플렉서(미도시)는 내부 클럭 신호에 응답하여 데이타 경로에 의해 출력된 데이타를 데이타 출력 버퍼에 전달하여 주고, 데이타 스트로브 출력시에 내부 클럭 신호의 엣지에서 데이타 스트로브가 합쳐지도록 데이타 출력 버퍼의 입력값을 바꾸는 역할을 하고, I/O 센스 증폭 제어부(미도시)는 I/O 센스 증폭을 제어하는 역할을 수행한다.
본 발명의 이해를 돕기 위해, CAS 래이턴시가 2 클럭이고, 스탠바이 상태로부터 행(ROW) 액티브(active)상태로 전환될 때, 도 2에 도시된 본 발명에 의한 장치가 내부 클럭 신호(PCLK)를 발생하는 동작을 다음과 같이 설명한다.
도 3 (a) ∼ (k)들은 도 2에 도시된 장치의 각 부의 파형도들로서, 도 3 (a)는 외부 클럭 신호(CLK)의 파형도를 나타내고, 도 3 (b)는 칩 선택 신호(CSB)의 파형도를 나타내고, 도 3 (c)는 행 어드레스 스트로브(RASB) 신호의 파형도를 나타내고, 도 3 (d)는 열 어드레스 스트로브(CASB) 신호의 파형도를 나타내고, 도 3 (e)는 기입 인에이블 신호(WEB)의 파형도를 나타내고, 도 3 (f)는 논리 조합부(22)로부터 출력되는 신호(PR_i)의 파형도를 나타내고, 도 3 (g)는 리프레쉬 신호(RP)의 파형도를 나타내고, 도 3 (h)는 제어 신호(C)의 파형도를 나타내고, 도 3 (i)는 내부 클럭 신호(PDLL)의 파형도를 나타내고, 도 3 (j)는 내부 클럭 신호(PCKL)의 파형도를 나타내고, 도 3 (k)는 래이턴시의 파형도를 각각 나타낸다.
먼저, 동기식 기억 장치가 리프레쉬가 아닌 경우를 설명한다. 이 때, 리프레쉬 신호 발생부(28)로부터 도 3 (g)에 도시된 바와 같이, "고" 논리 레벨의 리프레쉬 신호(RP)가 발생한다. 도 2에 도시된 논리 조합부(22)는 도 3 (a), (b), (c), (d) 및 (e)에 각각 도시된 내부 클럭 신호(CLK), 칩 인에이블 신호(CSB), 행 어드레스 스트로브 신호(RASB), 열 어드레스 스트로브 신호(CASB) 및 기입 인에이블 신호(WEB)를 각각 입력하여 논리조합하고, 논리 조합한 도 3 (f)에 도시된 결과(PR_i)를 제어 신호 발생부(24)로 출력한다. 제어 신호 발생부(24)는 동기식 기억 장치가 스탠바이 상태(40)일 때, "저" 논리 레벨의 논리 조합한 도 3 (f)에 도시된 결과가 출력되므로, 도 3 (h)에 도시된 "저" 논리 레벨의 제어 신호(C)를 출력하고, 동기식 기억 장치가 행(row) 액티브 상태(42)일 때, "고" 논리 레벨의 논리 조합한 결과가 출력되므로, "고" 논리 레벨의 제어 신호(C)를 신호 전송부(26)로 출력한다.
신호 전송부(26)는 "저" 논리 레벨의 제어 신호(C)가 입력되면, 도 3 (i)에 도시된 바와 같이 클럭 복원부(20)로부터 출력되는 내부 클럭 신호(PDLL)을 내부 클럭 신호(PCLK)로서 출력하지 않고, "고" 논리 레벨의 제어 신호(C)가 입력되면, 도 3 (i)에 도시된 내부 클럭 신호(PDLL)를 내부 클럭 신호(PCKL)로서 데이타 출력 버퍼(미도시), 래이턴시 제어부(미도시), 멀티플렉서(미도시), I/O 센스 증폭 제어부(미도시)등으로 출력한다. 이 때, 도 3 (j)에 도시된 내부 클럭 신호(PCKL)는 도 3 (i)에 도시된 내부 클럭 신호(DPLL)과 동기되어 있음을 알 수 있다.
한편, 동기식 기억 장치인 SDRAM 또는 SSRAM은 DRAM의 한 종류이므로, 리프레쉬 기능이 필요하다. 동기식 기억 장치가 리프레쉬 상태일 경우를 다음과 같이 살펴본다.
도 4 (a) ∼ (j)들은 도 2에 도시된 장치의 각 부의 파형도들로서, 도 4 (a)는 외부 클럭 신호(CLK)의 파형도를 나타내고, 도 4 (b)는 칩 인에이블 신호(CSB)의 파형도를 나타내고, 도 4 (c)는 행 어드레스 스트로브(RASB) 신호의 파형도를 나타내고, 도 4 (d)는 열 어드레스 스트로브(CASB) 신호의 파형도를 나타내고, 도 4 (e)는 기입 인에이블 신호(WEB)의 파형도를 나타내고, 도 4 (f)는 논리 조합부(22)로부터 출력되는 신호(PR_i)의 파형도를 나타내고, 도 4 (g)는 리프레쉬 신호(RP)의 파형도를 나타내고, 도 4 (h)는 제어 신호(C)의 파형도를 나타내고, 도 4 (i)는 내부 클럭 신호(PDLL)의 파형도를 나타내고, 도 4 (j)는 내부 클럭 신호(PCLK)의 파형도를 각각 나타낸다.
동기식 기억 장치가 리프레쉬 상태이면, 입력단자 IN을 통해 입력된 리프레쉬 명령에 의해 리프레쉬 신호 발생부(28)는 도 4 (g)에 도시된 바와 같이 "저" 논리 레벨의 리프레쉬 신호(RP)를 발생한다. 제어 신호 발생부(24)는 도 4 (h)에 도시된 "저" 논리 레벨의 제어 신호(C)와 동기식 기억 장치가 액티브 상태임을 나타내는 도 4 (f)에 도시된 "고" 논리 레벨의 논리 조합한 결과(PR_i)를 입력하고, 입력한 신호들에 응답하여 도 4 (h)에 도시된 "저" 논리 레벨의 제어 신호(C)를 신호 전송부(26)로 출력한다. 그러므로, 신호 전송부(26)를 통해 내부 클럭 신호(PCKL)가 발생되지 않는다.
도 5는 도 2에 도시된 제어 신호 발생부(24)의 본 발명에 의한 바람직한 일실시예의 회로도로서, NOR 게이트들(60 및 62), NAND 게이트들(64 및 66), 인버터들(68, 70 및 72)로 구성된다.
먼저, 도 2에 도시된 논리 조합부(22)는 예를 들어, 뱅크(bank)가 4개 존재할 경우, 4개의 논리 조합한 결과들(PR_i, PR_j, PR_k 및 PR_l)을 제어 신호 발생부(24)로 출력한다. NOR 게이트(60)는 PR_i 및 PR_j를 반전 논리합하고, 반전 논리합한 결과를 NAND 게이트(64)로 출력하고, NOR 게이트(62)는 PR_k 및 PR_l을 반전 논리합하고, 반전 논리합한 결과를 NAND 게이트(64)로 출력한다. NAND 게이트(64)는 NOR 게이트들(60 및 62)의 출력들을 반전 논리곱하고, 반전 논리곱한 결과를 NAND 게이트(66)로 출력한다. NAND 게이트(66)는 NAND 게이트(64)의 출력과 리프레쉬 신호(RP)를 반전 논리곱하고, 반전 논리곱한 결과를 인버터들(68 및 70)로 출력한다. 인버터(72)는 인버터(70)의 출력을 반전하고, 반전된 결과를 제어 신호(C)로서 출력한다.
도 6은 도 2에 도시된 신호 전송부(26)의 본 발명에 의한 바람직한 일실시예의 회로도로서, NAND 게이트들(80, 102 및 104) 및 인버터들(92, 94, 96, 98, 100, 106, 108 및 110)로 구성된다.
도 6에 도시된 NAND 게이트(90)는 클럭 복원부(20)로부터 출력되는 내부 클럭 신호(PDLL)과 제어 신호(C)를 반전 논리곱하고, 반전 논리곱한 결과를 인버터들(92, 94, 96 및 98)을 통해 인버터(100)로 출력한다. 인버터(100)는 인버터(98)의 출력을 반전하고, 반전된 결과를 NAND 게이트(102)로 출력한다. NAND 게이트(102)는 인버터(100)의 출력과 PDLL을 반전 논리곱하고, 반전 논리곱한 결과를 NAND 게이트(104)로 출력한다. NAND 게이트(104)는 NAND 게이트(102)의 출력, PDLL 및 제어 신호(C)를 반전 논리곱하고, 반전 논리곱한 결과를 인버터들(106 및 108)을 통해 인버터(110)로 출력한다. 인버터(110)는 인버터(108)의 출력을 반전하고, 반전된 신호를 내부 클럭 신호(PCKL)로서 출력한다.
전술한 바와 같이, 도 2에 도시된 본 발명에 의한 내부 클럭 발생 장치는 동기식 기억 장치가 액티브 상태이고 리프레쉬 상태가 아닌 경우에만 내부 클럭 신호(PCKL)를 발생함을 알 수 있다.
이하, 본 발명에 의한 동기식 기억 장치를 위한 내부 클럭 신호 발생 방법을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 7은 본 발명에 의한 동기식 기억 장치를 위한 내부 클럭 신호 발생 방법을 설명하기 위한 플로우차트로서, 동기식 기억 장치의 상태에 따라 내부 클럭 신호를 발생하는 단계(제140 ∼ 제148단계)로 이루어진다.
도 7을 참조하면, 먼저 외부 클럭 신호(CLK)와 기준 전압(Vref)를 이용하여 전술한 바와 같이 위상 동기 루프나 지연 동기 루프등에 의해 내부 클럭 신호를 생성한다(제140단계). 제140단계후에, 동기식 기억 장치가 액티브 상태인가를 판단한다(제142단계). 만일, 동기식 기억 장치가 액티브 상태가 아니면, 내부 클럭 신호(PCKL)를 발생하지 않는다(제144단계). 그러므로, 데이타 출력 버퍼(미도시), 래이턴시 제어부(미도시), 멀티플렉서(미도시), I/O 센스 증폭 제어부(미도시)등에서 불필요하게 소비될 수 있는 전류가 줄어든다. 그러나, 동기식 기억 장치가 액티브 상태이면, 동기식 기억 장치가 리프레쉬 상태인가를 판단한다(제146단계).
만일, 동기식 기억 장치가 리프레쉬 상태이면, 제144단계로 진행하여 내부 클럭 신호를 발생하지 않는다. 그러나, 동기식 기억 장치가 리프레쉬 상태가 아니면 내부 클럭 신호를 발생시켜 데이타 출력 버퍼(미도시), 래이턴시 제어부(미도시), 멀티플렉서(미도시), I/O 센스 증폭 제어부(미도시)등으로 출력시킨다(제148단계).
결국, 동기식 기억 장치가 액티브되었다 하더라도 리프레쉬 상태에서는 내부 클럭 신호를 발생시키지 않으므로 데이타 출력 버퍼(미도시), 래이턴시 제어부(미도시), 멀티플렉서(미도시), I/O 센스 증폭 제어부(미도시)등이 불필요하게 동작하지 않게 된다.
이상에서 설명한 바와 같이, 본 발명에 의한 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치 및 방법은 동기식 기억 장치가 스탠바이 상태이거나 리프레쉬 상태일 때 내부 클럭 신호를 발생시키지 않음으로써, 종래의 동기식 기억 장치에서 불필요하게 소모되었던 약 15 ∼ 20㎃의 스탠바이 전류나 리프레쉬 전류의 소모를 줄여 동기식 기억 장치의 성능을 향상시키는 효과가 있다.
도 1은 종래의 내부 클럭 신호 발생 장치의 개략적인 블럭도이다.
도 2는 본 발명에 의한 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치의 블럭도이다.
도 3 (a) ∼ (k)들은 도 2에 도시된 장치의 각 부의 파형도들이다.
도 4 (a) ∼ (j)들은 도 2에 도시된 장치의 각 부의 파형도들이다.
도 5는 도 2에 도시된 제어 신호 발생부의 본 발명에 의한 바람직한 일실시예의 회로도이다.
도 6은 도 2에 도시된 신호 전송부의 본 발명에 의한 바람직한 일실시예의 회로도이다.
도 7은 본 발명에 의한 동기식 기억 장치를 위한 내부 클럭 신호 발생 방법을 설명하기 위한 플로우차트이다.

Claims (6)

  1. 동기식 기억 장치에 포함되는 내부 클럭 신호 발생 장치에 있어서,
    외부 클럭 신호와 기준 레벨에 응답하여 내부 클럭 신호를 생성하는 클럭 복원부;
    상기 외부 클럭 신호, 칩 인에이블 선택 신호, 열 및 행 어드레스 신호들 및 기입 인에이블 신호들을 논리조합하고, 논리 조합한 결과를 출력하는 논리 조합 수단;
    상기 논리 조합한 결과에 응답하여 제어 신호를 발생하는 제어 신호 발생 수단; 및
    상기 클럭 복원부로부터 입력한 상기 내부 클럭 신호를 상기 제어 신호에 응답하여 출력하는 신호 전송 수단을 구비하고,
    상기 신호 전송 수단으로부터 출력되는 상기 내부 클럭 신호에 응답하여 상기 동기식 기억 장치는 데이타를 입/출력하는 것을 특징으로 하는 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치.
  2. 제1 항에 있어서, 상기 내부 클럭 신호 발생 장치는 리프레쉬 명령에 응답하여 가변한 레벨을 갖는 리프레쉬 신호를 출력하는 리프레쉬 신호 발생 수단을 더 구비하고, 상기 제어 신호 발생 수단은 상기 리프레쉬 신호 및 상기 논리 조합한 결과에 응답하여 상기 제어 신호로서 출력하는 것을 특징으로 하는 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치.
  3. 제2 항에 있어서, 상기 제어 신호 발생 수단은
    상기 논리 조합 수단에서 논리 조합된 적어도 하나 이상의 상기 논리 조합한 결과들을 논리합하여 출력하는 논리합 수단; 및
    상기 논리합한 결과와 상기 리프레쉬 신호를 논리곱하고, 논리곱한 결과를 상기 제어 신호로서 출력하는 제1 논리곱 수단을 구비하는 것을 특징으로 하는 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치.
  4. 제1 항 내지 제3 항중 어느 항에 있어서, 상기 신호 전송 수단은
    상기 제어 신호와 상기 클럭 복원부로부터 출력되는 상기 내부 클럭 신호를 논리곱하여 출력하는 제2 논리곱 수단;
    상기 제2 논리곱 수단에서 논리곱한 결과와 상기 클럭 복원부로부터 출력되는 상기 내부 클럭 신호를 반전 논리곱하여 출력하는 반전 논리곱 수단; 및
    상기 반전 논리곱 수단의 출력, 상기 제어 신호 및 상기 클럭 복원부로부터 출력되는 상기 내부 클럭 신호를 논리곱하여 출력하는 제3 논리곱 수단을 구비하고,
    상기 제3 논리곱 수단으로부터 출력되는 상기 논리곱한 결과에 응답하여 상기 동기식 기억 장치는 데이타를 입/출력하는 것을 특징으로 하는 동기식 기억 장치를 위한 내부 클럭 신호 발생 장치.
  5. 동기식 기억 장치의 데이타 입/출력을 제어하는 내부 클럭 신호를 발생하는 내부 클럭 신호 발생 방법에 있어서,
    (a) 외부 클럭 신호와 기준 클럭 신호를 이용하여 상기 내부 클럭 신호를 생성하는 단계;
    (b) 상기 동기식 기억 장치가 액티브 상태인가를 판단하는 단계;
    (c) 상기 동기식 기억 장치가 상기 액티브 상태가 아니면, 생성된 상기 내부 클럭 신호를 발생하지 않는 단계; 및
    (d) 상기 동기식 기억 장치가 상기 액티브 상태이면, 생성된 상기 내부 클럭 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 동기식 기억 장치를 위한 내부 클럭 신호 발생 방법.
  6. 제5 항에 있어서, 상기 내부 클럭 신호 발생 방법은
    상기 동기식 기억 장치가 상기 액티브 상태이면, 상기 동기식 기억 장치가 리프레쉬 상태인가를 판단하고, 상기 동기식 기억 장치가 상기 리프레쉬 상태이면 상기 (c)단계로 진행하고, 상기 동기식 기억 장치가 상기 리프레쉬 상태이면 상기 (d)단계로 진행하는 단계를 더 구비하는 것을 특징으로 하는 동기식 기억 장치를 위한 내부 클럭 신호 발생 방법.
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336939A (en) * 1992-05-08 1994-08-09 Cyrix Corporation Stable internal clock generation for an integrated circuit
JPH0745068A (ja) * 1993-08-02 1995-02-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH08102188A (ja) * 1994-09-30 1996-04-16 Nec Corp 同期型半導体記憶装置
KR970051318A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리 장치의 클럭 제어 회로
KR970051268A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리 장치의 내부 클럭 발생 회로
KR970078020A (ko) * 1996-05-22 1997-12-12 가네꼬 히사시 래치 회로를 포함하는 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336939A (en) * 1992-05-08 1994-08-09 Cyrix Corporation Stable internal clock generation for an integrated circuit
JPH0745068A (ja) * 1993-08-02 1995-02-14 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH08102188A (ja) * 1994-09-30 1996-04-16 Nec Corp 同期型半導体記憶装置
KR970051318A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리 장치의 클럭 제어 회로
KR970051268A (ko) * 1995-12-29 1997-07-29 김광호 반도체 메모리 장치의 내부 클럭 발생 회로
KR970078020A (ko) * 1996-05-22 1997-12-12 가네꼬 히사시 래치 회로를 포함하는 메모리 장치

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