JPS59127849A - マスタスライス半導体チツプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大規模集積（ＬＳＩ）電界効果トランジスタ（
ＦＥＴ　）回路に係り、更に具体的には、本発明はＬＳ
Ｉ　　ＦＥＴ技術におけるランダム・ロジックのための
マスタースライス技術に係る。

〔従来技術〕

ＬＳＩ回路の場合、１つの基板に極めて多数の回路成分
を含壕せねばならない。従って製造プロセスは通常の回
路の場合よりずっと複雑になる。

結果として、各々所望の回路全うるために、個々に成分
位置を指定し、金属（メタライゼーション）結線を行う
ことによって基板の領域を最大限有効に用いるカスタム
方式はより小規模のＩＣよりもＬＳＩの分野では極めて
困難である。

このカスタム方式に存する欠陥を回避するために、バイ
ポーラ・デバイス用にマスタスライスの概念即ち方式が
開発された。マスタースライスの概念を用いると、全て
のウェハをパーソナライゼーション印ち配線ヲ施しうる
レベルまで正確に同じ様に処理して、蓄積しておくこと
ができる。パーソナライゼーションにはわずか数プロセ
ス工程しか必要でないので、ターンアラウンド時間の相
当な削減が行なわれうる。またマスタースライスの概念
は特定のチップのための設計サイクルを減じる自動配置
及び自動配線プログラムにも貢献する。池の利点として
基本パターンが単純であるのでエラー率が低いプレイ状
のものかえられる事及び設計コストが低い事を挙げる事
ができる。

米国特許第３９８３６１９号明細書に於てカスタム化の
概念が開示されている、ＬＳＩチップは了レイ状に配置
した単位セルから成り立っている。

（３） チップ上の全ての単位セルは同じ論理機能即ちＡＮＤ、
ＮＡＮＤもしくはＯＲ機能を実行する。単位セルは単純
なデプレッション負荷回路である。

パワー・アップのための即ち単位セルに於て１パワー・
レベルより高いパワーを与えるための設計はなされてい
ない。

米国特許第４１４１６６２号明細書には他の方式が開示
されており、ＬＳＩチップが固定数の、異なる論理機能
を含んでいる。チップ］二に７２のＮ　Ａ　Ｎ　Ｄ　論
理セル及び３２のＤフリップ・フロップセルが設けられ
、ている。論理セルヲハワー・アップする設計はなされ
ていない。

ＦＥＴデバイスについて用いた１つのマスタスライス方
式がＩ　ＢＭ　　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓ
ｕｒｅＢｕｌｌｅｔｉｎ　Ｖｏｌ、　２２、扁２、Ｊｕ
ｌｙ　　１９７９、ｐ４４７に開示されている。融通性
のあるＦ’ＥＴ論理セルが接点レベル及び第１金属レベ
ルに於てバーツナライズされる。これは６つの論理機能
を可能にする。この技法は単一のデプレッション負荷回
路を用い、論理セルをパワー・アップするた（４） めの設計はなされていない。更に、この技法に於ては既
に形成された接点ノぐイアヲ後でパーソナライゼーショ
ンに於て開けねばならないので、特別表処理工程が必要
である。

〔発明の概要〕

ＬＳＩ　　ＦＥＴ技術におけるランダム論理のための実
用的なマスタスライスを提供する。各セルはいくつかの
異々るパワー・レベルの任意のレベルに於て約２０種の
異なる機能を有しうる。標漁的なマクロ（ｍａＢＯ）　
　機能を構成するために多重セルを形成しうる。処理工
程の総数は従来のカスタム・チップ設計に必要とされる
工程数を超えない。通常の技術を用いる事が出来、新規
なプロセスは必要でない。

このマスタスライス設計音用いると、最初の６つのマス
ク・レベルが全てのパーツ番号に共通で６る。その６つ
のマスク・レベルに関連する全てのプロセス工程を完了
させて、マスクを貯蔵しておくことができる。その後で
、所定のパーツ番号に関して、優の４つのマスク・レベ
ルｅ用いてパーソナライゼーションを行なう。この設計
に於ては、単純なデプレッション−負荷回路よりも和尚
有利な電力−性能における利点を与えるべく論理機能の
ためにブツシュ／プル回路を用いる事ができる。任意の
セルもしくはマクロ機能をバーツナライズするには単−
鳴の導体で十分であって、よってセル間配線のために任
意の他の導体＠を自由にチップ上の任意の個所に設ける
事ができる。

〔実施例〕 第１図は例えば約６．２ｍｍ平方の寸法を有するマスタ
スライス・チップ１０の全体図を示す。チップは例えば
通常のシリコン・ゲー）ＮチャネルＦＥＴ技法を用いる
のが好ましい。チップ端部ま　′わりの約１００個の領
域１１にはチップ及び図示しない基板上の外部導体間に
信号を通すための回路及び接点を有する入力−出力（Ｉ
ｌｏ　）セルを含む。Ｉ１０セルは通常のセルであって
、本発明を構成し力いこのチップのための特別な設計全
肴する。

約２５００個の内部標準セル１２は個々にもしくは隣接
するグループ即ち最大４セルのマクロ（ｍａｃｒｏｓ）
に於て種々の論理機能を実施する様に、く−ツナライズ
しうる回路を含む。（但し、より大型のマクロを定義す
ることも可能である）“セル”という用語はｕ下に於て
標準セル１２のみを相称するものとする。これらのセル
をライン１３の様に配列する。はとんどのライン１３は
電力分配を容易にするために背中合せの対に配置する。

配線ベイ（ｗｉｒｉｎｇ　ｂａｙＮ　４がライン１３の
間にあって、これらは第１導体レベルに於けるセル間の
信号配分のために用いる領域である。配線ベイ１５は通
常の主電力ブスを通す領域である。

第２図にチップ１０の細部を示す。セル・ライン１３及
びベイ１４及び１５上に信号全分配するために、最上部
から基板へ向って下方に第２レベルの金属（Ｍ２）導体
２０が垂直に走っている。

これらの導体は現在の技術レベルで許される限り密接し
て配置する。現在のところ２ミクロンのリソグラフィが
用いられる。第２金属から絶縁層によって離隔した同様
な第ルベルの金属ＣＭ１）導体２１がセル・ライン１３
の間のベイ１４に於て水平に走っている、このレベルに
おいてセル■１０接点２２は直接導体２１へ接続さｊる
か、上方の絶縁層におけるパイプを介して導体２０へ接
続される。第１金属導体２１及び第２金朔導体２０はバ
イアを介して相互に結合する事が出来、よって２次元マ
トリックスの信号配線ができる。後述する様に、第１金
腐轡は更に各セル・ライン１３のための接地ブス２３、
各対のラインのための電源電圧（Ｖｄｄ）ブス２４及び
それらの機能をバーツナライズするためのセル内の導体
金倉む。

チップ１０の細部及びそのレイアウトは一例であって、
池のφ件に適合する様に変形しうる事は云うまでもない
。個々のセルのレイアウトについて説明する前に、チッ
プ１０上の種々の鳴音説明する。これらのり及び形成工
程は通常のものであるので、いかにして特定の技術に於
て本発明のセル構造体が形成されるかの理解を容易にす
るために（７） のみ簡単な説明にとどめる。

まず、裸のシリコン・チップに酸化物及び窒化物の＠を
被覆する。フォトレジスト・マスクＲＸによって窒化物
全エツチング除去する個所を画成する。窒化物はＦＥＴ
のためのチャネル領域となる領域に残される。この時点
に於て、ホウ素のフィールド注入によって不所望のＦＥ
Ｔの閾値電田全上げ、それらが全く導通しない様にする
。次に窒化物で被覆してない領域において酸化物層をよ
り厚くなる様に再成長処理する。窒化物及び十分な酸化
物を除去して、チャネル領域に於てシリコンを露出させ
、そして薄い酸化物層ヲ再成長させる。フォトレジスト
・マスクＤＬは負荷デバイスのチャネルを露出状態にし
、ヒ素イオン注入によってこれらチャネル領域のみ’１
ＤＦＥＴデバイスｉるためにデプレッション・モードに
変換する。

マスクＢＣは、マスクによって露出ζ几たチャネル領域
に於て薄い酸化物をエツチング除去する事によって形成
した埋設接点領域を画成する。ポリシリコン・オーミッ
ク導電層全付着し、その上に（９）　　　　　　　　　
　　　　＾＾。

（８） 別の酸化物層を形成する。ＦＥＴゲート電極を画成する
ためにマスクＰ１を用いてこれらの２つの＠をエツチン
グする。更にポリシリコンは、埋設接点を形成するため
に、ＢＣマスクによって予め画成した酸化物の開孔全通
して下方に伸びる。（導電率を高め、所望ならば隣接す
るチャネル端部を画成するためにポリシリコンからリン
を埋設接点領域内へ拡散することが可能である。）ＦＥ
ＴのためのＮ＋にドープしたソース及びドレイン電極（
拡散されるかわりに注入されても通常拡散層と称する）
を与えるためにチャネルに於けるゲートまわりの薄い酸
化物を通してヒ素を注入する。

次にチップ上に酸化物＠全付着する。マスクＣ１はポリ
層及びソース／ドレイン鳴との接点開孔を設けるために
酸化＠を介してエツチングしたバイアを画成する。同じ
和のためのマスクＣ２は本発明′ｆ：構成しない目的の
ために基板へ向ってノヒルチップ端部まわりにおいてず
つと深くエツチングしたバイアを画成する。

この時点に於て、チップのスタンダード・セル（１０） は完成し、バーソナライゼーションは行なわない状態で
貯蔵できる。より良好な保護を与えるために、上記パイ
プを画成する前に貯蔵してもよい。

あるいはチップ全体に金属−を付着し、次の工程が始ま
る前にそれ全剥離してもよい。

セル１２内部及びマクロを形成すべくライン１５内の複
数のセル間の配線のため及びベイ１４に於てセル同志も
しくはマクロ同志の配線のためのオーミック導体（例え
ばＡｔＣｕ５ｉ　　もしくは同様な金属）全画成するた
めにマスクＭ１でもってパーソナライゼーションを開始
する。導体は付着、マスキング及びサブトラクティブ・
エツチングによって、あるいはマスキング、付着及び不
所望な金属のリフト・オフ（両者ともに通常の技術であ
る）によって画成することができる。次に窒化物層をチ
ップ上に付着する。マスクＮＶは窒化物層を介して第１
金属導体への更により下方の層への前記パイプへのエツ
チングしたバイアを画成する。

窒化物上の厚いポリイミド鳴は第１の金属導体と第２金
属導体との間のキャパシタンスを減じる。

マスクｐｖは下方の窒化物に於けるパイプと同じ位置に
於てこのＩｌ−通るバイアを画成する。マスクＭ２は第
２の金属層導体を形成すべく第１金属層と同じ方法で及
び同じ組成でオーミック導体全画成する。こ几らの後者
の導体は他の個所で説明する様にセル間の配線を与える
ためにＮＶ／ＰＶバイア間を連接する。ここで再び、全
てのセル内及びマクロ内の配線を全く第１金川邸内で達
成させる事が出来、よって第２金属は前記のペイ内もし
くは池の制限される領域内のチップ上の任意領域におい
て自由に配しうる事に注目されたい。最後に第２のポリ
イミド保護層を被覆する。マスクＴＶはボール状の半田
接点、あるいはＣ４接点の様なオフ・チップ端子を接続
するためのバイアを画成する。これらは本発明の要旨に
は関係しない。

下記のマスク工程の概要によってプロセス全体を容易に
把握しうる。

（イ）マスクＲＸはＦＥＴデバイスのＦＥＴソース／ド
レイン／チャネル１拡散２部を画成する。

（ロ）マスクｌ）　ＬはどのＦＥＴ全ＤＦＥＴとすべき
かを画成する。

（ハ）マスクＢＣはＦＥＴ本体全ゲート領域へ接続する
ための埋設接点パイプ全画成する。

に）マスクＰ１はポリシリコンＦＥＴゲート全画成する
。。

（ホ）マスクＣ１は第１金１ｉｋポリシリコンに接続す
る接点バイア及び第１金属から拡散部へのバイアを画成
する。

（へ）マスクＣ２は他の目的のために基板への接点パイ
プ全画成する。（上記は全てのチップに共通であって、
ｕ下のマスクは各チップをバーツナライズするために用
いる。） （ト）マスクＭ１はセル内部における及びセル間の第ル
ベル配線を画成する。

（ト）マスクＮＶ及びＰｖは第２金属を第１金属に接続
するためのバイアを画成する。

（１ハ　　マスクＭ２は第２レベルのセル間の配置ｋ画
成する。

（ヌ）マスクＴＶはオフ・チップ接続点を画成する、こ
れらのマスクの名称は本明細書に於てそれらのマスクが
影響を与えるチップ鳴音、あるいは轡に於てそれらマス
クが画成するバイア？示す様にも用いる。正確な意味は
前後関係から明白である・う。

第３図は代表的な標章セル１２の下方の共通層の平面図
である。この形態は象限対称の点を除けば全てのセルに
ついて同じである。即ち、例えば第３図に示すセルの左
のセルは垂直軸まわりに反転させ、図示されるセルの上
のセルは水平軸まわりに反転させ、そして対角線上圧の
セルは両軸まわりに反転させである。

セル１２に用いる最下層は第３図のＲＸ拡散層３１０．
３１１．５１２である。ＲＸ＠領域３１１．３１３は多
重負荷トランジスタＴＡないｌ、ＴＥのためのチャネル
、ソース、ドレイン導体ｋ　備える。大型の形状部３１
２は論理トランジスタＴＦないしＴｏのためのチャネル
、ソース、ドレイン及び固定された相互結線を備える。

ろ１３の様な小型の領域の組はセルのＩ１０パッドＪ２
１−Ｊ２５（第４図）の下にある。それらの目的は単に
基板へ静電荷を排出させて、上方のパラドラ保護する事
にある。ホウ素注入層ＤＬは成るトランジスタのチャネ
ルの導電型を、デプレッション・タイプ（ＤＦＥＴ）に
変換する、全ての他のトランジスタはエンハンスメント
・タイプ（ＥＦＥＴ）のま捷である。ＤＬ注入領域３２
１及び３２２ＦｉＴＡ及びＴＢｉデプレッション・タイ
プに転換し、領域３２３は３個のトランジスタＴＣ−Ｔ
Ｅｉデプレッション・タイプに転換する。次の層は、Ｒ
Ｘ拡拡散及び次の鳴（ポリシリコン）もしくは次に設け
る導電層の間に埋設接点（ＢＣ）’ｉ画成するパイプ・
ホールを有する絶縁層である。これらのバイアＶ１−Ｖ
３０はセル全バーツナライズするための及び池のセルへ
接続するための接点を形成する。ポリシリコン鳴６４１
ないし３５０はセル・トランジスタ全てのゲート電Ｗ１
を形成する。

ポリシリコンの領域がＲＸ領域の上にある個所において
ＦＥＴが存在する。例えばポリシリコン領域３４１はト
ランジスタＴＡを形成し、内部バイアＶ３１ｉブトして
ゲート−ソース短絡を与える。

領域３４２も同様にＴＢ−（Ｈ形成し、バイア３２を用
いる。領域３４３はＴＣ−ＴＥのためのゲートとなる。

領域３４４は、下方にＲＸ領域がないので、単にｖ７及
びＶ２１ｉ接続するだけである。

領域３４５はＴＦ及びＴＫのだめのゲー）ｋ形成し、こ
れらを共に接点バイアＶ１０へ結合する。

領坤３４６−３５０は残りのＦＥＴのためのゲート全構
成し、それらを相互に、パイプ・ホールへ及びセルのＩ
１０パッド２２へ接続する。Ｉ１０パッドへの接続はバ
イアＶ２１−Ｖ２５ｉ用いる。

次に、絶縁層は導体をパーソナライゼーションのために
第１金属層へ接続するためのパイプを有する。更にマス
クＣ１によって形成した階は、埋設した接点（ＢＣ）バ
イアが存在する個所（内部バイアＶ３１、■′５２を除
く）即ちバイアＶ１−Ｖ３０の上に於てバイアを有する
。

領域３１２は両端に於て相互接続された２つの垂直″拡
散”列を形成する事に注目されたい。ポリシリコン領域
３４５−３５０はこれらの列と交差し、セルＩ１０パッ
ドへ伸びる水平行を形成する。これはセルにおける論理
デバイスとして用いるためのＦＥＴの矩形のグリッド（
格子）を形成する。代表的な寸法（ミクロン単位）をセ
ルＦＥＴの各々について下に示す。幅が大となればなる
ほど、長さが小と々ればなるほど、ＦＥＴのパワー・レ
ベルが増大する。

ＴＡ　　　　　　ＤＦＥＴ　　　　　３．８０　　　５
．０２ＴＢ　　　　　　ＤＦＥＴ　　　　　３．８０　
　　６．５２ＴＣＤＦＥＴ　　　　　３．８０　　　７
．５２ＴＤ　　　　　　ＤＦＥＴ　　　　　３．８０　
　　７．５２ＴＥ　　　　　　ＤＦＥＴ　　　　　４．
３ｏ　　　　３．［］２ＴＦ−ＴＪ　　　　ＥＦＥＴ　
　　　１３．７Ｂ　　　　２．２２ＴＫ−Ｔｏ　　　　
ＥＦＥＴ　　　　２４．８０　　　２．２２第４図は単
一セル１２の回路図である。この回路は全てのセル１２
について同じである。第４図は見やすくするため第３図
の代表的なセルの物理的形態に従って示す回路である。

トランジスタＡ−０（ＴＡ−ＴＯ）及び接点バイアＶ１
−Ｖ３０は第３図と同じ表示である。トランジスタＡ−
Ｅ（ＴＡ−ＴＥ）はゲート全構成した負荷デバイスとし
て用いるためにいくつかの異った形態でバーツナライズ
しうる一群のデプレッションＦＥＴ（ゲート及びチャネ
ル間の斜線部分を有するＦＥＴ　１ヲ構成する。ＴＡ及
びＴＢのゲートＨそれらのソースに短絡されている。Ｔ
Ｃ−ＴＥのゲートは一体に結合されるがフロート状態に
ある。ＴＡ−ＴＥのドレインは一体に接続さ几てバイア
２９へ到っており、第１金ＩＲＩＳにおける正電源バス
（５ボルトのバス）へ接続さｎ、る。Ｖ３［１はＴＡ全
その電源バスへ永久的に接続する。ＴＦ及びＴＧの間並
びにＴＫ及びＴ　ＬＯ間の分岐点は夫々、第１金＠層に
おける接地ブスへの永久的接続のために領域３１２及び
平行なバイアｖ２７、ｖ２８によって接地電位に保持さ
れる。ＴＪ及びＴｏのソースは同様にして領域３１２に
於ける下方の導体及びｖ２６によって接地レベルに維持
さ九る。Ｖ２Ｏは未だバーツナライズされていないレベ
ルのためのセル内接地レベル接続を可能にする。ＴＨ１
Ｔ工、ＴＪ、ＴＭ、ＴＮ及びＴｏのゲートはバイアＶ２
３−Ｖ２５に於て３つのセル■１０パット２２へ夫々対
になって結合される。ＴＧ、ＴＬのゲートはｖｌｌ、ｖ
１２によって中断さ扛ており、Ｖ１２のみがＩ１０バイ
ア２２へ接続されている。

ＴＦ％ＴＫＯゲートはセル内の接点Ｖ１０に接続されて
いる。前述の様に、■１０パッド・バイアＶ２１はセル
内で淵用のためにｖ７のみに結合される。

セル１２の論理トランジスタＴＦ−Ｔｏは直列に接続し
たＥＦＥＴ　（それらのゲートは格子状の対になった関
連デバイスを形成すべく水平行をなす様に配列される）
の２つの平行な列全構成している。デバイス間接続の全
て？、前記の接点バイアによっであるいは列に沿った接
点バイアＶ１３−Ｖ１８によって、第１金属レベルにお
いてバーツナライズするために用いることができる。た
とえチップの全てのセルの共通春において成る特定の接
続が永久的に行なわｎても、論理トランジスタのソース
／ドレイン電極ヲ含む他の電極が利用可能である。殆ど
のＦＥＴについてそうである様に、これらのＦＥＴのソ
ース及びドレイン電極は物理的に交換でることができ、
デバイス内の相対的型土レベルにのみ依存する事に注目
されたい。

第５図は低電力レベルの４人力ＮＯＲゲートとしてバー
ツナライズしたセル１２の図を示す。セルＩ１０パッド
２２からの４人力信号ＡＯ−Ａ３が論理トランジスタＴ
Ｇ−ＴＪのゲートへ接続される。こ扛らのトランジスタ
のソースは接地電位にあって、それらのドレインは短絡
ゲート負荷トランジスタＴＣ，ＴＤ（ドレインはＶｄｄ
に接続されている）のソースと並列に接続されている。

よって入力信号のうちの任意のものが高電子レベルにな
るとノード５１を接地レベルに引き、ノード５１は入力
がない場合にのみ高レベルとなる。

ノード５１はＯＵＴで示すセル出力部としての■１０パ
ッドへ直接に接続さｎる。

第６図は第５図の低電力ＮＯＲゲート？うるための陰影
をつけて示すＭ１金属層においてバーツナライズした配
線パターンを示す。Ｖｄｄ電源電圧ブス６１及び接地プ
ス６２は前述の様に全てのセルについて同じである。出
力ノード５１はブス６２の下の最上部のＩ１０パッド２
２から金属６３に伸び、金属６３Ｖｉ出力ノード５１を
負荷トランジスタＴＣ−ＴＤのソースへ並びに論理トラ
ンジスタＴＧ−ＴＪのドレインへ接続する。金属指状部
６４−６６は残りの不使用トランジスタのソース及びド
レインを接地ブス６２へ接続する事を保証する。リンク
部６７はＴＧ及びＴＬのゲートを一体に結合する。

第７図はより高い電力レベルの４人力ＮＯＲゲートの図
である。トランジスタＧ−Ｊ（ＴＧ−ＴＪ）は第５図に
おける様に働らくが、それらのドレインは内部ノード７
１に於て負荷トランジスタＴＡ、ＴＢに接続さｎている
。また入力はトランジスタＴＬ−Ｔｏに結合され、出力
ツードア２はノード７１が低レベルにあると常に低レベ
ルに引かれる。同時に、ノード７１における低レベルに
よって３つの並列の負荷トランジスタＴＣ−Ｔｒはそれ
らのゲートが接地レベルへ引かれる事によってカット・
オフされる。ノード７１が高レベルになると、ＴＣ−Ｔ
Ｅが導通し、トランジスタＴＬ−ＴＯがカット・オフさ
れる。すなわちトランジスタＴＣ−ＴＥ及びＴＬ−Ｔｏ
はブツシュ・プル出力段を形成し、こｒＨ７ｒスイッチ
ング過渡期以外はＶｄｄから接地レベルへのり、　Ｃ，
路にもたない事によって電力消費全最少にする。

第８図は第７図の回路のためのバーツナライズしたＭ１
＠（陰影全つけて示す）を示す。電力ブス８１及び接地
ブス８２は第６図の対応するブス６１及び６２と同じ位
置を占める。導体８１ｊＴＣ−ＴＥ及びＴＬ−Ｔｏ全出
力ノードへ結合し、導体８４はＴＡ−ＴＢ及びＴＧ−Ｔ
Ｊを一体にＴＣ−ＴＥのゲート（第３図のバイアｖ３に
おける）へ結合する。導体Ｂ５−８６はブス８２へのソ
ース／ドレイン接地接続を行雇う。リンク８７は前記の
様にＴＧ及びＴＬのゲートを結合する。

単一のセル１２において、あるいは最大４個の隣接する
セルの群において他の多くの機能を実行することができ
る。いくつかの利用しうるランダム論理及びラッチング
機能、所要のセル数、各機能に用いられる異なる電力レ
ベルの数を次の表に示す。

（２３） 噂　　　　　　　　　ＩＯ噂　　　　　　　　　Ｎ’）
　　　　　　　　Ｎ’）の　　　　　　　　　の　　　
　　　　　　の　　　　　　　　　噂　　　　　　　　
　　　　　哨Ｆ　　　　　　−−へ　　　　　　　　　
−十 、　　　　　　　　　　　　　　　Ｏ Ｎ）　　　　　　　　　　　　　　哨　　　　　　　　
　（イ）　　　　　　　　　　　　　　Ｎ）　　　　　
　　　　　ＩＮ　　　　　　　　　　　−へ　　　　　
　　　　で　　　　　　　へロ　　　　　　　　　唖　
　　　　　寸　　　　　　　　　′＋／ｌ＋＋／＜　　
　　　　　　　　　Ｏ○　　　　　　　　　　　０　　
　　　　０ラッチ機能 １−ＰＯＲＴ　ＰＯＬＡＲＴＴＹ−ＩＯＬＤ　ＭＡＳＴ
ＥＲ−３３ＳＬＡＶＥＬＡＴＣＨ （マスクもしくはスレーブ出力のうち の１．２もしくは３の出力又はそれら の補数が出力として得られる。） ２−ＰＯＲＴ　ＰＯＬＡＲＪＴＹ−ＨＯＬＤ　ＭＡＳＴ
ＥＲ−４３ＳＬＡＶＥ　ＬＡＴＣＨ （マスクもしくはスレーブ出力のうち の１．２．３もしくは４の出力文はそ れらの補数が出力として得られる。） １−ＰＯＲＴ　５ＥＴ−ＲＥＳＥＴ　ＭＡＳＴＥＲ−８
ＬＡＶＥ３　　　３ＡＴＣＨ （マスクもしくはスレーブ出力のうち の１．２もしくは３の出力又はそれら の補数が出力として得られる。） ＰＯＬＡＲＩＴＹ−ＨＯＬＤ　ＬＡＴＣＨ（１位相のみ
］１３（同相出力のみが肖られる。） （２６） （２５） ＰＯＬＡＲＪＴＹ−ＨＯＬＩ）　ＬＡＴＣＨ（２位相）
２３（１位相もしくは２位相が出力とし て得られる。） １−ＰＯＲＴ　ＰＯＬＡＲＩＴＹ−ＨＯＬＤ　ＭＡＳＴ
ＥＲ−４３ＳＬＡＶＥ　ＬＡＴＣＨ，ＷＩＴＨＡＮ　Ａ
ＤＤＩＴＴＯＮＡＬＰＯＬＡＲＩＴＹ　ＨＯＬＤ　ＤＡ
ＴＡ　ＰＯＲＴ　ＯＮ　ＴＩＬＡＶＥ （マスクもしくはスレーブ出力のうち の１．２．６もしくは４の出力もしく はそれらの補数が出力として得られる。）池の回路も可
能である。更に標題セルの行のかわりにランダム・アク
セス・メモＩＪ（ＲＡＭ）４）ｌ。

くけ他の特別な回路のために、より大型の矩形の形状も
しくはブロック状のチップを用いる事も可能である。

第９図は特定の低電力９人力０Ｒ−ＡＮＤ（ＯＡ）論理
機能（下記）を実行するための２セル・マクロを示す。

（２７） ０ＵＴＰＵＴ＝（ＡＯ＋ＡＩ＋Ａ２）−（ＢＯ＋Ｂ１＋
Ｂ２）＋（Ｃｏ″″ＣＩ）＋ＤＯ 内部ノード９１は負荷トランジスタＴＣ’　−Ｔｎ／（
ダラシ記号はマクロの第２セルにおけるＦＥＴ５ｆｆｉ
示す。）によって高レベルに保持される。

ＢＯ−８２人力の任意の入力がＡＯ−Ａ２人力のうち任
意の入力と組合せられて、ノード９２を用いて論理トラ
ンジスタＴＨ，ＴＩ、ＴＩ’、ＴＧ。

ＴＪ、ＴＪ”ｋ介して導通路を生じる事によってノード
９１全接地レベルにする。入力ＣＤ及びＣ１は一体とな
ってＴＧ’　、ＴＨ”ｉ介してノード９１を接地する。

同様に入力ＤＯもＴＦ”ｉ介してノード９１を接地する
。ノード９１が低電圧レベルにあるとＴＦｉカット・オ
フにし、よって負荷トランジスタＴＣは内部ノード９３
を高レベルにし、よってＴＤをオンに転じ、出力ノード
９４を高レベルに駆動する。ノード９１が低レベルだと
ＴＦがカット・オフになる。ノード９１が高レベルにな
ると、ＴＤがカット・オフになり、ＴＫが導通して出力
ノード９４を低レベルへ駆動するーこの回路に於て、Ｔ
Ｄ、ＴＫはインバータＴＣ。

ＴＦによって供給されるブツシュ・プル出力段を形成す
る。残りのトランジスタは入力論理段を構成する。

第１０図は第９図の回路の実際のレイアウトである。同
じライン１３における２個の鏡像関係にあるセル１２及
び１２′が電源ブス１０１及び接地ブス１０２を共有し
ている。共有のＭｉｌｌにおける導体１０３−１０９が
パーソナライゼーションを与える。導体１０５．１０７
．１０３及び１０４は夫々第９図のノード９１−９４に
対応する。

導体１０５及び１０７が２個のセル間の境界領域を自由
に横切って伸びている点に注目されたい。

接地ブス１０２のバーツナライズされた左方への突出部
によって不使用のデバイスＴＬ−Ｔｏ及びＴＫ’　−Ｔ
ｏ”ｋ不能にし、電力消費及びノイズ発生を回避する。

２個以上のセル全必要とするマクロも同様にして構成で
きる。

【図面の簡単な説明】

第１図はＩＣチップの全体図、第２図はチップのバーツ
ナライズした上部層における電力ブス、セル間配線及び
セルＩ１０結線を示す図、第３図はチップの一標準セル
の共通下方層を示す図、第４図はパーソナライゼーショ
ン前の標準セルの図、第５図は特定の論理機能及び電力
レベルのためにバーツナライズした後のセルの図、第６
図は第５図のセルのためのバーツナライズした第１金属
層を示す平面図、第７図は第５図のセルについて異った
電力レベル全うる様にバーツナライズした図、第８図は
第７図のセルのためのバーツナライズした第１金属１１
−示す図、第９図は２セルを必要とする論理機能全説明
する図、第１０図は第９図のバーツナライズした第１金
属層を示す図でろ名。 １０・・・°マスタスライス・チップ、１２・・・・標
準セル、１３・・・・ライン、１４・・・・配線ペイ、
１５・・・・配線ペイ、２０・・・・第２金属導体、２
１・・・・第１金属導体、２２・・・・セルＩ１０接点
、２３・・・・接地ブス、２４・・・・電源電圧ブス。 ５ 第ルミ 第２図 第５范 第３図 第６図 第８ズ 第１０図 １０１　１０３　　１０４．１０２ 自讐ぎ了ｉおデー７’　０ＵＴ ｉＰシ耳ｐ゛ ｒ：ｔ−−よ ；８１雄五〒１瞑灯°。 Ｌ　−″ −旧し二干−μ」戸３′・ 二七Ｆ二二昇二ｊγＡ１ 一一一匡；弓、モキ乎ヨ入テ、へ

Claims (1)

1. 【特許請求の範囲】 反復して設けた多重機能セルのプレイを担持する下記構
   成を有するマスタスライス半導体チップ。 （」　一群の平行な半導体領域の列。 （ロ）上記列の上に設けた絶縁層。 （ハ）上記列に垂直になる様に上記絶縁層の上に設けた
   一群の平行な導電体の行。 に）上記性によってゲート電極が、上記列によってソー
   ス電極及びドレイン電極が画成される格子状の相互に接
   続した論理ＦＥＴデバイス。 （ホ）上記性の上方のバーツナライズ可能な相互結ａ層
   へ上記ソース電極及びドレイン電４ｉｉｎ接続するため
   に上記セル内において上記枦縁層全介して上方に伸びる
   一群のバイヤ。 （へ）セルの境界領域付近に配置さｎｌ、上記性の′　
   上方のバーツナライズしうる相互結線レベルへ上記性を
   接続するために上記一群の行のうちの少くとも所定の行
   へ接続された一群の■１０パッド、 （ト］　　上記論理ＦＥＴデバイスへ及び電子源へ選択
   的に接続しうる一群の負荷ＦＥＴデバイスを含む負荷手
   段。