JP3299158B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳトランジス
タからなる半導体装置、特に、ＣＭＯＳ論理回路及びＤ
ＲＡＭ回路の微細化を図りつつ、高速化、高信頼性及び
低消費電力化を実現する半導体装置に関する。

【０００２】

【従来の技術】ＶＬＳＩのさらなる高集積化を実現する
ために、ＶＬＳＩに用いられるＭＯＳ型半導体装置のサ
イズはますます微細化され、現在、半導体装置の最小寸
法はハーフミクロン領域、さらにはサブハーフミクロン
領域にまで達している。また、研究レベルでは、クォー
タミクロン領域及びサブクォータミクロン領域の半導体
装置が試作されている。このような半導体装置の微細化
に伴って、半導体装置の電気特性が短チャネル効果やホ
ットキャリア効果によって劣化するということが、半導
体装置の信頼性の上で深刻な問題となってきている。

【０００３】また、将来のマルチメディア社会における
ＶＬＳＩ技術においては、高集積化と同時に、低電圧動
作時においても、高速化と低消費電力化との両立を図る
ことが重要な課題となっている。

【０００４】近年、ホットキャリア劣化や短チャネル効
果に対する耐性を向上させ、しかも、駆動能力を向上さ
せるために、非対称なチャネル不純物分布を有するパワ
ー素子としてのＭＯＳ型半導体装置が提案されている。
例えば、１９９１年シンポジュウム オン ブイエルエ
スアイ テクノロジー（1991 Symposium on VLSI Techn
ology）pp113-114には、Ｔ．Ｍａｔｓｕｋｉ等によって
ＬＤＣ構造が提案されている。

【０００５】以下、従来のＬＤＣ構造を有するＭＯＳ型
半導体装置について図面を参照しながら説明する。

【０００６】図２１は従来のＬＤＣ構造を有するＭＯＳ
型半導体装置の断面構成を示している。図２１に示すよ
うに、ｐ型の半導体基板２０１の上には、ゲート酸化膜
２０２を介在させたゲート電極２０３が形成され、半導
体基板２０１には、ゲート長方向側の各領域に高濃度ｎ
型ソース拡散層２０４と高濃度ｎ型ドレイン拡散層２０
５とがそれぞれ形成され、半導体基板２０１における高
濃度ｎ型ソース拡散層２０４の下方及びゲート電極２０
３の高濃度ｎ型ソース拡散層２０４側の下方には、しき
い値制御用の高濃度ｐ型拡散層２０６が形成されてい
る。

【０００７】このように、本装置は、高濃度ｎ型ソース
拡散層２０４の下方及びゲート電極２０３の高濃度ｎ型
ソース拡散層２０４側の下方にしきい値制御用の高濃度
ｐ型拡散層２０６が形成され、さらに、該高濃度ｐ型拡
散層２０６は、ゲート電極２０３の下方において、高濃
度ｎ型ソース拡散層２０４側から高濃度ｎ型ドレイン拡
散層２０５側に向けて徐々にｐ型の不純物濃度が減少す
るように形成されているため、半導体基板２０１のゲー
ト電極２０３の下方における、高濃度ｎ型ソース拡散層
２０４側の領域において短チャネル効果に対する耐性が
向上すると共に、高濃度ｎ型ドレイン拡散層２０５側の
領域において高電界が低減されるので、ホットキャリア
の発生が抑制される。これにより、従来の低濃度ＬＤＤ
構造が不要となり、且つ、高駆動能力が達成される。

【０００８】図２２は従来のＬＤＣ構造を有する複数の
ＭＯＳトランジスタを用いて構成された半導体装置の断
面構成を示している。図２２に示すように、ｐ型の半導
体基板２１１の上には、ＬＯＣＯＳ膜等からなる素子分
離領域２１２が形成され、該素子分離領域２１２に囲ま
れた素子形成領域には、第１のゲート酸化膜２１３を介
在させた第１のゲート電極２１４及び第２のゲート酸化
膜２１５を介在させた第２のゲート電極２１６が形成さ
れている。第１のゲート電極２１４のゲート長方向側の
各側壁には第１のゲート側壁２１７がそれぞれ形成さ
れ、第２のゲート電極２１６のゲート長方向側の各側壁
には第２のゲート側壁２１８がそれぞれ形成されてい
る。

【０００９】半導体基板２１１における第１のゲート電
極２１４に対する第２のゲート電極２１６の反対側の領
域には、第１のｎ型ソース拡散層２１９が形成され、第
１のゲート電極２１４と第２のゲート電極２１６との間
の領域には、第１のｎ型ドレイン拡散層２２０と共有さ
れる第２のソース拡散層２２０が形成され、第２のゲー
ト電極２１６に対する第１のゲート電極２１４の反対側
の領域には、第２のｎ型ドレイン拡散層２２１が形成さ
れている。

【００１０】半導体基板２１１における第１のｎ型ソー
ス拡散層２１９の下方及び第１のゲート電極２１４の第
１のｎ型ソース拡散層２１９側の下方には、しきい値制
御用の第１のｐ型拡散層２２２が形成され、且つ、第２
のｎ型ソース拡散層２２０の下方及び第２のゲート電極
２１６の第２のｎ型ソース拡散層２２０側の下方には、
しきい値制御用の第２のｐ型拡散層２２３が形成されて
いる。

【００１１】半導体基板２１１の上には、第１のｎ型ソ
ース拡散層２１９及び第２のドレイン拡散層２２１を露
出する各コンタクトホールを有する層間絶縁膜２２４が
形成され、第１のｎ型ソース拡散層２１９側のコンタク
トホールにはアルミニウムが充填されてなる第１の配線
２２５が形成され、第２のｎ型ドレイン拡散層２２１側
のコンタクトホールにはアルミニウムが充填されてなる
第２の配線２２６が形成されている。

【００１２】

【発明が解決しようとする課題】しかしながら、前記従
来のＭＯＳトランジスタを用いた半導体装置は、ｎ型ソ
ース拡散層の下方にｐ型拡散層が存在するため、ソース
・基板間の寄生容量が増大する。これにより、ＮＡＮＤ
型のＣＭＯＳ回路等のようにソース・基板間に電圧が印
加される論理回路の場合には、ＭＯＳ型半導体装置の速
度は飽和電流値の逆数と負荷容量との積に比例するた
め、素子の速度が低下してしまう。

【００１３】また、ＭＯＳ型半導体装置の消費電力は負
荷容量と印加電圧の２乗との積に比例するため、回路の
消費電力が増大するという問題を有している。

【００１４】本発明は、前記従来の問題を解決し、論理
回路において、デザインルールがサブクォータミクロン
領域以下であっても、動作の高速化及び低消費電力化を
低コストで容易に実現できるようにすることを目的とす
る。

【００１５】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、複数のＭＩＳトランジスタを有する半導
体装置を対象とし、半導体基板における、互いに平行に
設けられた各ゲート電極の下側に形成されるしきい値制
御用の拡散領域を、キャリアの流れる方向に一致するよ
うに濃度勾配をつけるものである。

【００１６】

【００１７】

【００１８】 本発明に係る第１の半導体装置は、互い
のソース領域及びドレイン領域が並列に接続された２つ
のｐ型ＭＯＳトランジスタと、一方のソース領域及び他
方のドレイン領域が直列に接続された２つのｎ型ＭＯＳ
トランジスタとからなるＮＡＮＤ回路を一の半導体基板
上に備え、２つのｎ型ＭＯＳトランジスタは、半導体基
板に設けられた同一の第１のトランジスタ形成領域の上
に形成され、互いに平行に設けられた第１のゲート電極
と、第１のトランジスタ形成領域における各第１のゲー
ト電極の下側に形成され、キャリアが流れる方向が同一
である第１のチャネル領域とを有し、各第１のチャネル
領域におけるソース領域側のｐ型の不純物濃度は、各第
１のチャネル領域におけるドレイン領域側のｐ型の不純
物濃度よりも大きく形成されており、２つのｐ型ＭＯＳ
トランジスタは、半導体基板に設けられた同一の第２の
トランジスタ形成領域の上に形成され、互いに平行に設
けられた第２のゲート電極と、第２のトランジスタ形成
領域における各第２のゲート電極の下側に形成された第
２のチャネル領域とを有し、各第２のチャネル領域は、
ｎ型の均一な不純物濃度で形成されている。

【００１９】 第１の半導体装置によると、ＮＡＮＤ回
路を構成する４つのＭＯＳトランジスタのうちの一方の
ソース領域と他方のドレイン領域とが直列に接続された
２つのｎ型ＭＯＳトランジスタは、キャリアが流れる方
向が同一である第１のチャネル領域を有し、各チャネル
領域におけるソース領域側の第１導電型の不純物濃度
が、各第１のチャネル領域におけるドレイン領域側の第
１導電型の不純物濃度よりも大きいため、直列に接続さ
れた２つのｎ型ＭＯＳトランジスタに印加される各電圧
が電源電圧よりも小さくなるにもかかわらず、第１のチ
ャネル領域におけるソース領域側部分の電位が高くなる
ので、直列に接続された２つのｎ型ＭＯＳトランジスタ
の駆動能力が低下することがない。また、直列に接続さ
れた２つのｎ型ＭＯＳトランジスタの各第１のゲート電
極が互いに平行に設けられているため、高集積化が容易
となると共に、これら２つのｎ型ＭＯＳトランジスタの
第１のチャネル領域におけるソース領域側部分にｐ型の
高濃度の不純物領域を形成する際に、該不純物の注入工
程を一度で行なうことができる。第２の半導体装置にお
いて、第１のチャネル領域における高濃度不純物層が２
つのｎ型ＭＯＳトランジスタの各ソース領域の下方にま
で及んでいないことがことが好ましい。また、第２の半
導体装置において、２つのｎ型ＭＯＳトランジスタにお
ける一方のソース領域と他方のドレイン領域とが２つの
第１のゲート電極の間の領域に共有されるように形成さ
れていることが好ましい。

【００２０】 本発明に係る第２の半導体装置は、一方
のソース領域及び他方のドレイン領域が直列に接続され
た２つのｐ型ＭＯＳトランジスタと、互いのソース領域
及びドレイン領域が並列に接続された２つのｎ型ＭＯＳ
トランジスタとからなるＮＯＲ回路を一の半導体基板上
に備え、２つのｐ型ＭＯＳトランジスタは、半導体基板
に設けられた同一の第１のトランジスタ形成領域の上に
形成され、互いに平行に設けられた第１のゲート電極
と、第１のトランジスタ形成領域における前記各第１の
ゲート電極の下側に形成され、キャリアが流れる方向が
同一である第１のチャネル領域とを有し、各第１のチャ
ネル領域における前記ソース領域側のｎ型の不純物濃度
は、前記各第１のチャネル領域における前記ドレイン領
域側のｎ型の不純物濃度よりも大きく形成されており、
２つのｎ型ＭＯＳトランジスタは、半導体基板に設けら
れた同一の第２のトランジスタ形成領域の上に形成さ
れ、互いに平行に設けられた第２のゲート電極と、第２
のトランジスタ形成領域における前記各第２のゲート電
極の下側に形成された第２のチャネル領域とを有し、各
第２のチャネル領域は、ｐ型の均一な不純物濃度で形成
されている。

【００２１】 第２の半導体装置によると、ＮＯＲ回路
を構成する４つのＭＯＳトランジスタのうちの一方のソ
ース領域と他方のドレイン領域とが直列に接続された２
つのｐ型ＭＯＳトランジスタは、キャリアが流れる方向
が同一である第１のチャネル領域を有し、各第１のチャ
ネル領域におけるソース領域側のｎ型の不純物濃度が、
各第１のチャネル領域におけるドレイン領域側のｎ型の
不純物濃度よりも大きいため、直列に接続された２つの
ｐ型ＭＯＳトランジスタに印加される各電圧が電源電圧
よりも小さくなるにもかかわらず、第１のチャネル領域
におけるソース領域側部分の電位が高くなるので、直列
に接続された２つのｐ型ＭＯＳトランジスタの駆動能力
が低下することがない。また、直列に接続された２つの
ｐ型ＭＯＳトランジスタの各第１のゲート電極が互いに
平行に設けられているため、高集積化が容易となると共
に、これら２つのｐ型ＭＯＳトランジスタの第１のチャ
ネル領域におけるソース領域側部分にｎ型の高濃度の不
純物領域を形成する際に、該不純物の注入工程を一度で
行なうことができる。第２の半導体装置において、第１
のチャネル領域における高濃度不純物層が２つのｐ型Ｍ
ＯＳトランジスタの各ソース領域の下方にまで及んでい
ないことが好ましい。また、第２の半導体装置におい
て、２つのｐ型ＭＯＳトランジスタにおける一方のソー
ス領域と他方のドレイン領域とが２つの第１のゲート電
極の間の領域に共有されるように形成されていることが
好ましい。

【００２２】

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】

【００４２】

【００４３】

【発明の実施の形態】本願においては、半導体装置のチ
ャネル領域におけるソース領域側から中央部までの領域
をチャネル領域のソース側部分と呼び、チャネル領域に
おけるドレイン領域側から中央部までの領域をチャネル
領域のドレイン側部分と呼ぶことにする。

【００４４】本発明に係る半導体装置は、半導体基板に
おけるゲート電極の下側のチャネル領域に形成された不
純物拡散層の不純物濃度がチャネル長方向に沿って変化
している。すなわち、チャネル領域の不純物濃度がソー
ス領域からドレイン領域に向かって徐々に減少するよう
に分布している。このため、ソース領域とドレイン領域
との間に電圧が印加された場合に、チャネル領域のソー
ス側部分に形成される電界は、チャネル領域の不純物濃
度がチャネル長方向に沿って均一に分布している場合に
比較して大きくなる。

【００４５】デザインルールがサブクォータミクロンと
なる領域においては、チャネル領域のソース側部分の電
界が充分に大きくなるので、チャネル領域のソース側部
分ではキャリアが速度オーバーシュートを起こす。この
速度オーバーシュートとは、キャリアが、格子散乱や不
純物散乱等による速度損失を起こす前に、電界から高い
エネルギーを得ることにより非平衡な高エネルギー状態
に達し、その結果、平衡状態のキャリア速度である飽和
速度よりも高い速度で輸送されることをいう。

【００４６】ＭＯＳ型半導体装置において、飽和電流値
はチャネル領域のソース側部分におけるキャリア速度と
キャリア密度との積で決まる。従って、本発明において
は、チャネル領域のソース側部分において速度オーバー
シュートを引き起こすことにより、飽和電流値を従来の
半導体装置よりも大きくすることができる。従来の半導
体装置の場合は、チャネル領域のドレイン側部分でのみ
速度オーバーシュートが生じており、飽和電流値が増加
しない。

【００４７】（第１の実施形態）以下、本発明に係る第
１の実施形態について図面を参照しながら説明する。

【００４８】図１は本発明の第１の実施形態に係る半導
体装置であって、２入力ＮＡＮＤ回路となる相補型ＭＯ
Ｓ半導体装置の平面構成を示している。図１に示すよう
に、ｐ型シリコンからなる半導体基板に設けられたｎ型
ＭＯＳトランジスタ形成領域１において、一方の入力端
子となる第１のゲート電極１４Ａと他方の入力端子とな
る第２のゲート電極１６Ａとが互いに平行に配置され、
ｎ型ＭＯＳトランジスタ形成領域１における、第１のゲ
ート電極１４Ａに対する第２のゲート電極１６Ａの反対
側の領域には、第１のｎ型ソース拡散層１９が形成さ
れ、第１のゲート電極１４Ａと第２のゲート電極１６Ａ
との間の領域には、第１のｎ型ドレイン拡散層２０と共
有される第２のｎ型ソース拡散層２０が形成され、第２
のゲート電極１６Ａに対する第１のゲート電極１４Ａの
反対側の領域には、第２のｎ型ドレイン拡散層２１が形
成されている。従って、２つのｎ型ＭＯＳトランジスタ
は、第１のｎ型ドレイン拡散層２０と第２のｎ型ソース
拡散層２０とが共有されて、直列に接続されている。第
１のｎ型ソース拡散層１９の上にはアルミニウムからな
る第１の配線２５が形成されて接地電位Ｖssが印加され
ると共に、第２のｎ型ドレイン拡散層２１の上にはアル
ミニウムからなり、回路の演算結果を出力する第２の配
線２６Ａが形成されている。

【００４９】ｐ型ＭＯＳトランジスタ形成領域２におい
て、一方の入力端子となる第３のゲート電極１４Ｂと他
方の入力端子となる第４のゲート電極１６Ｂとが互いに
平行に形成され、ｐ型ＭＯＳトランジスタ形成領域２に
おける第３のゲート電極１４Ｂに対する第４のゲート電
極１６Ｂの反対側の領域には、第１のｐ型ドレイン拡散
層３７が形成され、第３のゲート電極１４Ｂと第４のゲ
ート電極１６Ｂとの間の領域には、第１のｐ型ソース拡
散層３８と共有される第２のｐ型ソース拡散層３８が形
成され、第４のゲート電極１６Ｂに対する第３のゲート
電極１４Ｂの反対側の領域には、第２のｐ型ドレイン拡
散層３９が形成されている。第１のｐ型ドレイン拡散層
３７及び第２のｐ型ドレイン拡散層３９の上には、それ
ぞれアルミニウムからなる第３の配線２６Ｂ及び第４の
配線２６Ｃが形成され、第２の配線２６Ａと接続される
と共に、第１及び第２のｐ型ソース拡散層３８の上には
アルミニウムからなる第５の配線４３が形成されて電源
電位Ｖddが印加される。これにより、２つのｐ型ＭＯＳ
トランジスタは並列に接続されていることが分かる。

【００５０】図２は図１のＩ−Ｉ線における断面構成を
示し、図３は図１のII−II線における断面構成を示して
いる。

【００５１】図２及び図３において、図１に示した構成
部材と同一の構成部材には同一の符号を付すことにより
説明を省略する。

【００５２】まず、図２に示すように、ｐ型シリコンか
らなる半導体基板１１の上には、ＬＯＣＯＳ膜等からな
る素子分離領域１２が形成され、該素子分離領域１２に
囲まれたｎ型ＭＯＳトランジスタ形成領域１には、第１
のゲート絶縁膜１３を介在させた第１のゲート電極１４
Ａ及び第２のゲート絶縁膜１５を介在させた第２のゲー
ト電極１６Ａが形成されている。第１のゲート電極１４
Ａのゲート長方向側の各側壁には第１のゲート側壁１７
がそれぞれ形成され、第２のゲート電極１６Ａのゲート
長方向側の各側壁には第２のゲート側壁１８がそれぞれ
形成されている。

【００５３】半導体基板１１における第１のゲート電極
１４Ａの第１のｎ型ソース拡散層１９側の下方、すなわ
ち、第１のチャネル領域のソース側部分には、しきい値
制御用の第１のｐ型拡散層２２が形成されると共に、第
２のゲート電極１６Ａの第２のｎ型ソース拡散層２０側
の下方には、しきい値制御用の第２のｐ型拡散層２３が
形成されている。

【００５４】半導体基板１１の上には、第１のｎ型ソー
ス拡散層１９及び第２のｎ型ドレイン拡散層２１を露出
する各コンタクトホールを有する層間絶縁膜２４が形成
されている。

【００５５】次に、図３に示すように、ｐ型の半導体基
板１１には、ヒ素イオン等のｎ型不純物が注入されてな
るｎ型ウエル拡散層１１ａが形成されている。該ｎ型ウ
エル拡散層１１ａには、ＬＯＣＯＳ膜等からなる素子分
離領域１２が形成され、該素子分離領域１２に囲まれた
ｐ型ＭＯＳトランジスタ形成領域２には、第３のゲート
絶縁膜３１を介在させた第３のゲート電極１４Ｂ及び第
４のゲート絶縁膜３３を介在させた第４のゲート電極１
６Ｂが形成されている。第３のゲート電極１４Ｂのゲー
ト長方向側の各側壁には第３のゲート側壁３５がそれぞ
れ形成され、第４のゲート電極１６Ｂのゲート長方向側
の各側壁には第４のゲート側壁３６がそれぞれ形成され
ている。

【００５６】ｎ型ウエル拡散層１１ａにおける第３のゲ
ート電極１４Ｂの下側部分、すなわち、第３のチャネル
領域にはしきい値制御用の第１のｎ型拡散層４０が均一
な不純物濃度で形成されると共に、第４のゲート電極１
６Ｂの下側部分、すなわち、第４のチャネル領域にはし
きい値制御用の第２のｎ型拡散層４１が均一な不純物濃
度で形成されている。

【００５７】半導体基板１１の上には、第１のｐ型ドレ
イン拡散層３７、共有の第１及び第２のｐ型ソース拡散
層３８並びに第２のｐ型ドレイン拡散層３９を露出する
各コンタクトホールを有する層間絶縁膜４２が形成され
ている。

【００５８】ここで、図４に２入力ＮＡＮＤ回路の回路
構成を示し、図１に示す構成要素と同一の構成要素には
同一の符号を付すことにより説明を省略する。図４にお
いて、１４は第１のゲート電極１４Ａ及び第３のゲート
電極１４Ｂと接続される第１の入力端子であり、１６は
第２のゲート電極１６Ａ及び第４のゲート電極１６Ｂと
接続される第２の入力端子であり、２６は、第２の配線
２６Ａ、第３の配線２６Ｂ及び第４の配線２６Ｃと接続
される出力端子である。

【００５９】このように、本実施形態に係る２入力ＮＡ
ＮＤ回路を構成する相補型半導体装置によると、ｎ型Ｍ
ＯＳトランジスタ形成領域１において、キャリアとなる
電子は第１のｎ型ソース拡散層１９から共有の第１のｎ
型ドレイン拡散層２０及び第２のｎ型ソース拡散層２０
を通って第２のｎ型ドレイン拡散層２１へと常に同一の
方向に流れる。

【００６０】さらに、半導体基板１１における第１のゲ
ート電極１４Ａの下側部分及び第２のゲート電極１６Ａ
の下側部分には、それぞれ第１のｐ型拡散層２２及び第
２のｐ型拡散層２３が形成されているため、すなわち、
各チャネル領域のソース側部分におけるｐ型不純物濃度
が、各チャネル領域のドレイン側よりも大きくなるよう
に形成されているため、前述したように、チャネル領域
のｐ型不純物濃度が均一な場合に比べて、ＭＯＳトラン
ジスタの飽和電流値は大きくなると共に、ホットキャリ
アの耐性が向上する。さらに、低電圧動作時において
も、駆動力が極端に低下しない。

【００６１】さらに、本実施形態の特徴として、第１の
ｐ型拡散層２２と第２のｐ型拡散層２３における高濃度
不純物領域が、第１のｎ型ソース拡散層１９と第２のｎ
型ソース拡散層２０の下方にまで及んでいないため、従
来のＬＤＣ構造のＭＯＳトランジスタと比較して、ソー
ス・基板間の寄生容量が小さくなるので、動作速度が低
下せず、且つ、消費電力が低減される。

【００６２】ここで、従来のＬＤＣ構造を有するＭＯＳ
トランジスタの場合の問題点を説明する。図２２に示す
ように、半導体基板２１１における第１のソース拡散層
２１９及び第２のソース拡散層２２０の下方の領域に
は、パワーＭＯＳにあっては耐圧を向上させる第１のｐ
型拡散層２２２及び第２のｐ型拡散層２２３が形成さ
れ、且つ、これらｐ型拡散層２２２，２２３は、サブク
ォータミクロン領域以下では、短チャネル効果を抑制す
るために、その不純物濃度が１×１０¹⁸ｃｍ^-3以上とな
るように形成されている。このため、ソース・基板間の
ｐｎ接合の寄生容量が従来のＬＤＤ構造に比べて増大す
るので、ＮＡＮＤ型のＣＭＯＳ回路等のようにソース・
基板間に電圧が印加される論理回路の場合には素子の速
度が低下してしまう。

【００６３】また、本実施形態の大きな特徴として、図
１におけるｎ型ＭＯＳトランジスタ形成領域１に示すよ
うに、２つのｎ型ＭＯＳトランジスタは、ソース領域及
びドレイン領域の方向が互いに同一であり、且つ、第１
のゲート電極１４Ａ及び第２のゲート電極１６Ａは互い
に平行に設けられているため、半導体基板１１における
第１のゲート電極１４Ａの下側部分及び第２のゲート電
極１６Ａの下側部分に対して、それぞれしきい値制御用
のｐ型不純物濃度に勾配を生じさせる第１のｐ型拡散層
２２及び第２のｐ型拡散層２３を１つのマスクを用いた
一度の拡散工程で製造できる。従って、ｎ型ＭＯＳトラ
ンジスタ形成領域１の面積を低減し、且つ、高速動作と
低消費電力とを実現できる半導体装置を容易に得ること
ができる。

【００６４】一方、ｐ型ＭＯＳトランジスタ形成領域２
において、第３のゲート電極１４Ｂの下側に形成されて
いる第１のｎ型拡散層４０及び第４のゲート電極１６Ｂ
の下側に形成されている第２のｎ型拡散層４１の不純物
濃度はゲート長方向に均一に形成されている。これによ
り、並列に接続された２つのｐ型ＭＯＳトランジスタ
は、ソース・ドレイン間に充分な電圧が印加されるた
め、不均一なｎ型拡散層によって駆動力を上げる必要が
なく、また、製造プロセスも従来と同様の方法でよい。

【００６５】なお、本実施形態においては、２入力ＮＡ
ＮＤ回路を例に挙げたが、これに限らず、多入力ＮＡＮ
Ｄ回路であっても、さらには、直列に接続されたｎ型Ｍ
ＯＳトランジスタが２つ以上で構成される相補型半導体
装置であっても、低電圧動作時に、高駆動力で且つ寄生
容量が小さい相補型半導体装置を得ることができる。

【００６６】以下、第１の実施形態に係る半導体装置の
製造方法について図面を参照しながら説明する。

【００６７】図５〜図７は本発明の第１の実施形態に係
る半導体装置の製造方法の工程順断面図を示している。
まず、図５（ａ）に示すように、ｐ型シリコンからなる
半導体基板１１の上には、ｎ型ＭＯＳトランジスタ形成
領域１とｐ型ＭＯＳトランジスタ形成領域３とを互いに
分離するＬＯＣＯＳ膜等からなる素子分離領域１２を形
成する。ここで、ｐ型ＭＯＳトランジスタ形成領域３は
必ずしもｎ型ＭＯＳトランジスタ形成領域１と対をなす
素子とは限らない。その後、半導体基板１１におけるｎ
型ＭＯＳトランジスタ形成領域１をマスクする第１のレ
ジストパターン４４を形成した後、半導体基板１１にお
けるｐ型ＭＯＳトランジスタ形成領域３にヒ素（Ａｓ）
イオン等のｎ型不純物イオンを注入してｎ型ウエル拡散
層１１ａを形成し、続いて、ヒ素イオンを注入すること
により、ｐ型ＭＯＳトランジスタのしきい値制御用のｎ
型拡散層４５Ａを形成する。なお、ｎ型ウエル拡散層１
１ａとｎ型拡散層４５Ａとの形成工程は、その順序を入
れ替えてもよい。

【００６８】次に、図５（ｂ）に示すように、第１のレ
ジストパターン４４を除去した後、半導体基板１１の上
に、シリコン酸化膜等からなるゲート絶縁膜及びポリシ
リコン等からなる導電性膜を堆積し、該ゲート絶縁膜及
び導電性膜に対して所定のパターニングを行なって、半
導体基板１１の上に、第１のゲート絶縁膜１３を介在さ
せた第１のゲート電極１４Ａ、第２のゲート絶縁膜１５
を介在させた第２のゲート電極１６Ａ、第３のゲート絶
縁膜４６を介在させた第３のゲート電極４７及び第４の
ゲート絶縁膜４８を介在させた第４のゲート電極４９を
形成する。

【００６９】次に、図６（ａ）に示すように、半導体基
板１１におけるｎ型ＭＯＳトランジスタ形成領域１をマ
スクする第２のレジストパターン５０を形成した後、該
第２のレジストパターン５０、第３のゲート電極４７及
び第４のゲート電極４９をマスクとして、半導体基板１
１におけるｐ型ＭＯＳトランジスタ形成領域３に対して
ｐ型の不純物イオン、例えば、ＢＦ₂ イオンを注入エネ
ルギーが１０ＫｅＶで注入ドーズ量が２．０×１０¹⁴ｃ
ｍ^-2程度で注入することにより、浅いｐ型ソース・ドレ
イン拡散層５１Ａ，５２Ａ，５３Ａ（いわゆるエクステ
ンション）をそれぞれ形成する。

【００７０】次に、図６（ｂ）に示すように、第２のレ
ジストパターン５０を除去した後、半導体基板１１にお
けるｐ型ＭＯＳトランジスタ形成領域３をマスクする第
３のレジストパターン５４を形成し、該第３のレジスト
パターン５４、第１のゲート電極１４Ａ及び第２のゲー
ト電極１６Ａをマスクとして、半導体基板１１における
ｎ型ＭＯＳトランジスタ形成領域１に対して、注入エネ
ルギーが８０ＫｅＶで注入ドーズ量が２．０×１０¹³ｃ
ｍ^-2程度のＢＦ₂ イオンを、基板面に垂直で且つゲート
幅方向に平行な平面となす角度θが７度以上となるよう
に第２のゲート電極１６Ａに対する第１のゲート電極１
４Ａ側に傾きを持たせて注入することにより、しきい値
電圧制御用の第１のｐ型拡散層２２及び第２のｐ型拡散
層２３を、第１のゲート電極１４Ａ及び第２のゲート電
極１６Ａの下側に不純物濃度が同一方向に向かって減少
するように形成する。従って、しきい値電圧制御用の第
１のｐ型拡散層２２及び第２のｐ型拡散層２３の不純物
濃度は、角度θが第２のゲート電極１６Ａに対して第１
のゲート電極１４Ａ側に７度以上の傾きを持つため、第
１のゲート電極１４Ａ側から第２のゲート電極１６Ａ側
に向かうに連れて徐々に減少することになる。

【００７１】ここで、前記の角度θを７度以上に設定し
ているのは、通常のイオン注入工程においても、イオン
の注入角度は基板面に対して垂直ではなく法線に対して
最大で７度程度傾斜させているためであり、従って、チ
ャネル領域のソース側部分に濃度勾配を有するようにｐ
型拡散層を形成するには、角度θが７度以上必要とな
る。なお、角度θは、互いに平行に配置された第１のゲ
ート電極１４Ａと第２のゲート電極１６Ａとの間隔や高
さ方向の寸法によっても変わるが、第２のｐ型拡散層２
３が第１のゲート電極１４Ａに遮蔽されてしまわない角
度がその上限となる。従って、デザインルール等に応じ
て最適化する必要がある。

【００７２】続いて、図７（ａ）に示すように、第３の
レジストパターン５４、第１のゲート電極１４Ａ及び第
２のゲート電極１６Ａをマスクとして、半導体基板１１
におけるｎ型ＭＯＳトランジスタ形成領域１に対して、
ｎ型不純物イオン、例えば、ヒ素イオンを注入エネルギ
ーが１０ＫｅＶで注入ドーズ量が２．０×１０¹⁴ｃｍ^-2
程度で注入することにより、ｎ型ＭＯＳトランジスタ形
成領域１に浅いｎ型ソース・ドレイン拡散層１９Ａ，２
０Ａ，２１Ａを形成する。

【００７３】次に、図７（ｂ）に示すように、第３のレ
ジストパターン５４を除去した後、半導体基板１１の上
に全面にわたってシリコン酸化膜等からなる絶縁膜（図
示せず）を厚さが８０ｎｍ程度に堆積し、該絶縁膜に対
して異方性ドライエッチングを行なって、第１のゲート
電極１４Ａ、第２のゲート電極１６Ａ、第３のゲート電
極４７、第４のゲート電極４９のゲート長方向側の各側
壁にそれぞれ、第１のゲート側壁１７、第２のゲート側
壁１８、第３のゲート側壁５５及び第４のゲート側壁５
６を形成する。その後、半導体基板１１におけるｎ型Ｍ
ＯＳトランジスタ形成領域１をマスクする第４のレジス
トパターン（図示せず）を形成した後、該第４のレジス
トパターン、第３のゲート電極４７及び第３のゲート側
壁５５、第４のゲート電極４９及び第４のゲート側壁５
６をマスクとして、半導体基板１１におけるｐ型ＭＯＳ
トランジスタ形成領域３に対してＢＦ₂ イオンを注入エ
ネルギーが３０ＫｅＶで注入ドーズ量が２．０×１０¹⁵
ｃｍ^-2程度で注入することにより、深いｐ型ソース・ド
レイン拡散層５１Ｂ，５２Ｂ，５３Ｂを形成すると共
に、半導体基板１１における第３のゲート電極４７及び
第４のゲート電極４９の下側にしきい値制御用の不純物
濃度が均一な第１のｎ型拡散層４５Ｂ及び第２のｎ型拡
散層４５Ｃをそれぞれ形成する。

【００７４】その後、第４のレジストパターンを除去し
た後、半導体基板１１におけるｐ型ＭＯＳトランジスタ
形成領域３をマスクする第５のレジストパターン５７を
形成した後、該第５のレジストパターン５７、第１のゲ
ート電極１４Ａ及び第１のゲート側壁１７、第２のゲー
ト電極１６Ａ及び第２のゲート側壁１８をマスクとし
て、半導体基板１１におけるｎ型ＭＯＳトランジスタ形
成領域１に対してヒ素イオンを注入エネルギーが４０Ｋ
ｅＶで注入ドーズ量が６．０×１０¹⁵ｃｍ^-2程度で注入
することにより、深いｎ型ソース・ドレイン拡散層をそ
れぞれ形成する。すなわち、ｎ型ＭＯＳトランジスタ形
成領域１における、第１のゲート電極１４Ａに対する第
２のゲート電極１６Ａの反対側の領域に第１のｎ型ソー
ス拡散層１９を形成し、第１のゲート電極１４Ａと第２
のゲート電極１６Ａとの間の領域に第１のｎ型ドレイン
拡散層２０と共有する第２のｎ型ソース拡散層２０を形
成し、第２のゲート電極１６Ａに対する第１のゲート電
極１４Ａの反対側の領域に第２のｎ型ドレイン拡散層２
１を形成する。

【００７５】なお、ｎ型ＭＯＳトランジスタ形成領域１
におけるソース・ドレイン拡散層とｐ型ＭＯＳトランジ
スタ形成領域３におけるソース・ドレイン拡散層とは形
成する順序を入れ替えてもよい。

【００７６】次に、図８に示すように、第５のレジスト
パターン５７を除去した後、半導体基板１１の上に全面
にわたって層間絶縁膜２４を堆積した後、ｎ型ＭＯＳト
ランジスタ形成領域１における第１のｎ型ソース拡散層
１９の上にアルミニウムからなる第１の配線２５を形成
し、第２のｎ型ドレイン拡散層２１の上にアルミニウム
からなる第２の配線２６Ａを形成し、ｐ型ＭＯＳトラン
ジスタ形成領域３におけるｐ型ソース・ドレイン拡散層
５１Ｂ，５２Ｂ，５３Ｂの上に、アルミニウムからなる
第３の配線５８、第４の配線５９及び第５の配線６０を
それぞれ形成する。

【００７７】前述したように、例えば、２入力ＮＡＮＤ
回路における直列接続されたｎ型ＭＯＳトランジスタ対
の場合には、キャリアの方向は常に所定のソース側から
所定のドレイン側に向かう。従って、本実施形態に係る
半導体装置の製造方法によると、図６（ｂ）に示すよう
に、互いに平行に設けられた第１のゲート電極１４Ａ及
び第２のゲート電極１６Ａをマスクとして、ｎ型ＭＯＳ
トランジスタ形成領域１に対して、ｐ型不純物イオンを
基板面に垂直で且つゲート幅方向に平行な平面となす角
度θが７度以上となるようにソース側からドレイン側に
傾きを持たせて注入することにより、半導体基板１１に
おける第１のゲート電極１４Ａ及び第２のゲート電極１
６Ａの下側の各チャネル領域に、ソース側からドレイン
側に徐々に不純物濃度が減少するようにしきい値制御用
の第１及び第２のｐ型拡散層２２，２３をそれぞれ形成
する。

【００７８】このように、基板面の法線に対してソース
拡散層側に７度以上の傾きを持たせてしきい値制御用の
ｐ型不純物イオンを注入するため、注入されたしきい値
制御用のｐ型拡散層に、ソース拡散層側からドレイン拡
散層側に向けて不純物濃度が漸減する濃度勾配を有する
ｎ型ＭＯＳトランジスタ対を一度の注入工程で容易に且
つ確実に形成することができる。

【００７９】また、半導体基板１１における第１のｎ型
ソース拡散層１９及び第２のｎ型ソース拡散層２０の下
側の領域のｐ型不純物濃度は、チャネル領域のソース側
部分の不純物濃度に比べて低濃度に形成される。従っ
て、従来のパワーＭＯＳに用いられるＬＤＣ構造と異な
り、ソース・基板間容量が小さくなるため、高速化と低
消費電力化とを図ることができる。

【００８０】以上説明したように、直列に接続された複
数のＭＯＳトランジスタからなり、キャリアが流れる方
向が定まっており、互いに平行となるゲート電極を持つ
ようにレイアウトされた論理回路において、素子形成領
域の縮小化、高駆動能力化及び低消費電力化を低コスト
で実現できる。

【００８１】（第２の実施形態）以下、本発明に係る第
２の実施形態について図面を参照しながら説明する。

【００８２】図９は本発明の第２の実施形態に係る半導
体装置であって、２入力ＮＯＲ回路となる相補型ＭＯＳ
半導体装置の平面構成を示し、図１０は２入力ＮＯＲ回
路の回路構成を示している。図９及び図１０において、
図１に示す構成要素と同一の構成要素には同一の符号を
付すことにより説明を省略する。図１０に示すように、
２入力ＮＯＲ回路は、前述の第１の実施形態に係る２入
力ＮＡＮＤ回路の各ＭＯＳトランジスタの導電型を互い
に反転させてなるため、２つのｐ型ＭＯＳトランジスタ
が直列に接続されている。従って、図９に示すように、
ｐ型シリコンからなる半導体基板に設けられたｐ型ＭＯ
Ｓトランジスタ形成領域２において、第１の入力端子１
４に接続される第１のゲート電極１４Ａと第２の入力端
子に接続される第２のゲート電極１６Ａとが互いに平行
に配置され、ｐ型ＭＯＳトランジスタ形成領域２におけ
る、第１のゲート電極１４Ａに対する第２のゲート電極
１６Ａの反対側の領域には、第１のｐ型ソース拡散層９
１が形成され、第１のゲート電極１４Ａと第２のゲート
電極１６Ａとの間の領域には、第１のｐ型ドレイン拡散
層９２と共有される第２のｐ型ソース拡散層９２が形成
され、第２のゲート電極１６Ａに対する第１のゲート電
極１４Ａの反対側の領域には、第２のｐ型ドレイン拡散
層９３が形成されている。

【００８３】図示はしていないが、基板における図９の
ＩA −ＩA 線の断面方向の第１のゲート電極１４Ａ及び
第２のゲート電極１６Ａの下側に形成される各チャネル
領域において、各チャネル領域のソース側部分における
しきい値制御用のｎ型不純物濃度が、各チャネル領域の
ドレイン側よりも大きくなるように形成されているた
め、該チャネル領域のｎ型不純物濃度が均一な場合に比
べて、ｐ型ＭＯＳトランジスタの飽和電流値は大きくな
ると共に、ホットキャリアの耐性が向上する。さらに、
低電圧動作時においても、駆動力が極端に低下しない。

【００８４】ここで、各チャネル領域のしきい値制御用
のｎ型不純物濃度を不均一に形成する形成方法は、第１
の実施形態と同様に、ｎ型不純物イオンを、基板面に垂
直で且つゲート幅方向に平行な平面となす角度θが７度
以上となるように第２のゲート電極１６Ａに対する第１
のゲート電極１４Ａ側に傾きを持たせて注入している。

【００８５】また、図９に示すように、ｎ型ＭＯＳトラ
ンジスタ形成領域１における並列に接続された２つのｎ
型ＭＯＳトランジスタは、ソース・ドレイン間に充分な
電圧が印加されるため、しきい値制御用のｐ型不純物拡
散層を不均一にして駆動力を上げる必要がなく、また、
製造プロセスも従来と同様の方法でよい。

【００８６】なお、本実施形態においては、２入力ＮＯ
Ｒ回路を例に挙げたが、これに限らず、多入力ＮＯＲ回
路であっても、さらには、直列に接続されたｐ型ＭＯＳ
トランジスタが２つ以上で構成される相補型半導体装置
であっても、低電圧動作時に、高駆動力で且つ寄生容量
が小さい相補型半導体装置を得ることができる。

【００８７】以上説明したように、直列に接続された複
数のｐ型ＭＯＳトランジスタからなり、キャリアが流れ
る方向が定まっており、互いに平行となるゲート電極を
持つようにレイアウトされた論理回路において、素子形
成領域の縮小化、高駆動能力化及び低消費電力化を低コ
ストで実現できる。

【００８８】（第３の実施形態）以下、本発明に係る第
３の実施形態について図面を参照しながら説明する。

【００８９】一般に、すべての論理回路は１つのｐ型Ｍ
ＯＳトランジスタと１つのｎ型ＭＯＳトランジスタとが
直列に接続されてなるＮＯＴ回路（＝インバータ回路）
と、前述のＮＡＮＤ回路又はＮＯＲ回路のみの組み合わ
せで表わすことができる。さらに、複数のＭＯＳトラン
ジスタの直列接続又は並列接続を適当に組み合わせるこ
とにより、複雑な論理回路を一の論理ゲート回路で実現
でき、このような論理ゲート回路を複合論理ゲート回路
と呼ぶ。

【００９０】図１１は本発明の第３の実施形態に係る半
導体装置であって、複合論理回路のうちのＡＮＤ−ＮＯ
Ｒ回路となる相補型ＭＯＳ半導体装置の回路構成を示し
ている。図１１に示すように、ＡＮＤ−ＮＯＲ回路にお
いて、ゲート電極が第１の入力端子９４Ａと接続された
第１のｎ型ＭＯＳトランジスタ９５と、ゲート電極が第
２の入力端子９４Ｂと接続された第２のｎ型ＭＯＳトラ
ンジスタ９６とが直列に接続され、ゲート電極が第３の
入力端子９４Ｃと接続された第３のｎ型ＭＯＳトランジ
スタ９７が第１及び第２のｎ型ＭＯＳトランジスタ９
５，９６と並列に接続されている。

【００９１】ゲート電極が第１の入力端子９４Ａと接続
された第１のｐ型ＭＯＳトランジスタ９８と、ゲート電
極が第２の入力端子９４Ｂと接続された第２のｐ型ＭＯ
Ｓトランジスタ９９とが並列に接続され、ゲート電極が
第３の入力端子９４Ｃと接続された第３のｐ型ＭＯＳト
ランジスタ１００が第１及び第２のｐ型ＭＯＳトランジ
スタ９８，９９の共通のソース電極と電源電圧端子Ｖdd
との間に直列に接続されている。出力端子９４Ｄは第１
〜第３のｎ型ＭＯＳトランジスタ９５，９６，９７の共
通のドレイン電極及び第１及び第２のｐ型ＭＯＳトラン
ジスタ９８，９９の共通のドレイン電極に接続されてい
る。

【００９２】第１の入力端子９４Ａと第２の入力端子９
４Ｂとに入力された信号に対して論理積（ＡＮＤ）演算
が実行されると共に、演算された結果と第３の入力端子
９４Ｃに入力された信号とが論理和の否定（ＮＯＲ）演
算が実行され、演算結果が出力端子９４Ｄに出力され
る。

【００９３】本実施形態に係るＡＮＤ−ＮＯＲ回路は、
ｐ型シリコンからなる半導体基板に形成されており、直
列に接続された第１のｎ型ＭＯＳトランジスタ９５と第
２のｎ型ＭＯＳトランジスタ９６とのゲート電極同士が
互いに平行となるように設けられている。２つのｎ型Ｍ
ＯＳトランジスタ９５，９６はゲート電極下に形成され
るチャネル領域を流れるキャリアの方向が常にソース側
からドレイン側へと向かう一方向であり、さらに、各チ
ャネル領域のソース側部分におけるしきい値制御用のｐ
型不純物濃度が、各チャネル領域のドレイン側よりも大
きくなるように形成されているため、該チャネル領域の
ｐ型不純物濃度が均一な場合に比べて、ｎ型ＭＯＳトラ
ンジスタの飽和電流値は大きくなると共に、ホットキャ
リアの耐性が向上する。さらに、低電圧動作時において
も、駆動力が極端に低下しない。

【００９４】なお、本実施形態においては、複合論理ゲ
ート回路としてＡＮＤ−ＮＯＲ回路を例に挙げたが、こ
れに限らず、他の複合論理ゲート回路であっても、低電
圧動作時に、高駆動力で且つ寄生容量が小さい相補型半
導体装置を得ることができる。

【００９５】（第４の実施形態）以下、本発明に係る第
４の実施形態について図面を参照しながら説明する。

【００９６】論理回路には、これまでに述べてきたよう
な定常的に入力に応じて信号が保持されるスタティック
形回路と、外部からのクロック信号の制御により周期的
に動作するダイナミック形回路とがある。本実施形態に
おいては、クロック信号により制御されるクロックトイ
ンバータ回路を扱う。

【００９７】図１２は本発明の第４の実施形態に係る半
導体装置であって、クロックトインバータ回路となる相
補型ＭＯＳ半導体装置の平面構成を示し、図１３はクロ
ックトインバータ回路の回路構成を示している。図１３
に示すように、クロックトインバータ回路は、互いのゲ
ート電極が入力端子１０３に接続され、互いのドレイン
電極が出力端子１０４に接続された第１のｐ型ＭＯＳト
ランジスタ１０１と第２のｎ型ＭＯＳトランジスタ１０
２とからなるインバータを有している。該インバータに
は、第１のｐ型ＭＯＳトランジスタ１０１のソース電極
と電源電圧端子１０５との間に、クロック相補信号線１
０６からの制御を受ける第２のｐ型ＭＯＳトランジスタ
１０７が直列に接続されると共に、第１のｎ型ＭＯＳト
ランジスタ１０２のソース電極と接地電圧端子１０８と
の間に、クロック信号線１０９からの制御を受ける第２
のｎ型ＭＯＳトランジスタ１１０が直列に接続されてい
る。

【００９８】構造的な特徴として、図１２の平面図に示
すように、ｐ型シリコンからなる半導体基板に設けられ
たｐ型ＭＯＳトランジスタ形成領域２において、入力端
子１０３と接続された第１のｐ型トランジスタ１０１の
第１のゲート電極１０３Ａと、クロック相補信号線１０
６と接続された第２のｐ型ＭＯＳトランジスタ１０７の
第２のゲート電極１０６Ａとは互いに平行に配置され、
入力端子１０３と接続された第１のｎ型トランジスタ１
０２の第３のゲート電極１０３Ｂと、クロック信号線１
０９と接続された第２のｎ型ＭＯＳトランジスタ１１０
の第４のゲート電極１０９Ａとは互いに平行に配置され
ている。

【００９９】さらに、ｐ型ＭＯＳトランジスタ形成領域
２における、第２のゲート電極１０６Ａに対する第１の
ゲート電極１０３Ａの反対側の領域には、第１のｐ型ソ
ース拡散層１１１が形成され、第１のゲート電極１０３
Ａと第２のゲート電極１０６Ａとの間の領域には、第１
のｐ型ドレイン拡散層１１２と共有される第２のｐ型ソ
ース拡散層１１２が形成され、第１のゲート電極１０３
Ａに対する第２のゲート電極１０６Ａの反対側の領域に
は、第２のｐ型ドレイン拡散層１１３が形成されてい
る。

【０１００】一方、ｎ型ＭＯＳトランジスタ形成領域１
における、第４のゲート電極１０９Ａに対する第３のゲ
ート電極１０３Ｂの反対側の領域には、第１のｎ型ソー
ス拡散層１１４が形成され、第３のゲート電極１０３Ｂ
と第４のゲート電極１０９Ａとの間の領域には、第１の
ｎ型ドレイン拡散層１１５と共有される第２のｎ型ソー
ス拡散層１１５が形成され、第３のゲート電極１０３Ｂ
に対する第４のゲート電極１０９Ａの反対側の領域に
は、第２のｎ型ドレイン拡散層１１６が形成されてい
る。

【０１０１】ここで、図１３を用いて、クロックトイン
バータ回路の動作を説明すると、入力端子１０３にロー
レベルの信号が入力され、且つ、クロックパルスＣＰが
ハイレベルのときにはクロック相補信号／ＣＰがローレ
ベルとなるので、電源電圧端子１０５から出力端子１０
４に向かって電流が流れてハイレベルとなる信号が出力
される。逆に、入力端子１０３にハイレベルの信号が入
力され、且つ、クロックパルスＣＰがハイレベルのとき
には、出力端子１０４から接地電圧端子１０８に向かっ
て電流が流れることによりローレベルとなる信号が出力
される。このように、直列に接続された第１及び第２の
ｐ型ＭＯＳトランジスタ１０１，１０７並びに直列に接
続された第１及び第２のｎ型ＭＯＳトランジスタ１０
２，１１０は、それぞれキャリアが流れる方向が常に一
定である。

【０１０２】本実施形態の構造上の特徴として、基板に
おける図１２のＩB −ＩB 線の断面方向の第１のゲート
電極１０３Ａ及び第２のゲート電極１０６Ａの下側に形
成される各ｐ型チャネル領域において、各ｐ型チャネル
領域のソース側部分におけるしきい値制御用のｎ型不純
物濃度が、各ｐ型チャネル領域のドレイン側よりも大き
くなるように形成されている。同様に、基板における図
１２のIIB −IIB 線の断面方向の第３のゲート電極１０
３Ｂ及び第４のゲート電極１０９Ａの下側に形成される
各ｎ型チャネル領域において、各ｎ型チャネル領域のソ
ース側部分におけるしきい値制御用のｐ型不純物濃度
が、各ｎ型チャネル領域のドレイン側よりも大きくなる
ように形成されている。

【０１０３】これにより、第１及び第２のｐ型ＭＯＳト
ランジスタ１０１，１０７のｐ型チャネル領域のｎ型不
純物濃度が均一な場合に比べて、各ｐ型ＭＯＳトランジ
スタ１０１、１０７の飽和電流値は大きくなると共に、
ホットキャリアの耐性が向上する。さらに、低電圧動作
時においても、駆動力が極端に低下しない。このこと
は、第１及び第２のｎ型ＭＯＳトランジスタ１０２，１
１０についても同様である。

【０１０４】なお、各チャネル領域のしきい値制御用の
不純物濃度を不均一に形成する形成方法は第１の実施形
態と同様である。

【０１０５】また、本実施形態においては、ＣＭＯＳを
用いたダイナミック形回路にクロックトインバータ回路
を例に挙げたが、これに限らず、インバータ回路部をＮ
ＡＮＤ回路又はＮＯＲ回路に置き換えたダイナミック形
回路であっても、低電圧動作時に、高駆動力で且つ寄生
容量が小さい相補型半導体装置を得ることができる。

【０１０６】以上説明したように、直列に接続された複
数のｐ型又はｎ形ＭＯＳトランジスタからなり、キャリ
アが流れる方向が定まっており、互いに平行となるゲー
ト電極を持つようにレイアウトされた論理回路におい
て、素子形成領域の縮小化、高駆動能力化及び低消費電
力化を低コストで実現できる。

【０１０７】（第５の実施形態）以下、本発明に係る第
５の実施形態について図面を参照しながら説明する。

【０１０８】論理回路には、ＮＡＮＤ回路やＮＯＲ回路
等の組み合わせ論理回路以外に順序論理回路がある。順
序論理回路は、出力値が現在の入力値だけでなく過去の
出力値にも依存しており、何らかの記憶回路を含む。こ
の記憶回路の基本となる回路がフリップフロップ回路で
あり、その機能に応じて、データラッチフリップフロッ
プ回路、トグルフリップフロップ回路及びセットリセッ
トフリップフロップ回路等がある。

【０１０９】図１４は本発明の第５の実施形態に係る半
導体装置であって、データラッチフリップフロップ回路
となる相補型ＭＯＳ半導体装置の回路構成を示してい
る。図１４に示すように、入力端子１２１に接続され、
入力信号をクロックパルスＣＰに同期して反転させ、反
転した信号を出力する第１のクロックトインバータ回路
１２２と、第１のクロックトインバータ回路１２２の出
力側に接続され、入力された信号を反転させて出力する
第１のインバータ回路１２３と、第１のインバータ回路
１２３の出力信号を受け、該出力信号をクロックパルス
ＣＰに同期して反転させ、第１のインバータ回路１２３
の入力側に戻す第２のクロックトインバータ回路１２４
と、第１のインバータ回路１２３の出力側に接続され、
入力された信号をクロックパルスＣＰに同期して反転さ
せ、反転した信号を第１の出力端子１２８Ａに出力する
第３のクロックトインバータ回路１２５と、第３のクロ
ックトインバータ回路１２５の出力側に接続され、入力
された信号を反転させて第２の出力端子１２８Ｂに出力
する第２のインバータ回路１２６と、第２のインバータ
回路１２６の出力信号を受け、該出力信号をクロックパ
ルスＣＰに同期して反転させ、第２のインバータ回路１
２６の入力側に戻すと共に第１の出力端子１２８Ａに出
力する第４のクロックトインバータ回路１２７とから構
成されている。

【０１１０】このように構成されたデータラッチフリッ
プフロップ回路の動作を説明すると、入力端子１２１に
ハイレベルの信号が入力されているとすると、第１のク
ロックパルスで、第１のクロックトインバータ回路１２
２と第１のインバータ回路１２３との間のノードの電位
がローレベルとなると共に、第１のインバータ回路１２
３と第３のクロックトインバータ回路１２５との間のノ
ードの電位がハイレベルとなる。次に、第２のクロック
パルスが入力されると、第１の出力端子１２８Ａに入力
信号の相補信号となるローレベルの信号が出力されると
共に、第２の出力端子１２８Ｂに入力信号と同一のハイ
レベルの信号が出力される。従って、第１のクロックパ
ルスに対して１サイクル分遅れて、すなわち、入力信号
が１サイクル間ラッチされ、第１の出力端子１２８Ａに
は入力信号の相補信号が、第２の出力端子には入力信号
と同一極性の信号がそれぞれ出力されることになる。

【０１１１】ここで、第１〜第４のクロックトインバー
タ回路１２２，１２４，１２５，１２７には、前述の第
５の実施形態に示した構成を持たせているため、低電圧
動作時であっても、高駆動力で且つ寄生容量が小さいデ
ータラッチフリップフロップ回路を得ることができる。

【０１１２】なお、本実施形態においては、データラッ
チフリップフロップ回路を例に挙げたが、これに限ら
ず、トグルフリップフロップ回路やセットリセットフリ
ップフロップ回路においても、インバータ回路、多入力
ＮＡＮＤ回路、多入力ＮＯＲ回路、クロックトインバー
タ回路、伝達ゲート回路又は複合論理回路を用いて構成
でき、これらの構成要素となる各論理回路に第１の実施
形態に示した発明、すなわち、直列に接続された複数の
ＭＯＳトランジスタからなり、キャリアが流れる方向が
定まっており、互いに平行となるゲート電極を持つよう
にレイアウトされた論理回路において、各チャネル領域
のしきい値制御用の不純物濃度を不均一に形成するとい
う発明を適用すれば、同様の効果を得ることができる。

【０１１３】（第６の実施形態）以下、本発明に係る第
６の実施形態について図面を参照しながら説明する。

【０１１４】典型的な半導体メモリ回路であるダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）回路は、多数
のメモリ素子が行列状に配列されてなるメモリセルアレ
イ部と、該メモリセルアレイ部に対して入出力を制御す
る周辺回路部及び入出力インターフェイス回路部とから
構成される。周辺回路部のうちの代表的な回路ブロック
を構成するデコーダは、入出力インターフェイス回路部
のアドレスバッファからＮ組（Ｎは整数とする。）及び
Ｍ組（Ｍは整数とする。）のアドレス信号を受け、２^N
本の行線及び２^M 本の列線のうちからメモリセルアレイ
部のメモリセルを特定するための、行及び列からなる１
組のアドレスを選択する論理回路群である。

【０１１５】図１５は本発明の第６の実施形態に係る半
導体装置であって、８ビットデコーダ回路となる相補型
ＭＯＳ半導体装置の回路構成を示している。図１５に示
すように、例えば、行アドレスとしての入力端子Ａ１〜
Ａ８に８ビットの入力信号が入力され、２⁸ 本すなわち
２５６本の出力端子群Ｂ１〜Ｂ２５６のうちから１本が
選択される。また、８ビットデコーダ回路は、入力端子
Ａ１〜Ａ８にそれぞれ接続された８個のインバータ回路
１３１、該インバータ回路１３１の出力側に接続された
１６個の２入力ＮＡＮＤ回路１３２、該２入力ＮＡＮＤ
回路１３２の出力側に接続された６４個の３入力ＮＡＮ
Ｄ回路１３３及び該３入力ＮＡＮＤ回路１３３の出力側
に接続された２５６個の２入力ＮＯＲ回路１３４から構
成されている。

【０１１６】ここで、２入力ＮＡＮＤ回路１３２及び３
入力ＮＡＮＤ回路１３３は前述の第１の実施形態に示し
た構成を有しており、２入力ＮＯＲ回路１３４は前述の
第２の実施形態に示した構成を有しているため、低電圧
動作時であっても、高駆動力で且つ寄生容量が小さいデ
コーダ回路を得ることができる。

【０１１７】なお、本実施形態においては、８ビットデ
コーダ回路を例に挙げたが、これに限らず、８ビット以
外のマルチビットデコーダ回路においても、インバータ
回路、多入力ＮＡＮＤ回路、多入力ＮＯＲ回路を用いて
構成でき、これらの構成要素となる各論理回路に、第１
の実施形態に詳述した発明を適用すれば、同様の効果を
得ることができる。

【０１１８】（第７の実施形態）以下、本発明に係る第
７の実施形態について図面を参照しながら説明する。

【０１１９】前述の第１から第６の実施形態は、ＮＡＮ
Ｄ回路やＮＯＲ回路のように、直列に接続された複数の
一導電型のＭＯＳトランジスタのキャリアが流れる方向
が一方向に定まっており、且つ、互いに平行となるゲー
ト電極を持つようにレイアウトされた論理回路を対象に
して、該ゲート電極の下側に形成されるチャネル領域の
しきい値制御用の不純物濃度を複数の一導電型のＭＯＳ
トランジスタのそれぞれの駆動能力を高めるように濃度
勾配を持たせている。

【０１２０】第７の実施形態においては、直列に接続さ
れていない複数の一導電型のＭＯＳトランジスタであっ
て、互いに平行となるゲート電極を持つようにレイアウ
トされた論理回路を対象にして、複数の一導電型のＭＯ
Ｓトランジスタのうちのキャリアが流れる方向が一方向
に定まっているＭＯＳトランジスタの駆動能力を高める
ように、該ＭＯＳトランジスタのチャネル領域の不純物
濃度を濃度勾配を持つように形成している。

【０１２１】図１６は本発明の第７の実施形態に係る半
導体装置であって、伝達ゲート回路となる相補型ＭＯＳ
半導体装置の平面構成を示している。図１６に示すよう
に、ｐ型シリコンからなる半導体基板には、第１のｎ型
ＭＯＳトランジスタ４Ａと第１のｐ型ＭＯＳトランジス
タ５Ａとからなるインバータ回路６と、第２のｎ型ＭＯ
Ｓトランジスタ４Ｂと第２のｐ型ＭＯＳトランジスタ５
Ｂとからなる転送ゲート回路７とが形成されている。

【０１２２】インバータ回路６における第１のｎ型ＭＯ
Ｓトランジスタ４Ａには、ポリシリコン等の導電性膜か
らなり、インバータ回路６の一方の制御端子となる第１
のゲート電極６４Ａが形成され、該第１のゲート電極６
４Ａのゲート長方向側には、ヒ素イオン等が注入されて
なる第１のｎ型ソース拡散層６９及び第１のｎ型ドレイ
ン拡散層７０がそれぞれ形成されている。アルミニウム
からなり、接地電位Ｖssが印加される第１の配線７５Ａ
は第１のｎ型ソース拡散層６９に接続されると共に、第
１の配線７５Ａと同電位に印加される第２の配線７５Ｂ
及び第３の配線７５Ｃは基板に接続されて基板電位を接
地電位Ｖssに制御している。

【０１２３】インバータ回路６における第１のｐ型ＭＯ
Ｓトランジスタ５Ａには、ポリシリコン等の導電性膜か
らなり、インバータ回路６の他方の制御端子となる第２
のゲート電極６４Ｂが形成され、該第２のゲート電極６
４Ｂのゲート長方向側には、ホウ素イオン等がそれぞれ
注入されてなる第１のｐ型ソース拡散層８４及び第１の
ｐ型ドレイン拡散層８５が形成されている。アルミニウ
ムからなり、電源電位Ｖddが印加される第４の配線９０
Ａは第１のｐ型ソース拡散層８４に接続されると共に、
第４の配線９０Ａと同電位に印加される第５の配線９０
Ｂ及び第６の配線９０Ｃは基板に接続されて基板電位を
電源電位Ｖddに制御している。

【０１２４】また、共にアルミニウムからなり、第１の
ｎ型ＭＯＳトランジスタ４Ａの第１のｎ型ドレイン拡散
層７０に接続される第７の配線７６Ａと、第１のｐ型Ｍ
ＯＳトランジスタ５Ａの第１のｐ型ドレイン拡散層８５
に接続される第８の配線７６Ｂとは、転送ゲート回路７
側に共通に接続される。

【０１２５】このように、第１のｎ型ＭＯＳトランジス
タ４Ａ及び第１のｐ型ＭＯＳトランジスタ５Ａからなる
インバータ回路６は、常にキャリアが流れる方向が一定
である。

【０１２６】一方、転送ゲート回路７における第２のｎ
型ＭＯＳトランジスタ４Ｂには、ポリシリコン等の導電
性膜からなり、転送ゲート回路７の一方の制御端子とな
る第３のゲート電極６６Ａが形成され、該第３のゲート
電極６６Ａのゲート長方向側には、ヒ素イオン等が注入
されてなる第２のｎ型ソース拡散層７１及び第２のｎ型
ドレイン拡散層７２がそれぞれ形成されている。

【０１２７】転送ゲート回路７における第２のｐ型ＭＯ
Ｓトランジスタ５Ｂには、ポリシリコン等の導電性膜か
らなり、転送ゲート回路７の他方の制御端子であって、
インバータ回路６の出力値を受ける第４のゲート電極８
１が形成され、該第４のゲート電極８１のゲート長方向
側には、ホウ素イオン等がそれぞれ注入されてなる第２
のｐ型ソース拡散層８６及び第２のｐ型ドレイン拡散層
８７が形成されている。

【０１２８】また、共にアルミニウムからなり、第２の
ｎ型ＭＯＳトランジスタ４Ｂの第２のｎ型ソース拡散層
７１に接続される第９の配線７７Ａと、第２のｐ型ＭＯ
Ｓトランジスタ５Ｂの第２のｐ型ソース拡散層８６に接
続される第１０の配線７７Ｂとは、共通に接続されて論
理回路の第１の入出力端子７７Ｃに接続される。同様
に、共にアルミニウムからなり、第２のｎ型ＭＯＳトラ
ンジスタ４Ｂの第２のｎ型ドレイン拡散層７２に接続さ
れる第１１の配線７８Ａと、第２のｐ型ＭＯＳトランジ
スタ５Ｂの第２のｐ型ドレイン拡散層８７に接続される
第１２の配線７８Ｂとは、共通に接続されて論理回路の
第２の入出力端子７８Ｃに接続される。

【０１２９】従って、第１の入出力端子７７Ｃ及び第２
の入出力端子７８Ｃに印加される電圧値、すなわち、論
理値に応じて第２のｎ型ＭＯＳトランジスタ４Ｂにおけ
る第２のｎ型ソース拡散層７１と第２のｎ型ドレイン拡
散層７２とは、キャリアが双方向に流れる。同様に、第
２のｐ型ＭＯＳトランジスタ５Ｂにおいてもキャリアは
双方向に流れる。

【０１３０】このように、第２のｎ型ＭＯＳトランジス
タ４Ｂ及び第２のｐ型ＭＯＳトランジスタ５Ｂからな
り、双方向にデータが流れる転送ゲート回路７の場合
は、第１及び第２の入出力端子７７Ｃ，７８Ｃに入力さ
れるデータ値に応じてキャリアが流れる方向が変わる。

【０１３１】ここで、図１７に伝達ゲート回路の回路構
成を示し、図１６に示す構成要素と同一の構成要素には
同一の符号を付すことにより説明を省略する。図１７に
おいて、６４は第１のゲート電極６４Ａ及び第２のゲー
ト電極６４Ｂに接続される制御端子であり、７５は第１
の配線７５Ａ、第２の配線７５Ｂ及び第３の配線７５Ｃ
と接続される接地電圧端子であり、９０は第４の配線９
０Ａ、第５の配線９０Ｂ及び第６の配線９０Ｃと接続さ
れる電源電圧端子である。

【０１３２】また、図１８は図１６のIII −III 線にお
ける断面構成を示し、図１９は図１６のIV−IV線におけ
る断面構成を示している。

【０１３３】図１８及び図１９において、図１６に示し
た構成部材と同一の構成部材には同一の符号を付すこと
により説明を省略する。

【０１３４】まず、図１８に示すように、ｐ型シリコン
からなる半導体基板６１の上には、ＬＯＣＯＳ膜等から
なる素子分離領域６２が形成されており、該素子分離領
域６２に囲まれてなる第１のｎ型ＭＯＳトランジスタ４
Ａは、第１のゲート絶縁膜６３を介在させた第１のゲー
ト電極６４Ａと該第１のゲート電極６４Ａのゲート長方
向の各側壁に形成された絶縁膜からなる第１のゲート側
壁６７とを有している。半導体基板６１における第１の
ゲート電極６４Ａの下側の領域、すなわち、第１のチャ
ネル領域には、第１のｎ型ソース拡散層６９側から第１
のｎ型ドレイン拡散層７０側に向かうに連れてしきい値
制御用のｐ型不純物濃度が徐々に小さくなる第１のｐ型
拡散層７３Ａが形成されている。

【０１３５】素子分離領域６２に囲まれてなる第２のｎ
型ＭＯＳトランジスタ４Ｂは、第３のゲート絶縁膜６５
を介在させた第３のゲート電極６６Ａと該第３のゲート
電極６６Ａのゲート長方向の各側壁に形成された絶縁膜
からなる第３のゲート側壁６８とを有している。半導体
基板６１における第３のゲート電極６６Ａの下側の領
域、すなわち、第３のチャネル領域には、第２のｎ型ソ
ース拡散層７１側から第２のｎ型ドレイン拡散層７２側
に向かうに連れてしきい値制御用のｐ型不純物濃度が徐
々に小さくなる第２のｐ型拡散層７３Ｂが形成されてい
る。

【０１３６】次に、図１９に示すように、半導体基板６
１の上に形成された素子分離領域６２に囲まれ、且つ、
半導体基板６１のｎ型ウエル拡散層６１ａに形成された
第１のｐ型ＭＯＳトランジスタ５Ａは、第２のゲート絶
縁膜７９を介在させた第２のゲート電極６４Ｂと該第２
のゲート電極６４Ｂのゲート長方向の各側壁に形成され
た絶縁膜からなる第２のゲート側壁８２とを有してい
る。半導体基板６１における第２のゲート電極６４Ｂの
下側の領域、すなわち、第２のチャネル領域には、第１
のｐ型ソース拡散層８４側から第１のｐ型ドレイン拡散
層８５側に向かうに連れてしきい値制御用のｎ型不純物
濃度が徐々に小さくなる第１のｎ型拡散層８８Ａが形成
されている。

【０１３７】同様に、半導体基板６１のｎ型ウエル拡散
層６１ａに形成された第２のｐ型ＭＯＳトランジスタ５
Ｂは、第４のゲート絶縁膜８０を介在させた第４のゲー
ト電極８１と該第４のゲート電極８１のゲート長方向の
各側壁に形成された絶縁膜からなる第４のゲート側壁８
３とを有している。半導体基板６１における第４のゲー
ト電極８１の下側の領域、すなわち、第４のチャネル領
域には、第２のｐ型ソース拡散層８６側から第２のｐ型
ドレイン拡散層８７側に向かうに連れてしきい値制御用
のｎ型不純物濃度が徐々に小さくなる第２のｎ型拡散層
８８Ｂが形成されている。

【０１３８】本実施形態に係る伝達ゲート回路を構成す
る相補型半導体装置は、インバータ回路６を構成する第
１のｎ型ＭＯＳトランジスタ４Ａにおいては、キャリア
である電子は第１のｎ型ソース拡散層６９から第１のｎ
型ドレイン拡散層７０へと常に同一の方向に流れる。同
様に、インバータ回路６を構成する第１のｐ型ＭＯＳト
ランジスタ５Ａにおいては、キャリアであるホールは第
１のｐ型ソース拡散層８４から第１のｐ型ドレイン拡散
層８５へと常に同一の方向に流れる。

【０１３９】以上説明したように、キャリアが流れる方
向が一定である第１のｎ型ＭＯＳトランジスタ４Ａ及び
第１のｐ型ＭＯＳトランジスタ５Ａにおける各チャネル
領域のソース側部分には、それぞれ第１のｐ型拡散層７
３Ａ及び第１のｎ型拡散層８８Ａが形成されているた
め、しきい値制御用のｐ型不純物濃度が、各チャネル領
域のドレイン側よりも大きくなるので、チャネル領域の
ｐ型不純物濃度が均一な場合に比べて、ＭＯＳトランジ
スタの飽和電流値は大きくなると共に、ホットキャリア
の耐性が向上する。さらに、低電圧動作時においても、
駆動力が極端に低下しない。

【０１４０】さらに、本実施形態の特徴として、第１の
ｎ型ＭＯＳトランジスタ４Ａの第１のｐ型拡散層７３Ａ
と第１のｐ型ＭＯＳトランジスタ５Ａの第１のｎ型拡散
層８８Ａとにおける各高濃度不純物領域が、共に第１の
ｎ型ソース拡散層６９及び第１のｐ型ソース拡散層８４
の下方にまで及んでいないため、従来のＬＤＣ構造のＭ
ＯＳトランジスタと比較して、ソース・基板間の寄生容
量が小さくなるので、動作速度が低下せず、且つ、消費
電力が低減される。

【０１４１】また、本実施形態の大きな特徴として、図
１６に示すように、インバータ回路６を構成する第１の
ｎ型ＭＯＳトランジスタ４Ａと転送ゲート回路７を構成
する第２のｎ型ＭＯＳトランジスタ４Ｂとに着目する
と、キャリアが流れる方向が定まっている第１のｎ型Ｍ
ＯＳトランジスタ４Ａの第１のゲート電極６４Ａと、キ
ャリアが流れる方向が定まっていない第２のｎ型ＭＯＳ
トランジスタ４Ｂの第３のゲート電極６６Ａとは互いに
平行に配置されている。さらに、図１８の構成断面図に
示すように、第１のｎ型ＭＯＳトランジスタ４Ａにおけ
るチャネル領域のソース側部分と、第２のｎ型ＭＯＳト
ランジスタ４Ｂにおけるチャネル領域のソース側部分と
は、共に高濃度のｐ型拡散層７３Ａ，７３Ｂが形成され
ている。従って、しきい値制御用のｐ型不純物濃度にそ
れぞれ濃度勾配を生じさせる第１のｐ型拡散層７３Ａ及
び第２のｐ型拡散層７３Ｂを１つのマスクを用いた一度
の拡散工程で製造できるため、第１及び第２のｎ型ＭＯ
Ｓトランジスタ４Ａ，４Ｂの面積を低減し、且つ、高速
動作と低消費電力とを実現できる半導体装置を容易に得
ることができる。

【０１４２】このことは、相補型回路の特徴として、イ
ンバータ回路６を構成する第１のｐ型ＭＯＳトランジス
タ５Ａと、転送ゲート回路７を構成する第２のｐ型ＭＯ
Ｓトランジスタ５Ｂについても同様のことがいえる。

【０１４３】但し、転送ゲート回路７を構成する第２の
ｎ型ＭＯＳトランジスタ４Ｂ及び第２のｐ型ＭＯＳトラ
ンジスタ５Ｂにおいて、しきい値制御用の不純物拡散層
がチャネル領域で不均一であっても、電気特性に悪影響
はない。それは、ソース側の不純物濃度が大きくなる場
合には、インバータ回路６と同様に、ソース側において
キャリアの速度オーバーシュートが起こるため電気特性
が向上し、また、ドレイン側の不純物濃度が大きくなる
場合には、ソース側におけるキャリアの速度オーバーシ
ュートは起こらないものの、均一な不純物濃度の場合と
比べて電気特性が劣化することがないからである。

【０１４４】なお、本実施形態においては、キャリアが
流れる方向が一方向となる回路にインバータ回路６を用
い、双方向となる回路に転送ゲート回路７を用いたが、
これに限るものではない。

【０１４５】以下、前記のように構成された半導体装置
の製造方法を説明する。

【０１４６】本実施形態に係る伝達ゲート回路となる半
導体装置は、第１の実施形態と同様の製造方法を用いて
実現できる。その特徴的な点のみを説明すると、図１６
の平面図に示すようなレイアウトを採用するため、第１
のｎ型ＭＯＳトランジスタ４Ａの第１のゲート電極６４
Ａと、第２のｎ型ＭＯＳトランジスタ４Ｂの第３のゲー
ト電極６６Ａとは互いに平行に配置されている。従っ
て、第１の実施形態における図５（ｂ）に示す方法と同
様にして、ｐ型不純物イオンとなるＢＦ₂ イオンを、基
板面に垂直で且つゲート幅方向に平行な平面となす角度
θが７度以上となるように第３のゲート電極６６Ａに対
する第１のゲート電極６４Ａ側に傾きを持たせて注入す
ることにより、本発明の特徴である、濃度勾配を有する
第１のｐ型拡散層７３Ａ及び第２のｐ型拡散層７３Ｂを
一度の注入工程で形成する。

【０１４７】同様に、第１のｐ型ＭＯＳトランジスタ５
Ａの第２のゲート電極６４Ｂと、第２のｐ型ＭＯＳトラ
ンジスタ５Ｂの第４のゲート電極８１とは互いに平行に
配置されているので、ｎ型不純物イオンとなるヒ素イオ
ンを、基板面に垂直で且つゲート幅方向に平行な平面と
なす角度θが７度以上となるように第４のゲート電極８
１に対する第２のゲート電極６４Ｂ側に傾きを持たせて
注入することにより、本発明の特徴である、濃度勾配を
有する第１のｎ型拡散層８８Ａ及び第２のｎ型拡散層８
８Ｂを一度の注入工程で形成することができる。

【０１４８】このように、基板面の法線に対してソース
拡散層側に７度以上の傾きを持たせてしきい値制御用拡
散層の不純物イオンを注入するため、該しきい値制御用
拡散層に、ソース拡散層側からドレイン拡散層側に向け
てしきい値制御用拡散層の不純物濃度が漸減する濃度勾
配を有するＭＯＳトランジスタ対を一度の注入工程で容
易に且つ確実に形成することができる。

【０１４９】また、半導体基板６１における第１のｎ型
ソース拡散層６９及び第２のｎ型ソース拡散層７１の下
側の領域のｐ型不純物濃度並び第１のｐ型ソース拡散層
８４及び第２のｐ型ソース拡散層８６の下側の領域のｎ
型不純物濃度は、各チャネル領域のソース側部分の不純
物濃度に比べて低濃度に形成される。従って、従来のパ
ワーＭＯＳに用いられるＬＤＣ構造と異なり、ソース・
基板間容量が小さくなるため、高速化と低消費電力化と
を図ることができる。

【０１５０】以上説明したように、一導電型の複数のＭ
ＯＳトランジスタからなり、複数のＭＯＳトランジスタ
のうちの一のＭＯＳトランジスタはキャリアが流れる方
向が定まっており、互いに平行となるゲート電極を持つ
ようにレイアウトされた論理回路において、素子形成領
域の縮小化、高駆動能力化及び低消費電力化を低コスト
で実現できる。

【０１５１】（第８の実施形態）以下、本発明に係る第
８の実施形態について図面を参照しながら説明する。

【０１５２】ダイナミック形論理回路の一例として第４
の実施形態に挙げた、２つのｐ型ＭＯＳトランジスタと
２つのｎ型ＭＯＳトランジスタとからなるクロックトイ
ンバータ回路の他に、２つのインバータ回路と転送ゲー
ト回路を組み合わせてクロックトインバータ回路を構成
することもできる。

【０１５３】図２０は本発明の第８の実施形態に係る半
導体装置であって、クロックトインバータ回路となる相
補型ＭＯＳ半導体装置の回路構成を示している。図２０
に示すように、クロック信号入力端子１３５からのクロ
ックパルスＣＰを受け、互いのドレイン電極が接続され
た第１のｐ型ＭＯＳトランジスタ１３６と第１のｎ型Ｍ
ＯＳトランジスタ１３７とからなり、入力されたクロッ
クパルスＣＰを反転させた相補クロックパルス／ＣＰを
生成して出力する第１のインバータ回路８と、入力端子
１３８からの入力信号を受け、互いのドレイン電極が接
続された第２のｐ型ＭＯＳトランジスタ１３９と第２の
ｎ型ＭＯＳトランジスタ１４０とからなり、入力信号を
反転させた反転信号を出力する第２のインバータ回路９
と、第３のｐ型ＭＯＳトランジスタ１４１と第３のｎ型
ＭＯＳトランジスタ１４２とが並列に接続されてなり、
第３のｎ型ＭＯＳトランジスタ１４２がクロックパルス
ＣＰの制御を受ける一方、第３のｐ型ＭＯＳトランジス
タ１４１がクロックパルスＣＰの相補信号／ＣＰを受
け、反転信号を出力端子１４３に出力する転送ゲート回
路１０とから構成される。

【０１５４】本実施形態に係るクロックトインバータ回
路は、第１のｐ型ＭＯＳトランジスタ１３６及び第２の
ｐ型ＭＯＳトランジスタ１３９のキャリアの流れる方向
が、ソース電極側からドレイン電極側への一方向であ
り、同様に、第１のｎ型ＭＯＳトランジスタ１３７及び
第２のｎ型ＭＯＳトランジスタ１４０のキャリアの流れ
る方向が、ソース電極側からドレイン電極側への一方向
と定まっている。一方、転送ゲート回路１０における第
３のｐ型ＭＯＳトランジスタ１４１及び第３のｎ型ＭＯ
Ｓトランジスタ１４２は入力信号の値に応じてキャリア
の流れる方向が変わる。

【０１５５】従って、第１〜第３のｐ型ＭＯＳトランジ
スタ１３６，１３９，１４１の互いのゲート電極が平行
となるようにレイアウトされると共に、各ゲート電極の
下側に形成されるｐ型チャネル領域のソース側部分にお
けるしきい値制御用のｎ型不純物濃度が、該ｐ型チャネ
ル領域のドレイン側よりも大きくなるように形成されて
おり、また、第１〜第３のｎ型ＭＯＳトランジスタ１３
７，１４０，１４２の互いのゲート電極が平行となるよ
うにレイアウトされると共に、各ゲート電極の下側に形
成されるｎ型チャネル領域のソース側部分におけるしき
い値制御用のｐ型不純物濃度が、該ｎ型チャネル領域の
ドレイン側よりも大きくなるように形成されていると、
低電圧動作時に、高駆動力で且つ寄生容量が小さいクロ
ックトインバータ回路を得ることができる。

【０１５６】ここで、各ｐ型及びｎ型チャネル領域のし
きい値制御用の不純物濃度を不均一に形成する形成方法
は、第７の実施形態と同様に、各不純物イオンを、基板
面に垂直で且つゲート幅方向に平行な平面となす角度θ
が７度以上となるように一のゲート電極に隣接する他の
ゲート電極側に傾きを持たせてそれぞれ注入すればよ
い。

【０１５７】なお、本実施形態においては、クロックト
インバータ回路を例に挙げたが、これに限らず、インバ
ータ回路部をＮＡＮＤ回路又はＮＯＲ回路に置き換えた
ダイナミック形回路であってもよい。

【０１５８】（第９の実施形態）以下、本発明に係る第
９の実施形態を説明する。

【０１５９】第５の実施形態においては、図１４に示す
データラッチフリップフロップ回路における各クロック
トインバータ回路１２２，１２４，１２５，１２７に第
４の実施形態のクロックトインバータ回路を用いて構成
した。

【０１６０】本実施形態においては、図１４に示すデー
タラッチフリップフロップ回路の各クロックトインバー
タ回路１２２，１２４，１２５，１２７に、前述の第８
の実施形態のクロックトインバータ回路を用いる構成と
しており、これにより、低電圧動作時に、高駆動力で且
つ寄生容量が小さいデータラッチフリップフロップ回路
を得ることができる。

【０１６１】なお、本実施形態においては、データラッ
チフリップフロップ回路を例に挙げたが、これに限ら
ず、トグルフリップフロップ回路やセットリセットフリ
ップフロップ回路においても、前述したように、インバ
ータ回路、多入力ＮＡＮＤ回路、多入力ＮＯＲ回路、ク
ロックトインバータ回路、伝達ゲート回路又は複合論理
回路を用いて構成でき、これらの構成要素となる各論理
回路に第７の実施形態に示した発明、すなわち、複数の
一導電型のＭＯＳトランジスタからなり、互いに平行と
なるゲート電極を持つようにレイアウトされた論理回路
において、少なくともキャリアが流れる方向が定まって
いるチャネル領域のしきい値制御用の不純物濃度を、ソ
ース領域側に大きくドレイン領域側に小さくなるように
濃度勾配を持たせるように形成するという発明を適用す
れば、同様の効果を得ることができる。

【０１６２】

【発明の効果】

【０１６３】

【０１６４】 本発明の第１の半導体装置によると、Ｎ
ＡＮＤ回路を構成する４つのトランジスタのうちの一方
のソース領域と他方のドレイン領域とが直列に接続され
た２つのｎ型ＭＯＳトランジスタは、キャリアが流れる
方向が同一である第１のチャネル領域を有し、各第１の
チャネル領域におけるソース領域側のｐ型の不純物濃度
が、各第１のチャネル領域におけるドレイン領域側のｐ
型の不純物濃度よりも大きく、且つ、直列に接続された
２つのｎ型ＭＯＳトランジスタの各第１のゲート電極が
互いに平行に設けられている。このため、高集積化が容
易となると共に、これら２つのｎ型ＭＯＳトランジスタ
の第１のチャネル領域におけるソース領域側部分にｐ型
の高濃度の不純物領域を形成する際に、該不純物の注入
工程を一度で行なうことができるので、製造コストを上
昇させることがない。

【０１６５】 本発明の第２の半導体装置によると、Ｎ
ＯＲ回路を構成する４つのトランジスタのうちの一方の
ソース領域と他方のドレイン領域とが直列に接続された
２つのｐ型ＭＯＳトランジスタは、キャリアが流れる方
向が同一である第１のチャネル領域を有し、各第１のチ
ャネル領域におけるソース領域側のｎ型の不純物濃度
が、各第１のチャネル領域におけるドレイン領域側のｎ
型の不純物濃度よりも大きく、且つ、直列に接続された
２つのｐ型ＭＯＳトランジスタの各第１のゲート電極が
互いに平行に設けられているため、本発明の第１の半導
体装置と同様の効果を得ることができる。

【０１６６】

【０１６７】

【０１６８】

【０１６９】

【０１７０】

【０１７１】

【０１７２】

【０１７３】

【０１７４】

【０１７５】

【０１７６】

【０１７７】

【０１７８】

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置であ
って、２入力ＮＡＮＤ回路となる相補型ＭＯＳ半導体装
置を示す平面図である。

【図２】本発明の第１の実施形態に係る半導体装置を示
し、図１のＩ−Ｉ線における構成断面図である。

【図３】本発明の第１の実施形態に係る半導体装置を示
し、図１のII−II線における構成断面図である。

【図４】本発明の第１の実施形態に係る半導体装置を示
す回路図である。

【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体装置の製造方法を示す工程順断面図である。

【図６】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体装置の製造方法を示す工程順断面図である。

【図７】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体装置の製造方法を示す工程順断面図である。

【図８】本発明の第１の実施形態に係る半導体装置の製
造方法を示す工程順断面図である。

【図９】本発明の第２の実施形態に係る半導体装置であ
って、２入力ＮＯＲ回路となる相補型ＭＯＳ半導体装置
を示す平面図である。

【図１０】本発明の第２の実施形態に係る半導体装置を
示す回路図である。

【図１１】本発明の第３の実施形態に係る半導体装置で
あって、複合論理回路のうちのＡＮＤ−ＮＯＲ回路とな
る相補型ＭＯＳ半導体装置を示す回路図である。

【図１２】本発明の第４の実施形態に係る半導体装置で
あって、クロックトインバータ回路となる相補型ＭＯＳ
半導体装置を示す平面図である。

【図１３】本発明の第４の実施形態に係る半導体装置を
示す回路図である。

【図１４】本発明の第５の実施形態に係る半導体装置で
あって、データラッチフリップフロップ回路となる相補
型ＭＯＳ半導体装置を示す回路図である。

【図１５】本発明の第６の実施形態に係る半導体装置で
あって、８ビットデコーダ回路となる相補型ＭＯＳ半導
体装置を示す回路図である。

【図１６】本発明の第７の実施形態に係る半導体装置で
あって、伝達ゲート回路となる相補型ＭＯＳ半導体装置
を示す平面図である。

【図１７】本発明の第７の実施形態に係る半導体装置を
示す回路図である。

【図１８】本発明の第７の実施形態に係る半導体装置を
示し、図１６のIII −III 線における構成断面図であ
る。

【図１９】本発明の第７の実施形態に係る半導体装置を
示し、図１６のIV−IV線における構成断面図である。

【図２０】本発明の第８の実施形態に係る半導体装置で
あって、クロックトインバータ回路となる相補型ＭＯＳ
半導体装置を示す回路図である。

【図２１】従来のＬＤＣ構造を有するパワーＭＯＳ型半
導体装置を示す構成断面図である。

【図２２】従来のＬＤＣ構造を有する複数のＭＯＳ型ト
ランジスタを用いて構成された半導体装置の断面構成を
示している。

【符号の説明】

１ ｎ型ＭＯＳトランジスタ形成領域 ２ ｐ型ＭＯＳトランジスタ形成領域 ３ ｐ型ＭＯＳトランジスタ形成領域 ４Ａ 第１のｎ型ＭＯＳトランジスタ ４Ｂ 第２のｎ型ＭＯＳトランジスタ ５Ａ 第１のｐ型ＭＯＳトランジスタ ５Ｂ 第２のｐ型ＭＯＳトランジスタ ６ インバータ回路 ７ 転送ゲート回路 ８ 第１のインバータ回路 ９ 第２のインバータ回路 １０ 転送ゲート回路 １１ 半導体基板 １１ａ ｎ型ウエル拡散層 １２ 素子分離領域 １３ 第１のゲート絶縁膜 １４ 第１の入力端子 １４Ａ 第１のゲート電極 １４Ｂ 第３のゲート電極 １５ 第２のゲート絶縁膜 １６ 第２の入力端子 １６Ａ 第２のゲート電極 １６Ｂ 第４のゲート電極 １７ 第１のゲート側壁 １８ 第２のゲート側壁 １９ 第１のｎ型ソース拡散層 １９Ａ 浅いｎ型ソース・ドレイン拡散 ２０ 第１のｎ型ドレイン拡散層 ２０ 第２のｎ型ソース拡散層（第１のｎ型ドレイ
ン拡散層と共有） ２０Ａ 浅いｎ型ソース・ドレイン拡散 ２１ 第２のｎ型ドレイン拡散層 ２１Ａ 浅いｎ型ソース・ドレイン拡散 ２２ 第１のｐ型拡散層（しきい値制御用拡散層） ２３ 第２のｐ型拡散層（しきい値制御用拡散層） ２４ 層間絶縁膜 ２５ 第１の配線 ２６ 出力端子 ２６Ａ 第２の配線 ２６Ｂ 第３の配線 ２６Ｃ 第４の配線 ３１ 第３のゲート絶縁膜 ３３ 第４のゲート絶縁膜 ３５ 第３のゲート側壁 ３６ 第４のゲート側壁 ３７ 第１のｐ型ドレイン拡散層 ３８ 第１のｐ型ソース拡散層 ３８ 第２のｐ型ソース拡散層（第１のｐ型ドレイ
ン拡散層と共有） ３９ 第２のｐ型ドレイン拡散層 ４０ 第１のｎ型拡散層（しきい値制御用拡散層） ４１ 第２のｎ型拡散層（しきい値制御用拡散層） ４２ 層間絶縁膜 ４３ 第５の配線 ４４ 第１のレジストパターン ４５Ａ ｎ型拡散層 ４５Ｂ 第１のｎ型拡散層（しきい値制御用拡散層） ４５Ｃ 第２のｎ型拡散層（しきい値制御用拡散層） ４６ 第３のゲート絶縁膜 ４７ 第３のゲート電極 ４８ 第４のゲート絶縁膜 ４９ 第４のゲート電極 ５０ 第２のレジストパターン ５１Ａ 浅いｐ型ソース・ドレイン拡散層 ５２Ａ 浅いｐ型ソース・ドレイン拡散層 ５３Ａ 浅いｐ型ソース・ドレイン拡散層 ５４ 第３のレジストパターン ５５ 第３のゲート側壁 ５６ 第４のゲート側壁 ５７ 第５のレジストパターン ５８ 第３の配線 ５９ 第４の配線 ６０ 第５の配線 ６１ 半導体基板 ６１ａ ｎ型ウエル拡散層 ６２ 素子分離領域 ６３ 第１のゲート絶縁膜 ６４Ａ 第１のゲート電極 ６４Ｂ 第２のゲート電極 ６５ 第３のゲート絶縁膜 ６６Ａ 第３のゲート電極 ６７ 第１のゲート側壁 ６８ 第３のゲート側壁 ６９ 第１のｎ型ソース拡散層 ７０ 第１のｎ型ドレイン拡散層 ７１ 第２のｎ型ソース拡散層 ７２ 第２のｎ型ドレイン拡散層 ７３Ａ 第１のｐ型拡散層（しきい値制御用拡散層） ７３Ｂ 第２のｐ型拡散層（しきい値制御用拡散層） ７５Ａ 第１の配線 ７５Ｂ 第２の配線 ７５Ｃ 第３の配線 ７６Ａ 第７の配線 ７６Ｂ 第８の配線 ７７Ａ 第９の配線 ７７Ｂ 第１０の配線 ７７Ｃ 第１の入出力端子 ７８Ａ 第１１の配線 ７８Ｂ 第１２の配線 ７８Ｃ 第２の入出力端子 ７９ 第２のゲート絶縁膜 ８０ 第４のゲート絶縁膜 ８１ 第４のゲート電極 ８２ 第２のゲート側壁 ８３ 第４のゲート側壁 ８４ 第１のｐ型ソース拡散層 ８５ 第１のｐ型ドレイン拡散層 ８６ 第２のｐ型ソース拡散層 ８７ 第２のｐ型ドレイン拡散層 ８８Ａ 第１のｎ型拡散層（しきい値制御用拡散層） ８８Ｂ 第２のｎ型拡散層（しきい値制御用拡散層） ９０Ａ 第４の配線 ９０Ｂ 第５の配線 ９０Ｃ 第６の配線 ９１ 第１のｐ型ソース拡散層 ９２ 第２のｐ型ソース拡散層（第１のｐ型ドレイ
ン拡散層） ９３ 第２のｐ型ドレイン拡散層 ９４Ａ 第１の入力端子 ９４Ｂ 第２の入力端子 ９４Ｃ 第３の入力端子 ９４Ｄ 出力端子 ９５ 第１のｎ型ＭＯＳトランジスタ ９６ 第２のｎ型ＭＯＳトランジスタ ９７ 第３のｎ型ＭＯＳトランジスタ ９８ 第１のｐ型ＭＯＳトランジスタ ９９ 第２のｐ型ＭＯＳトランジスタ １００ 第３のｐ型ＭＯＳトランジスタ １０１ 第１のｐ型ＭＯＳトランジスタ １０２ 第２のｎ型ＭＯＳトランジスタ １０３ 入力端子 １０３Ａ 第１のゲート電極 １０３Ｂ 第３のゲート電極 １０４ 出力端子 １０５ 電源電圧端子 １０６ クロック相補信号線 １０６Ａ 第２のゲート電極 １０７ 第２のｐ型ＭＯＳトランジスタ １０８ 接地電圧端子 １０９ クロック信号線 １０９Ａ 第４のゲート電極 １１０ 第２のｎ型ＭＯＳトランジスタ １１１ 第１のｐ型ソース拡散層 １１２ 第２のｐ型ソース拡散層（第１のｐ型ドレイ
ン拡散層と共有） １１３ 第２のｐ型ドレイン拡散層 １１４ 第１のｎ型ソース拡散層 １１５ 第２のｎ型ソース拡散層（第１のｎ型ドレイ
ン拡散層と共有） １１６ 第２のｎ型ドレイン拡散層 １２１ 入力端子 １２２ 第１のクロックトインバータ回路 １２３ 第１のインバータ回路 １２４ 第２のクロックトインバータ回路 １２５ 第３のクロックトインバータ回路 １２６ 第２のインバータ回路 １２７ 第４のクロックトインバータ回路 １２８Ａ 第１の出力端子 １２８Ｂ 第２の出力端子 １３１ インバータ回路 １３２ ２入力ＮＡＮＤ回路 １３３ ３入力ＮＡＮＤ回路 １３４ ２入力ＮＯＲ回路 １３５ クロック信号入力端子 １３６ 第１のｐ型ＭＯＳトランジスタ １３７ 第１のｎ型ＭＯＳトランジスタ １３８ 入力端子 １３９ 第２のｐ型ＭＯＳトランジスタ １４０ 第２のｎ型ＭＯＳトランジスタ １４１ 第３のｐ型ＭＯＳトランジスタ １４２ 第３のｎ型ＭＯＳトランジスタ １４３ 出力端子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−18960（ＪＰ，Ａ) 特開 平４−64260（ＪＰ，Ａ) 特開 平８−153873（ＪＰ，Ａ) 特開 昭59−82766（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8238 H01L 21/265 H01L 27/092 H01L 29/78

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 互いのソース領域及びドレイン領域が並
   列に接続された２つのｐ型ＭＯＳトランジスタと、一方
   のソース領域及び他方のドレイン領域が直列に接続され
   た２つのｎ型ＭＯＳトランジスタとからなるＮＡＮＤ回
   路を一の半導体基板上に備え、 前記２つのｎ型ＭＯＳトランジスタは、 前記半導体基板に設けられた同一の第１のトランジスタ
   形成領域の上に形成され、互いに平行に設けられた第１
   のゲート電極と、 前記第１のトランジスタ形成領域における前記各第１の
   ゲート電極の下側に形成され、キャリアが流れる方向が
   同一である第１のチャネル領域とを有し、 前記各第１のチャネル領域における前記ソース領域側の
   ｐ型の不純物濃度は、前記各第１のチャネル領域におけ
   る前記ドレイン領域側のｐ型の不純物濃度よりも大きく
   形成されており、 前記２つのｐ型ＭＯＳトランジスタは、 前記半導体基板に設けられた同一の第２のトランジスタ
   形成領域の上に形成され、互いに平行に設けられた第２
   のゲート電極と、 前記第２のトランジスタ形成領域における前記各第２の
   ゲート電極の下側に形成された第２のチャネル領域とを
   有し、 前記各第２のチャネル領域は、ｎ型の均一な不純物濃度
   で形成されていることを特徴とする半導体装置。
2. 【請求項２】 請求項１に記載の半導体装置において、 前記第１のチャネル領域における高濃度不純物層は、前
   記２つのｎ型ＭＯＳトランジスタの各ソース領域の下方
   にまで及んでいないことを特徴とする半導体装置。
3. 【請求項３】 請求項１又は２に記載の半導体装置にお
   いて、 前記２つのｎ型ＭＯＳトランジスタにおける一方のソー
   ス領域と他方のドレイン領域とは、２つの前記第１のゲ
   ート電極の間の領域に共有されるように形成されている
   ことを特徴とする半導体装置。
4. 【請求項４】 一方のソース領域及び他方のドレイン領
   域が直列に接続された２つのｐ型ＭＯＳトランジスタ
   と、互いのソース領域及びドレイン領域が並列に接続さ
   れた２つのｎ型ＭＯＳトランジスタとからなるＮＯＲ回
   路を一の半導体基板上に備え、 前記２つのｐ型ＭＯＳトランジスタは、 前記半導体基板に設けられた同一の第１のトランジスタ
   形成領域の上に形成され、互いに平行に設けられた第１
   のゲート電極と、 前記第１のトランジスタ形成領域における前記各第１の
   ゲート電極の下側に形成され、キャリアが流れる方向が
   同一である第１のチャネル領域とを有し、 前記各第１のチャネル領域における前記ソース領域側の
   ｎ型の不純物濃度は、前記各第１のチャネル領域におけ
   る前記ドレイン領域側のｎ型の不純物濃度よりも大きく
   形成されており、 前記２つのｎ型ＭＯＳトランジスタは、 前記半導体基板に設けられた同一の第２のトランジスタ
   形成領域の上に形成され、互いに平行に設けられた第２
   のゲート電極と、 前記第２のトランジスタ形成領域における前記各第２の
   ゲート電極の下側に形成された第２のチャネル領域とを
   有し、 前記各第２のチャネル領域は、ｐ型の均一な不純物濃度
   で形成されていることを特徴とする半導体装置。
5. 【請求項５】 請求項４に記載の半導体装置において、 前記第１のチャネル領域における高濃度不純物層は、前
   記２つのｐ型ＭＯＳトランジスタの各ソース領域の下方
   にまで及んでいないことを特徴とする半導体装置。
6. 【請求項６】 請求項４又は５に記載の半導体装置にお
   いて、 前記２つのｐ型ＭＯＳトランジスタにおける一方のソー
   ス領域と他方のドレイン領域とは、２つの前記第１のゲ
   ート電極の間の領域に共有されるように形成されている
   ことを特徴とする半導体装置。