JP2000349163A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 サブクォータミクロン以下の領域のデザイン
ルールにおいても、ダイナミック型論理回路の動作の高
速化及び低消費電力化を実現できるようにする。 【解決手段】 ２相クロックインバータＩ１は、それぞ
れがｎ型ＭＯＳＦＥＴからなり、第１のトランジスタＴ
１、第２のトランジスタＡ２及び第３のトランジスタＴ
３が直列に接続されている。第１のトランジスタＴ１
は、ゲートが第１のクロック信号Ｖ１を受け、ソースが
第１のインバータＩ１の出力端子Ｃとなり、第２のトラ
ンジスタＡ２のゲートは第２のクロック信号Ｖ２を受け
る。第２のトランジスタＡ２におけるチャネル領域のし
きい値電位制御用のｐ型不純物濃度は、ドレイン側部分
よりもソース側部分が大きくなるように設定されてい
る。また、ソースの下側のｐ型不純物濃度は、チャネル
領域のソース側部分のｐ型不純物濃度よりも小さく設定
されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳトランジス
タからなる半導体装置、特に、ダイナミック型論理回路
の微細化、高速化及び高信頼性を実現する半導体装置に
関する。

【０００２】

【従来の技術】ＭＩＳトランジスタのうちの最も一般的
なＭＯＳトランジスタは、入力ゲートに電圧を印加する
と、流入する電荷が入力容量に蓄えられるため、その
後、電圧の印加を止めて入力ゲートを浮遊状態として
も、入力ゲートから漏れるリーク電流量がわずかである
ため、その入力ゲートの電位が所定時間保持される性質
がある。ＭＯＳトランジスタを用いた回路には、この電
荷保持特性を利用したダイナミック回路技術といわれる
回路構成法が広く用いられている。

【０００３】ダイナミック回路技術の一例として、同期
用のクロック信号により、データである論理値を一の回
路から該一回路と接続されている他の回路に順次受け渡
していくシフトレジスタ回路がある。シフトレジスタ回
路はデジタル回路の中では遅延回路の機能を果たし、種
々の用途に広く用いられている。

【０００４】シフトレジスタ回路のうち、互いに動作タ
イミングが異なる２相のクロック信号によってデータの
授受を行なう２相クロックシフトレジスタ回路は、その
動作速度がＭＯＳトランジスタのゲート容量の充放電速
度に比べて著しく劣るため、高速動作には不向きであっ
た。この課題を解決するシフトレジスタ回路として、４
種類のクロック信号を用いて制御する４相無比率（レシ
オレス）型ダイナミックシフトレジスタ回路が考えられ
た。

【０００５】以下、従来の４相無比率型ダイナミックシ
フトレジスタ回路について図面を参照しながら説明す
る。

【０００６】図１４は従来の４相無比率型ダイナミック
シフトレジスタ回路の回路構成を示している。図１４に
示すように、第１のインバータＩ１、第２のインバータ
Ｉ２及び第３のインバータＩ３がこの順に直列に接続さ
れている。第１のインバータＩ１は、それぞれがｎ型Ｍ
ＯＳＦＥＴからなる第１のトランジスタＴ１、第２のト
ランジスタＴ２及び第３のトランジスタＴ３がこの順に
直列に接続されている。第１のトランジスタＴ１は、ゲ
ートに第１のクロック信号Ｖ１を受け、ドレインが電源
電圧Ｖddを受け、ソースが第１のインバータＩ１の出力
端子Ｃとなり、第２のトランジスタＴ２は、ゲートに第
２のクロック信号Ｖ２を受け、ドレインが出力端子Ｃと
接続され、第３のトランジスタＴ３は、ゲートがデータ
の入力端子Ａと接続され、ソースが接地されている。第
２のインバータＩ２は、それぞれがｎ型ＭＯＳＦＥＴか
らなり、ゲートに第３のクロック信号Ｖ３を受ける第４
のトランジスタＴ４、ゲートに第４のクロック信号Ｖ４
を受け、ドレインが出力端子Ｅとなる第５のトランジス
タＴ５及び、ゲートに第１のインバータＩ１の出力を受
ける第６のトランジスタＴ６がこの順に直列に接続され
ている。第３のインバータＩ３は第１のインバータＩ１
と同一の構成である。

【０００７】以下、このように構成されたダイナミック
シフトレジスタ回路の動作を説明する。

【０００８】まず、入力端子Ａにデータが保持されてい
る状態でクロックＶ１を立ち上げて、第１のトランジス
タＴ１を導通させることにより、出力端子Ｃと第６のト
ランジスタＴ６のゲートとの間に形成される容量Ｃｃを
高電位にプリチャージしておく。

【０００９】次に、第１のクロック信号Ｖ１が立ち下が
り、逆に第２のクロック信号Ｖ２が立ち上がると、第１
のトランジスタＴ１が閉じて第２のトランジスタＴ２が
導通する。入力端子Ａのデータによって第３のトランジ
スタＴ３の導通状態はあらかじめ確定している。ここで
は、入力端子Ａが低電位であるとすると、第３のトラン
ジスタＴ３は非導通状態であり、容量Ｃｃと、第２のト
ランジスタＴ２のソース及び第３のトランジスタＴ３の
ドレインの容量である容量Ｃｂとの間で電荷の分配が起
こることにより出力端子Ｃのデータが確定する。このと
き、出力端子Ｃの電位Ｖｃは、容量Ｃｂと容量Ｃｃとの
比で決まり、以下に示す式（１）で与えられる。

【００１０】 Ｖｃ ＝ Ｖdd×１／｛１＋（Ｃｂ／Ｃｃ）｝ … （１） 次に、第２のクロック信号Ｖ２が立ち下がって、第２の
トランジスタＴ２が非導通状態となると、出力端子Ｃは
浮遊状態となって、出力端子Ｃの電位Ｖｃ、すなわちデ
ータが確定し、確定したデータがダイナミックに保持さ
れる。ここでは、入力端子Ａの電位と逆の高電位が出力
端子Ｃに保持され、インバータ回路としての動作が１段
分進んだことになる。

【００１１】次に、次段の第２のインバータＩ２におい
て、第６のトランジスタＴ６のゲートに高電位が印加さ
れている状態で、第３のクロック信号Ｖ３を立ち上げ
て、第４のトランジスタＴ４を導通させることにより、
第２のインバータＩ２の出力端子Ｅと第３のインバータ
Ｉ３との間に形成される容量Ｃｅを高電位にプリチャー
ジする。

【００１２】次に、第３のクロック信号Ｖ３が立ち下が
り、第４のクロック信号Ｖ４が立ち上がると、第４のト
ランジスタＴ４の代わりに第５のトランジスタＴ５が導
通する。このとき、第６のトランジスタＴ６は導通状態
となっているため、容量Ｃｅにプリチャージされた電荷
は第５のトランジスタＴ５及び第６のトランジスタＴ６
を介して接地端子に引き抜かれるため、出力端子Ｅの電
位は低電位となる。

【００１３】次に、第４のクロック信号Ｖ４が立ち下が
ると、出力端子Ｅは浮遊状態となって、該出力端子Ｅの
低電位のデータが保持される。

【００１４】次の第３のインバータＩ３は、第１のイン
バータＩ１と同様に、第１のクロック信号Ｖ１及び第２
のクロック信号によりその動作が制御されており、第２
のインバータＩ２の出力端子Ｅのデータにより、第３の
インバータの出力端子Ｙが確定する。

【００１５】以上説明したような所望の動作を４相無比
率型ダイナミックシフトレジスタ回路が確実に行なえる
ためには、第１のインバータ回路Ｉ１の出力端子Ｃの電
位Ｖｃが電源電位Ｖddとほぼ等しいという、式（２）に
示す条件が課せられる。

【００１６】Ｖｃ ＝ Ｖdd … （２） すなわち、式（２）を満足するには、前述の式（１）か
ら Ｃｃ ≫ Ｃｂ … （３） が要求されることが分かる。

【００１７】通常、容量Ｃｂはソース基板間又はドレイ
ン基板間の接合容量であり、容量値をゲート容量値程度
に小さく抑えることができる。その結果、式（３）を十
分に満足し、２相型回路と比べて大幅に高速動作が可能
な回路を実現できる。

【００１８】

【発明が解決しようとする課題】しかしながら、前記従
来の４相無比率型ダイナミックシフトレジスタ回路にお
いて、サブクォータミクロン以下の領域のデザインルー
ルにおいては、短チャネル効果によるしきい値電位の低
下を抑制するため、チャネル領域におけるしきい値電位
制御用の不純物拡散層の不純物濃度を高濃度とする。こ
のとき、ソース領域又はドレイン領域と基板との間の接
合容量はチャネル領域の高濃度の不純物領域によって大
きくなる。このソース基板間又はドレイン基板間の接合
容量の増加は、容量Ｃｃと容量Ｃｂとの電荷の再分配を
引き起こし、式（１）から分かるように、電位Ｖｃは電
源電位Ｖｄｄよりも低くなるため、動作マージンの低下
や誤動作を引き起こす原因となる。

【００１９】この問題を解決する対策として、小さな容
量Ｃｂを大きな容量Ｃｃと同時にプリチャージするため
のトランジスタを設ける回路が考えられるが、このよう
な回路は、電位を保持した状態でプリチャージを行なう
ための新たなトランジスタを介して電源電位Ｖddから接
地電位側へ直流電流が流れてしまい、消費電力の増加を
もたらす。従って、サブクォータミクロン領域以下のデ
ザインルールでは、高速化、高信頼性且つ低消費電力を
満たす半導体装置を得ることができなかった。

【００２０】本発明は、前記従来の問題を解決し、サブ
クォータミクロン領域以下のデザインルールであって
も、ダイナミック型論理回路の動作の高速化及び低消費
電力化を実現できるようにすることを目的とする。

【００２１】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、ダイナミック型論理回路のＭＩＳトラン
ジスタのチャネル領域におけるしきい値電位制御用の不
純物濃度をドレイン側よりもソース側が大きくなる構成
とする。

【００２２】具体的に、本発明に係る第１の半導体装置
は、半導体基板上に形成されており、それぞれが、負荷
素子と、ドレインが出力端子である第１導電型の第１の
ＭＩＳトランジスタと、ゲートが入力端子でありソース
が接地された第１導電型の第２のＭＩＳトランジスタと
がこの順に直列に接続された複数のインバータ回路が直
列に接続されてなるダイナミック型論理回路を備え、第
１のＭＩＳトランジスタ及び第２のＭＩＳトランジスタ
のうちの少なくとも一方は、ＭＩＳトランジスタのチャ
ネル領域におけるソース側の第２導電型の不純物濃度が
チャネル領域におけるドレイン側の第２導電型の不純物
濃度よりも大きい非対称チャネルトランジスタであり、
非対称チャネルトランジスタにおけるソースの下側の第
２導電型の不純物濃度は、チャネル領域のソース側の第
２導電型の不純物濃度よりも小さく設定されている。

【００２３】第１の半導体装置によると、直列に接続さ
れた第１のＭＩＳトランジスタ及び第２のＭＩＳトラン
ジスタのうちの少なくとも一方は、トランジスタのチャ
ネル領域におけるソース側の第２導電型の不純物濃度、
すなわち、しきい値電位制御用の不純物濃度がチャネル
領域のドレイン側よりも大きい非対称チャネルトランジ
スタであるため、チャネル領域において、相対的に電位
が低いソース側の電界が大きくなる。これにより、しき
い値電位制御用の不純物濃度を均一とする場合よりも、
チャネル領域のソース側部分の飽和電流値が大きくな
る。

【００２４】また、非対称チャネルトランジスタにおけ
るソースの下側の第２導電型の不純物濃度が、チャネル
領域のソース側部分の第２導電型の不純物濃度よりも小
さいため、ソース基板間の接合容量がゲート容量と比べ
て十分に小さくなるので、特に、ソースが接地されてい
ないＭＩＳトランジスタのドレインの電位が低下しな
い。

【００２５】本明細書においては、ＭＩＳトランジスタ
のチャネル領域におけるソース領域側から中央部付近ま
での領域をチャネル領域のソース側部分と呼び、チャネ
ル領域におけるドレイン領域側から中央部付近までの領
域をチャネル領域のドレイン側部分と呼ぶことにする。

【００２６】第１の半導体装置において、負荷素子が第
１導電型のＭＩＳトランジスタであることが好ましい。

【００２７】第１の半導体装置において、負荷素子が抵
抗素子であることが好ましい。

【００２８】本発明に係る第２の半導体装置は、半導体
基板上に形成されており、それぞれが負荷素子と複数の
駆動素子とを含む複数のインバータ回路が直列に接続さ
れてなるダイナミック型論理回路を備え、複数の駆動素
子はそれぞれ第１導電型のＭＩＳトランジスタであり、
複数のＭＩＳトランジスタのうち、１つはソースが接地
されており、残りのうちの１つは負荷素子と接続され且
つインバータ回路の出力端子であるドレインを有してお
り、ＭＩＳトランジスタのうちソースが接地されていな
いＭＩＳトランジスタは、そのチャネル領域におけるソ
ース側の第２導電型の不純物濃度がチャネル領域におけ
るドレイン側の第２導電型の不純物濃度よりも大きい非
対称チャネルトランジスタであり、非対称チャネルトラ
ンジスタにおけるソースの下側の第２導電型の不純物濃
度は、チャネル領域のソース側の第２導電型の不純物濃
度よりも小さく設定されている。

【００２９】第２の半導体装置によると、各インバータ
回路が駆動素子として２以上の複数のＭＩＳトランジス
タを含む構成であっても、ＭＩＳトランジスタのうちソ
ースが接地されていないＭＩＳトランジスタが、チャネ
ル領域におけるソース側の第２導電型の不純物濃度がチ
ャネル領域におけるドレイン側の第２導電型の不純物濃
度よりも大きい非対称チャネルトランジスタであるた
め、チャネル領域において、相対的に電位が低いソース
側の電界が大きくなる。これにより、しきい値電位制御
用の不純物濃度を均一とする場合よりも、チャネル領域
のソース側部分の飽和電流値が大きくなる。

【００３０】第２の半導体装置において、複数の駆動素
子のうち、ソースが接地されているＭＩＳトランジスタ
が非対称チャネルトランジスタであることが好ましい。

【００３１】本発明に係る第３の半導体装置は、半導体
基板上に形成されており、ゲートに第１のクロック信号
を受ける第１導電型の第１のＭＩＳトランジスタと、出
力端子となるドレインが第１のＭＩＳトランジスタと接
続され、ゲートに第２のクロック信号を受ける第１導電
型の第２のＭＩＳトランジスタと、ドレインが第２のＭ
ＩＳトランジスタと接続され、ゲートに入力信号を受
け、ソースが接地された第１導電型の第３のＭＩＳトラ
ンジスタとにより構成される第１の２相クロックインバ
ータ回路と、ゲートに第３のクロック信号を受ける第１
導電型の第４のＭＩＳトランジスタと、出力端子となる
ドレインが第４のＭＩＳトランジスタと接続され、ゲー
トに第４のクロック信号を受ける第１導電型の第５のＭ
ＩＳトランジスタと、ドレインが第５のＭＩＳトランジ
スタと接続され、ゲートに入力信号を受け、ソースが接
地された第１導電型の第６のＭＩＳトランジスタとによ
り構成される第２の２相クロックインバータ回路とを有
する４相無比率型ダイナミックシフトレジスタ回路を備
え、少なくとも第２のＭＩＳトランジスタは、チャネル
領域におけるソース側の第２導電型の不純物濃度がチャ
ネル領域におけるドレイン側の第２導電型の不純物濃度
よりも大きい非対称チャネルトランジスタであり、非対
称チャネルトランジスタにおけるソースの下側の第２導
電型の不純物濃度は、チャネル領域のソース側の第２導
電型の不純物濃度よりも小さく設定されている。

【００３２】第３の半導体装置によると、直列に接続さ
れ、負荷素子である第１のＭＩＳトランジスタ並びに駆
動素子である第２及び第３のＭＩＳトランジスタにより
構成される第１の２相クロックインバータ回路と、直列
に接続され、負荷素子である第４のＭＩＳトランジスタ
並びに駆動素子である第５及び第６のＭＩＳトランジス
タにより構成される第２の２相クロックインバータ回路
とを有する４相無比率ダイナミックレジスタ回路であっ
ても、ソースが接地されていない第２のＭＩＳトランジ
スタ及び第５のＭＩＳトランジスタは、チャネル領域に
おけるソース側の第２導電型の不純物濃度がチャネル領
域におけるドレイン側の第２導電型の不純物濃度よりも
大きい非対称チャネルトランジスタであるため、チャネ
ル領域において、相対的に電位が低いソース側の電界が
大きくなる。これにより、しきい値電位制御用の不純物
濃度を均一とする場合よりも、チャネル領域のソース側
部分の飽和電流値が大きくなる。

【００３３】第３の半導体装置において、第３のＭＩＳ
トランジスタ又は第６のＭＩＳトランジスタが非対称チ
ャネルトランジスタであることが好ましい。

【００３４】第３の半導体装置において、半導体基板上
における、第１のＭＩＳトランジスタ、第２のＭＩＳト
ランジスタ及び第３のＭＩＳトランジスタのゲートは互
いに平行に設けられていることことが好ましい。このよ
うにすると、半導体基板のチャネル領域にしきい値電位
制御用の不純物濃度の濃度勾配を持つ非対称チャネルを
形成する際に、各ゲートをマスクとして用いれば、しき
い値電位制御用の注入工程を一度に行なえる。

【００３５】本発明に係る第１の半導体装置の製造方法
は、それぞれがゲートに第１のクロック信号を受ける第
１導電型の第１のＭＩＳトランジスタと、出力端子とな
るドレインが第１のＭＩＳトランジスタと接続され、ゲ
ートに第２のクロック信号を受ける第１導電型の第２の
ＭＩＳトランジスタと、ドレインが第２のＭＩＳトラン
ジスタと接続され、ゲートに入力信号を受け、ソースが
接地された第１導電型の第３のＭＩＳトランジスタとに
より構成される、少なくとも２段の２相クロックインバ
ータ回路からなる４相無比率型ダイナミックシフトレジ
スタ回路を含む半導体装置の製造方法を対象とし、第２
導電型の半導体基板の上に第２のＭＩＳトランジスタの
素子形成領域をマスクする第１のマスクパターンを形成
し、該第１のマスクパターンを用いて、半導体基板に対
して第２導電型の不純物イオンを注入することにより、
半導体基板に、第１のＭＩＳトランジスタ及び第３のＭ
ＩＳトランジスタのしきい値電位制御用の拡散層を形成
する工程と、第１のマスクパターンを除去した後、半導
体基板の上に全面にわたってゲート絶縁膜と導電性膜と
を順次堆積する工程と、導電性膜及びゲート絶縁膜に対
して選択的にエッチングを行なって半導体基板の上面を
露出させることにより、半導体基板の上に、ゲート絶縁
膜を介在させた導電性膜からなる第１のＭＩＳトランジ
スタ、第２のＭＩＳトランジスタ及び第３のＭＩＳトラ
ンジスタのゲートを、少なくとも第２のＭＩＳトランジ
スタ同士で互いに平行に形成する工程と、半導体基板上
に第２のＭＩＳトランジスタの素子形成領域に開口部を
持つ第２のマスクパターンを形成し、該第２のマスクパ
ターン及び第２のＭＩＳトランジスタのゲートをマスク
として、半導体基板に、第２導電型の不純物イオンを基
板面に垂直で且つゲート幅方向に平行な平面に対してゲ
ート長方向の一方向側に角度が７度以上の傾きを持たせ
て注入することにより、第２のＭＩＳトランジスタのゲ
ートの下側の領域に、ゲート長方向の一方側から他方側
に向かうにつれて第２導電型の不純物濃度が徐々に小さ
くなるように、第２のＭＩＳトランジスタのしきい値電
位制御用の拡散層を形成する工程と、第２のマスクパタ
ーンを除去した後、各ゲートをマスクとして、半導体基
板に第１導電型の不純物イオンを注入することにより、
半導体基板におけるゲート長方向の領域にソース又はド
レインを形成する工程とを備えている。

【００３６】第１の半導体装置の製造方法によると、半
導体基板の上に、各トランジスタのゲートを、少なくと
も第２のＭＩＳトランジスタ同士で互いに平行に形成し
た後、第２のＭＩＳトランジスタの素子形成領域に開口
部を持つマスクパターン及び第２のＭＩＳトランジスタ
のゲートをマスクとして、半導体基板に、第２導電型の
不純物イオンを基板面に垂直で且つゲート幅方向に平行
な平面に対して角度が７度以上の傾きを持たせて注入す
ることにより、第２のＭＩＳトランジスタのゲートの下
側の領域に不純物濃度が徐々に小さくなるように、第２
のＭＩＳトランジスタのしきい値電位制御用の拡散層を
形成する。これにより、非対称チャネルトランジスタの
チャネル領域を一度のしきい値電位制御用の不純物拡散
工程により形成できる。

【００３７】本発明に係る第２の半導体装置の製造方法
は、それぞれがゲートに第１のクロック信号を受ける第
１導電型の第１のＭＩＳトランジスタと、出力端子とな
るドレインが第１のＭＩＳトランジスタと接続され、ゲ
ートに第２のクロック信号を受ける第１導電型の第２の
ＭＩＳトランジスタと、ドレインが第２のＭＩＳトラン
ジスタと接続され、ゲートに入力信号を受け、ソースが
接地された第１導電型の第３のＭＩＳトランジスタとに
より構成される、少なくとも２段の２相クロックインバ
ータ回路からなる４相無比率型ダイナミックシフトレジ
スタ回路を含む半導体装置の製造方法を対象とし、第２
導電型の半導体基板の上に全面にわたってゲート絶縁膜
と導電性膜とを順次堆積する工程と、導電性膜及びゲー
ト絶縁膜に対して選択的にエッチングを行なって半導体
基板の上面を露出させることにより、半導体基板の上
に、ゲート絶縁膜を介在させた導電性膜からなり且つ互
いに平行な、第１のＭＩＳトランジスタ、第２のＭＩＳ
トランジスタ及び第３のＭＩＳトランジスタのゲートを
形成する工程と、各ゲートをマスクとして、半導体基板
に、第２導電型の不純物イオンを基板面に垂直で且つゲ
ート幅方向に平行な平面に対してゲート長方向の一方向
側に角度が７度以上の傾きを持たせて注入することによ
り、半導体基板における各ゲートの下側の領域に、ゲー
ト長方向の一方側から他方側に向かうにつれて第２導電
型の不純物濃度が徐々に小さくなるように、各ＭＩＳト
ランジスタのしきい値電位制御用の拡散層を形成する工
程と、各ゲートをマスクとして、半導体基板に第１導電
型の不純物イオンを注入することにより、半導体基板に
おけるゲート長方向の領域にソース又はドレインを形成
する工程とを備えている。

【００３８】第２の半導体装置の製造方法によると、半
導体基板の上に、第１、第２及び第３のＭＩＳトランジ
スタの各ゲートを互いに平行に形成した後、各ゲートを
マスクとして、半導体基板に、第２導電型の不純物イオ
ンを基板面に垂直で且つゲート幅方向に平行な平面に対
して角度が７度以上の傾きを持たせて注入することによ
り、半導体基板における各ゲートの下側の領域に不純物
濃度が徐々に小さくなるように、各ＭＩＳトランジスタ
のしきい値電位制御用の拡散層を形成するため、２相ク
ロックインバータ回路を構成するいずれのＭＩＳトラン
ジスタをも、一度のしきい値電位制御用の不純物拡散工
程によって非対称チャネルトランジスタとして形成でき
る。

【００３９】

【発明の実施の形態】本発明に係る半導体装置は、半導
体基板におけるゲート電極の下側のチャネル領域に形成
される、しきい値電位制御用の不純物拡散層の不純物濃
度がチャネル長方向に沿って変化している。すなわち、
チャネル領域の不純物濃度がソース領域からドレイン領
域に向かって徐々に減少するように分布している。その
上、チャネル領域に形成され、短チャネル効果抑制のた
めに高濃度に形成された不純物拡散層は、ソース領域及
びドレイン領域の下側の領域には及んでいない。

【００４０】本明細書においては、チャネル領域におけ
るしきい値電位制御用の不純物拡散層に濃度勾配を持た
せたＭＯＳトランジスタを非対称チャネルトランジスタ
と呼ぶ。

【００４１】非対称チャネルトランジスタのチャネル領
域は、不純物濃度がソース領域からドレイン領域に向か
って徐々に減少するように分布しているため、ソース領
域とドレイン領域との間に電圧が印加された場合に、チ
ャネル領域のソース側部分に形成される電界は、チャネ
ル領域の不純物濃度がチャネル長方向に沿って均一に分
布している場合と比べて大きくなる。

【００４２】サブクォータミクロンのデザインルールを
採用すると、非対称チャネルトランジスタにおけるチャ
ネル領域のソース側部分の電界が充分に大きくなるた
め、チャネル領域のソース側部分ではキャリアが速度オ
ーバーシュートを起こす。ここで、速度オーバーシュー
トとは、キャリアが、格子散乱や不純物散乱等による速
度損失を起こす前に、電界から高いエネルギーを得るこ
とによって非平衡な高エネルギー状態に達し、その結
果、平衡状態のキャリア速度である飽和速度よりも速い
速度で輸送される現象をいう。

【００４３】ＭＯＳトランジスタの飽和電流値はチャネ
ル領域のソース側部分におけるキャリア速度とキャリア
密度との積で決まる。従って、本発明においては、チャ
ネル領域のソース側部分で速度オーバーシュートが起こ
ることにより、飽和電流値を従来のＭＯＳトランジスタ
よりも大きくすることができる。従来のＭＯＳトランジ
スタの場合は、チャネル領域のドレイン側部分でのみ速
度オーバーシュートが起きているため、飽和電流値は大
きくならない。

【００４４】さらに、非対称チャネルトランジスタのチ
ャネル領域のソース側部分に形成されている高濃度の不
純物拡散層は、ソース領域及びドレイン領域の下側にま
で及んでいないため、ソース基板間の接合容量及びドレ
イン基板間の接合容量をそれぞれ小さく抑えることがで
きる。これにより、サブクォータミクロン以下の領域の
デザインルールであっても、高駆動力で且つ低接合容量
のＭＯＳトランジスタを実現できる。

【００４５】（第１の実施形態）以下、本発明の第１の
実施形態について図面を参照しながら説明する。

【００４６】図１は本発明の第１の実施形態に係る半導
体装置であって、４種類の同期信号により制御される４
相無比率型ダイナミックシフトレジスタ回路の回路構成
を示している。図１に示すように、第１の２相クロック
インバータＩ１、第２の２相クロックインバータＩ２及
び第３の２相クロックインバータＩ３がこの順に直列に
接続されている。

【００４７】第１の２相クロックインバータＩ１は、そ
れぞれがｎ型ＭＯＳＦＥＴからなり、負荷素子としての
第１のトランジスタＴ１と、駆動素子としての第２のト
ランジスタＡ２及び第３のトランジスタＴ３とがこの順
に直列に接続されている。第１のトランジスタＴ１は、
ゲートが第１のクロック信号Ｖ１を受け、ドレインが電
源電圧Ｖddを受け、ソースが第１のインバータＩ１の出
力端子Ｃとなり、第２のトランジスタＡ２は、ゲートが
第２のクロック信号Ｖ２を受け、ドレインが出力端子Ｃ
と接続され、第３のトランジスタＴ３は、ゲートが入力
データＶinを受ける入力端子Ｘと接続され、ソースが接
地されている。

【００４８】第２の２相クロックインバータＩ２は、そ
れぞれがｎ型ＭＯＳＦＥＴからなり、負荷素子としての
第４のトランジスタＴ４と、駆動素子としての第５のト
ランジスタＡ５及び第６のトランジスタＴ６とがこの順
に直列に接続されている。第４のトランジスタＴ４は、
ゲートに第３のクロック信号Ｖ３を受け、ドレインが電
源電圧Ｖddを受け、ソースが第２のインバータＩ２の出
力端子Ｅとなり、第５のトランジスタＡ５は、ゲートに
第４のクロック信号Ｖ４を受け、ドレインが出力端子Ｅ
と接続され、第６のトランジスタＴ６は、ゲートが第１
のインバータＩ１の出力端子Ｃと接続され、ソースが接
地されている。

【００４９】第３の２相クロックインバータＩ３は、そ
れぞれがｎ型ＭＯＳＦＥＴからなり、負荷素子としての
第７のトランジスタＴ７と、駆動素子としての第８のト
ランジスタＡ８及び第９のトランジスタＴ９とがこの順
に直列に接続されている。第９のトランジスタＴ９のゲ
ートは第２のインバータＩ２の出力端子Ｅと接続され、
第８のトランジスタＡ８のドレインは出力データＶout
を出力する出力端子Ｙと接続されている。

【００５０】このように、第１の２相クロックインバー
タＩ１、第２の２相クロックインバータＩ２、及び第１
の２相クロックインバータＩ１と同一の構成で且つ同一
の動作を行なう第３の２相クロックインバータＩ３を３
段構成とすることにより、３段の４相無比率形ダイナミ
ックシフトレジスタ回路を実現している。

【００５１】図２は本実施形態に係るダイナミックシフ
トレジスタ回路の第１の２相クロックインバータＩ２の
断面構成を示している。図２に示すように、例えば、ｐ
型シリコンからなる半導体基板１１上には、ＬＯＣＯＳ
膜等からなる素子分離領域１２により区画された素子形
成領域に、第１のトランジスタＴ１、第２のトランジス
タＡ２及び第３のトランジスタＴ３が直列に接続されて
いる。

【００５２】第１のトランジスタＴ１は、半導体基板１
１との間にゲート絶縁膜１３を介在させたゲート電極１
４ｇと、半導体基板１１の上部におけるゲート長方向の
一方の領域にｎ型不純物が拡散されてなるドレイン領域
１４ｄと、半導体基板１１の上部におけるゲート長方向
の他方の領域にｎ型不純物が拡散されてなるソース領域
１４ｓとから構成されている。半導体基板１１における
ゲート電極１４ｇの下側のチャネル領域には、ｐ型不純
物がほぼ均一に拡散されてなる第１のトランジスタＴ１
のしきい値電位制御用拡散層２１が形成されている。

【００５３】第２のトランジスタＡ２は、半導体基板１
１との間にゲート絶縁膜１３を介在させたゲート電極１
５ｇと、半導体基板１１の上部におけるゲート長方向の
一方の領域にｎ型不純物が拡散されてなり、第１のトラ
ンジスタＴ１のソース領域１４ｓと接続されているドレ
イン領域１５ｄと、ゲート長方向の他方の領域にｎ型不
純物が拡散されてなるソース領域１５ｓとから構成され
ている。第２のトランジスタＡ２は非対称チャネルトラ
ンジスタであり、従って、半導体基板１１のゲート電極
１５ｇの下側のチャネル領域には、ソース側部分のしき
い値電位制御用のｐ型不純物濃度がドレイン側部分より
も大きくなるように設定されたしきい値電位制御用拡散
層２２が形成されている。

【００５４】第３のトランジスタＴ３は、半導体基板１
１との間にゲート絶縁膜１３を介在させたゲート電極１
６ｇと、半導体基板１１の上部におけるゲート長方向の
一方の領域にｎ型不純物が拡散されてなり、第２のトラ
ンジスタＡ２のソース領域１５ｓと続されているドレイ
ン領域１６ｄと、ゲート長方向の他方の領域にｎ型不純
物が拡散されてなるソース領域１６ｓとから構成されて
いる。半導体基板１１におけるゲート電極１４ｇの下側
のチャネル領域には、第１のトランジスタＴ１と同様
に、不純物濃度がチャネル方向にほぼ均一なしきい値電
位制御用拡散層２１が形成されている。

【００５５】第１のトランジスタＴ１のドレイン領域１
４ｄは、電源電位Ｖddが印加される、例えば、アルミニ
ウム又は銅等の金属からなる第１の配線１７とコンタク
トを介して接続されており、ゲート電極１４ｇは、図１
に示すように、第１のクロック信号Ｖ１が印加される。
第１のトランジスタＴ１のソース領域１４ｓ及び第２の
トランジスタＡ２のドレイン領域１５ｄは、図１に示す
出力端子Ｃとなる第２の配線１８と接続されており、第
２のトランジスタＡ２のゲート電極１５ｇは、第２のク
ロック信号Ｖ２が印加される。また、第３のトランジス
タＴ３のソース領域１６ｓは接地電位が印加される第３
の配線１９と接続されており、ゲート電極１６ｇは、図
１に示す入力端子Ｘと接続され、入力データＶinが印加
される。

【００５６】以下、前記のように構成された４相無比率
型ダイナミックシフトレジスタ回路の動作を簡単に説明
する。

【００５７】図１において、第１のトランジスタＴ１及
び第２のトランジスタＡ２のオーバラップ容量及び第６
のトランジスタＴ６のゲート容量を第１の容量Ｃｃと
し、第２のトランジスタＡ２のソース基板間の接合容量
及び第３のトランジスタＴ３のドレイン基板間の接合容
量の和を第２の容量Ｃｂとする。同様に、第４のトラン
ジスタＴ４及び第５のトランジスタＡ５のオーバラップ
容量及び第９のトランジスタＴ９のゲート容量を第３の
容量Ｃｅとする。

【００５８】まず、第１のクロック信号Ｖ１が高電位で
且つ第２のクロック信号Ｖ２、第３のクロック信号Ｖ３
及び第４のクロック信号Ｖ４が低電位のときに、第１の
容量Ｃｃをプリチャージし、続いて、第１のクロック信
号を低電位とし、第２のクロック信号Ｖ２を高電位とす
る。これにより、入力データＶinが低電位であるとする
と、第３のトランジスタＴ３が導通していないため、第
１の容量Ｃｃと第２の容量Ｃｂとの間で電荷の分配が起
こり、出力端子Ｃの電位が確定する。

【００５９】ここで、ダイナミックシフトレジスタ回路
が所定の動作を行なえる条件は、前述の式（１）、式
（２）を満たすために、 Ｃｃ ≫ Ｃｂ … （３） が要求されることを述べた。

【００６０】ここでは、さらに、第１の容量Ｃｃは、ゲ
ート容量をＣoxとし、オーバラップ容量をＣovとする
と、 Ｃｃ ＝ Ｃox ＋ Ｃov …（４） となる。また、第２の容量Ｃｂは、ソース基板間の接合
容量をＣsbとし、ドレイン基板間の接合容量をＣdbとす
ると、 Ｃｂ ＝ Ｃsb ＋ Ｃdb …（５） と表わされる。

【００６１】本実施形態の特徴として、図２に示すよう
に、第２のトランジスタＡ２のソース領域１５ｓ及び第
３のトランジスタＴ３のドレイン領域１６ｄの下側に
は、しきい値位制御用の高濃度のｐ型不純物拡散層が形
成されていないため、ソース基板間の接合容量Ｃsbはゲ
ート容量に比べて充分に小さくなり、その結果、条件式
（３）を満足するようになる。

【００６２】さらに、第２のインバータＩ２において、
第４のクロック信号Ｖ４のみが高電位に遷移すると、第
６のトランジスタＴ６が導通しているため、高電位にプ
リチャージされていた第３の容量Ｃｅの電荷は、第５の
トランジスタＡ５と第６のトランジスタＴ６を通して接
地電位へと引き抜かれる。この引き抜きに要する時間
は、第５のトランジスタＡ５と第６のトランジスタＴ６
との飽和電流値に反比例する。

【００６３】ここで、非対称チャネルトランジスタであ
る第５のトランジスタＡ５は、ソース側がドレイン側よ
りも不純物濃度が大きいしきい値電位制御用拡散層２２
を有しているため、該第５のトランジスタＡ５のチャネ
ル領域のソース側部分の電界が充分に大きくなるので、
チャネル領域のソース側部分ではキャリアが速度オーバ
ーシュートを起こす。これにより、飽和電流値が大きく
なるので、電荷の引き抜き時間、すなわち動作速度が向
上することになる。

【００６４】このように、本実施形態によると、ＭＯＳ
トランジスタのチャネル領域におけるしきい値電位制御
用拡散層２２の不純物濃度が、ソース側が大きくドレイ
ン側が小さい濃度勾配を持つように形成されていると共
に、該しきい値電位制御用拡散層２２がソース領域の下
側部分にまでは達しないように設けられているため、サ
ブクォータミクロン以下の領域に達するデザインルール
であっても、確実で且つ高速な動作を行なえる４相無比
率型ダイナミックシフトレジスタ回路を実現できる。

【００６５】図３は本実施形態に係る４相無比率型ダイ
ナミックシフトレジスタ回路の平面構成を示している。
図３において、第１の２相クロックインバータＩ１及び
第２の２相クロックインバータＩ２のみを表わすと共
に、図２に示す構成部材と同一の構成部材には同一の符
号を付すことにより各部材の説明を省略する。また、図
２は図３のII−II線における断面構成図である。

【００６６】図３に示すように、第２の２相クロックイ
ンバータＩ２の第５のトランジスタＡ５は、第２のトラ
ンジスタのゲート電極１５ｇと平行に設けられたゲート
電極２５ｇと該ゲート電極２５ｇのゲート長方向に形成
されたドレイン領域２５ｄ及びソース領域２５ｓとから
なる非対称チャネルトランジスタである。このように、
本実施形態に係るダイナミックシフトレジスタ回路は、
少なくとも非対称チャネルトランジスタである第２のト
ランジスタＡ２及び第５のトランジスタＡ５のゲート電
極１５ｇ、２５ｇが互いに平行となるように設けられて
いることが好ましい。このようにすると、ゲート電極１
５ｇ、２５ｇの下側のチャネル領域に設ける不純物の濃
度勾配を該ゲート電極１５ｇ、２５ｇをマスクして一度
の注入工程で行なえるため、プロセス上の負担が軽減さ
れる。

【００６７】本実施形態においては、３段の２相クロッ
クインバータＩ１〜Ｉ３からなるダイナミックシフトレ
ジスタ回路を説明したが、第１の２相クロックインバー
タＩ１及び第２の２相クロックインバータＩ２が交互に
４段以上接続された多段のシフトレジスタ回路であって
も、本発明の効果を奏することはいうまでもない。

【００６８】また、１つの２相クロックインバータに
は、駆動素子として２つのＭＯＳトランジスタを直列に
接続して用いたが、３つ以上のＭＯＳトランジスタを用
いてもよい。

【００６９】以下、図２及び図３に示したダイナミック
シフト回路の製造方法について図面を参照しながら説明
する。

【００７０】図４（ａ）及び（ｂ）〜図６（ａ）及び
（ｂ）は本発明の第１の実施形態に係る４相無比率型ダ
イナミックシフト回路の製造方法の工程順の断面構成を
示している。

【００７１】まず、図４（ａ）に示すように、ｐ型シリ
コンからなる半導体基板１１の上に、ＬＯＣＯＳ膜から
なる素子分離領域１２を選択的に形成する。続いて、非
対称チャネルトランジスタである第２のトランジスタＡ
２の素子形成領域３０をマスクする第１のレジストパタ
ーン３１を形成し、第１のレジストパターン３１をマス
クとして、注入エネルギーが８０ＫｅＶで注入ドーズ量
が２．０×１０¹³ｃｍ ^-2程度のｐ型ドーパントであるＢ
Ｆ₂ イオンを半導体基板１１に注入することにより、半
導体基板１１の上部に、第１のトランジスタＴ１及び第
３のトランジスタＴ３のしきい値電位制御用拡散層２１
を形成する。

【００７２】次に、図４（ｂ）に示すように、第１のレ
ジストパターン３１を除去した後、半導体基板１１の上
に全面にわたってシリコン酸化膜等からなるゲート絶縁
膜及びポリシリコン等からなる導電性膜を順次堆積す
る。続いて、堆積したゲート絶縁膜及び導電性膜に対し
て、各ゲート電極が互いに平行となるようにパターニン
グを行なって、半導体基板１１との間にゲート絶縁膜１
３をそれぞれ介在させた各ゲート電極１４ｇ、１５ｇ、
１６ｇを形成する。

【００７３】次に、図５（ａ）に示すように、半導体基
板１１の上に、第２のトランジスタＡ２の素子形成領域
３０に開口部３２ａを持つ第２のレジストパターン３２
を形成し、その後、第２のレジストパターン３２をマス
クとして、半導体基板１１に、注入エネルギーが８０Ｋ
ｅＶで注入ドーズ量が２．０×１０¹³ｃｍ^-2程度のｐ型
ドーパントであるＢＦ₂ イオンを、基板面に垂直で且つ
ゲート幅方向に平行な平面となす角度θが７度以上とな
るように傾きを持たせて注入することにより、第２のト
ランジスタＡ２のゲート電極１５ｇの下側の領域に、第
３のトランジスタＴ３のゲート電極１６ｇ側から第１の
トランジスタＴ１のゲート電極１４ｇ側に向かうにつれ
てｐ型不純物濃度が徐々に小さくなるように、第２のト
ランジスタＡ２のしきい値電位制御用拡散層２２を形成
する。

【００７４】ここで、イオンの注入角度である角度θの
値を７度以上としているのは、通常のイオン注入工程に
おいても、イオンの注入角度は基板面に対して垂直では
なく法線に対して最大で７度程度は傾斜させているため
であり、従って、チャネル領域のソース側部分が大きく
なるような濃度勾配を持つ拡散層を形成するには、注入
角度θが７度以上必要となる。なお、この注入角度θ
は、第２のレジストパターン３２の開口部３２ａの壁面
に遮蔽されてしまわない角度がその上限となるため、デ
ザインルール等に応じて最適化する必要がある。

【００７５】次に、図５（ｂ）に示すように、第２のレ
ジストパターン３２を除去した後、各ゲート電極１４
ｇ、１５ｇ、１６ｇをマスクとして、注入エネルギーが
１０ＫｅＶで注入ドーズ量が４．０×１０¹⁴ｃｍ^-2程度
のｎ型ドーパントであるヒ素イオンを半導体基板１１に
注入することにより、半導体基板１１の上部にｎ型の浅
いソースドレイン領域３３を形成する。

【００７６】次に、図６（ａ）に示すように、ゲート電
極１４ｇ、１５ｇ、１６ｇを含む半導体基板１１の上に
全面にわたって、厚さが８０ｎｍ程度のシリコン酸化膜
等からなる絶縁膜（図示せず）を堆積し、堆積した絶縁
膜に対して異方性ドライエッチングを行なって、各ゲー
ト電極１４ｇ、１５ｇ、１６ｇのゲート長方向側の側面
に絶縁膜からなるゲート側壁３４を形成する。続いて、
各ゲート電極１４ｇ、１５ｇ、１６ｇとゲート側壁３４
とをマスクとして、注入エネルギーが４０ＫｅＶで注入
ドーズ量が６．０×１０¹⁵ｃｍ^-2程度のヒ素イオンを注
入することにより、半導体基板１１における第１のトラ
ンジスタＴ１のゲート電極１４ｇのゲート長方向側の領
域にｎ型の深いドレイン領域１４ｄ及びソース領域１４
ｓを形成する。第２のトランジスタＡ２及び第３のトラ
ンジスタＴ３においても同様に、ゲート電極１５ｇのゲ
ート長方向側の領域にｎ型の深いドレイン領域１５ｄ及
びソース領域１５ｓを形成し、ゲート電極１６ｇのゲー
ト長方向側の領域にｎ型の深いドレイン領域１６ｄ及び
ソース領域１６ｓを形成する。

【００７７】ここで、第１のトランジスタＴ１のソース
領域１４ｓと第２のトランジスタＡ２のドレイン領域１
５ｄとは互いの領域が接続されると共に、第２のトラン
ジスタＡ２のソース領域１５ｓと第３のトランジスタＴ
３のドレイン領域１６ｄとは互いの領域が接続される。
また、本実施形態の特徴として、半導体基板１１におけ
る各ソース領域１４ｓ、１５ｓ、１６ｓ及び各ドレイン
領域１４ｄ、１５ｄ、１６ｄの下側の領域には、ｐ型高
濃度不純物拡散層であるしきい値電位制御用拡散層２
１、２２は形成されない。

【００７８】次に、図６（ｂ）に示すように、半導体基
板１１の上に前面にわたってシリコン酸化膜等からなる
層間絶縁膜３５を形成する。続いて、層間絶縁膜３５に
おける第１のトランジスタＴ１のドレイン領域１４ｄ及
びソース領域１４ｓ上にそれぞれコンタクトを設け、各
コンタクト上に第１の配線１７及び第２の配線１８を形
成すると共に、第３のトランジスタＴ３のソース領域１
６ｓ上にもコンタクトを設け、この上に第３の配線１９
を形成する。

【００７９】このように、本実施形態に係る製造方法に
よると、図３に示すように、少なくとも、チャネル領域
に濃度勾配を持つしきい値電位制御用拡散層２２を有す
る非対称チャネルトランジスタである第２のトランジス
タＡ２のゲート電極１５ｇ、２５ｇを互いに平行に配置
するため、不純物濃度が非対称であるチャネル領域を形
成する不純物注入工程を一度の工程で行なうことができ
る。

【００８０】（第１の実施形態の一変形例）以下、本発
明の第１の実施形態の一変形例について図面を参照しな
がら説明する。

【００８１】図７は本実施形態の一変形例に係る半導体
装置であって、２種類の同期信号により制御される２相
無比率型ダイナミックシフトレジスタ回路の回路構成を
示している。図７に示すように、第１のインバータＩ1
1、第２のインバータＩ12及び第３のインバータＩ13が
この順に直列に接続されている。

【００８２】第１のインバータＩ11は、負荷素子として
の第１の抵抗素子Ｒ１と、駆動素子としてのＭＯＳＦＥ
Ｔからなる第１のトランジスタＡ21及び第２のトランジ
スタＴ31とがこの順に直列に接続されている。第１のト
ランジスタＡ21は、ドレインが出力端子となり、ゲート
が第１のクロック信号Ｖ１を受け、第２のトランジスタ
Ｔ31は、ドレインが第１のトランジスタＡ21のソースと
接続され、ゲートが入力データＶinを受ける入力端子Ｘ
と接続され、ソースが接地されている。

【００８３】第２のインバータＩ12は、負荷素子として
の第２の抵抗素子Ｒ４と、駆動素子としてのＭＯＳＦＥ
Ｔからなる第３のトランジスタＡ51及び第４のトランジ
スタＴ61とがこの順に直列に接続されている。第３のト
ランジスタＡ51は、ドレインが出力端子Ｃとなり、ゲー
トが第２のクロック信号Ｖ２を受け、第４のトランジス
タＴ61は、ドレインが第３のトランジスタＡ51のソース
と接続され、ゲートが出力端子Ｃと接続され、ソースが
接地されている。

【００８４】第３のインバータＩ13は、負荷素子として
の第３の抵抗素子Ｒ７と、駆動素子としてのＭＯＳＦＥ
Ｔからなる第５のトランジスタＡ81及び第６のトランジ
スタＴ91とがこの順に直列に接続されている。第５のト
ランジスタＡ81は、ドレインが出力端子Ｙとなり、ゲー
トが第１のクロック信号Ｖ１を受け、第６のトランジス
タＴ91は、ドレインが第５のトランジスタＡ81のソース
と接続され、ゲートが出力端子Ｅと接続され、ソースが
接地されている。

【００８５】本変形例において、第１のトランジスタＡ
21、第３のトランジスタＡ51及び第５のトランジスタＡ
81が、チャネル領域におけるしきい値電位制御用のｐ型
拡散層のソース領域側の不純物濃度がドレイン領域側よ
りも大きい非対称チャネルトランジスタにより構成され
ており、さらに、ソース領域の下側のしきい値電位制御
用のｐ型不純物濃度は、チャネル領域のソース側部分よ
りも小さくなるように設定されているため、このような
２相無比率型ダイナミックシフトレジスタ回路であって
も、所定の動作を行なうための条件式（１）、式（２）
及び式（３）を満たす。

【００８６】このように、本変形例によると、負荷素子
として抵抗素子を用いているため、シフトレジスタ回路
の回路面積を小さくでき、且つ、シフトレジスタ回路と
して確実且つ高速な動作を行なえる。

【００８７】なお、第１の抵抗素子Ｒ１、第２の抵抗素
子Ｒ４及び第３の抵抗素子Ｒ７は、半導体基板にｐ型ド
ーパント又はｎ型ドーパントが拡散された拡散層により
形成されていることがことが好ましい。このようにする
と、回路面積を確実に小さくできる。

【００８８】また、各抵抗素子Ｒ１、Ｒ４、Ｒ７が半導
体基板上に堆積したｐ型又はｎ型のポリシリコン膜によ
り形成されていることが好ましい。このようにすると、
抵抗素子Ｒ１、Ｒ４、Ｒ７をトランジスタの上方に重ね
て形成できるため、回路面積をさらに小さくできる。

【００８９】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００９０】図８は本発明の第２の実施形態に係る半導
体装置である４相無比率型ダイナミックシフトレジスタ
回路の回路構成を示している。図８において、図１に示
す構成要素と同一の構成要素には同一の符号を付すこと
により説明を省略する。

【００９１】第１の実施形態との相違点は、第３のトラ
ンジスタＡ３、第６のトランジスタＡ６及び第９のトラ
ンジスタＡ９が、チャネル領域におけるしきい値電位制
御用拡散層のソース側部分の不純物濃度がドレイン側部
分よりも大きい構成を持つ非対称チャネルトランジスタ
により構成されていることである。さらに、ソース領域
の下側のしきい値電位制御用のｐ型不純物濃度は、チャ
ネル領域のソース側部分よりも小さくなるように設定さ
れている。

【００９２】図９は本実施形態に係るダイナミックシフ
トレジスタ回路の第１の２相クロックインバータＩ１の
断面構成を示している。ここでも、図２に示す構成部材
と同一の構成部材には同一の符号を付すことにより説明
を省略する。図９に示すように、第１の２相クロックイ
ンバータＩ１の第３のトランジスタＡ３におけるゲート
電極１６ｇのチャネル領域には、ソース領域１６ｓ側が
ドレイン領域１６ｄ側よりも濃度が大きいしきい値電位
制御用拡散層２２が形成されている。

【００９３】このように、本実施形態によると、第２の
トランジスタＡ２、第５のトランジスタＡ５及び第８の
トランジスタＡ８だけでなく、ソースが接地されている
第３のトランジスタＡ３、第６のトランジスタＡ６及び
第９のトランジスタＡ９が非対称チャネルトランジスタ
により構成されている。これにより、前述の式（５）の
右辺の第２項に示す第３のトランジスタＡ３のドレイン
基板間の接合容量Ｃdbが小さくなるため、式（２）に示
す条件式をより満たし易くなる。その結果、非対称チャ
ネルトランジスタの飽和電流値は通常のトランジスタの
飽和電流よりも大きいため、容量Ｃｃから第２のトラン
ジスタＡ２及び第３のトランジスタＡ３を通して電荷を
引き抜く速度がより速くなる。同様に、容量Ｃｅから第
２のトランジスタＡ２及び第３のトランジスタＡ３を通
して電荷を引き抜く速度がより速くなるので、サブクォ
ータミクロン以下の領域に達するデザインルールであっ
ても、動作の信頼性が高く且つ高速動作が可能な４相無
比率型ダイナミックシフトレジスタ回路を実現できる。

【００９４】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００９５】図１０は本発明の第２の実施形態に係る半
導体装置である４相無比率型ダイナミックシフトレジス
タ回路の回路構成を示している。図１０において、図８
に示す構成要素と同一の構成要素には同一の符号を付す
ことにより説明を省略する。

【００９６】本実施形態においては、シフトレジスタ回
路を構成するすべてのトランジスタＡ１〜Ａ９が、しき
い値電位制御用拡散層のソース側部分の不純物濃度がド
レイン側部分よりも大きい構成を持つ非対称チャネルト
ランジスタにより構成されており、さらに、各トランジ
スタＡ１〜Ａ９のソース領域の下側のしきい値電位制御
用のｐ型不純物濃度は、チャネル領域のソース側部分よ
りも小さくなるように設定されている。

【００９７】図１１は本実施形態に係るダイナミックシ
フトレジスタ回路の第１の２相クロックインバータＩ１
の断面構成を示している。ここでも、図９に示す構成部
材と同一の構成部材には同一の符号を付すことにより説
明を省略する。図１１に示すように、第１のトランジス
タＡ１におけるゲート電極１４ｇのチャネル領域、第２
のトランジスタＡ２におけるゲート電極１５ｇのチャネ
ル領域、及び第３のトランジスタＡ３におけるゲート電
極１６ｇのチャネル領域は、それぞれ、ソース領域側が
ドレイン領域側よりも濃度が大きいしきい値電位制御用
拡散層２２が形成されている。

【００９８】このように、本実施形態によると、ダイナ
ミックシフトレジスタ回路を構成する駆動素子である各
トランジスタＡ２、Ａ３、Ａ５、Ａ６が非対称チャネル
トランジスタであるため、非対称チャネルトランジスタ
の飽和電流値は通常のトランジスタの飽和電流値よりも
大きいため、容量Ｃｃから第２のトランジスタＡ２及び
第３のトランジスタＡ３を通して電荷を引き抜く速度が
より速くなり、同様に、容量Ｃｅから第２のトランジス
タＡ２及び第３のトランジスタＡ３を通して電荷を引き
抜く速度がより速くなる。

【００９９】さらに、ダイナミックシフトレジスタ回路
を構成する負荷素子である各トランジスタＡ１、Ａ４が
非対称チャネルトランジスタであるため、第１のインバ
ータＩ１においては第１のクロック信号Ｖ１が高電位に
遷移する際に、また、第２のインバータＩ２においては
第３のクロック信号Ｖ３が高電位に遷移する際に、非対
称チャネルトランジスタの飽和電流値は通常のトランジ
スタの飽和電流値よりも大きいため、プリチャージ動作
を高速に行なえるようになる。その結果、サブクォータ
ミクロン以下の領域に達するデザインルールであって
も、動作の信頼性が高く且つより高速動作が可能な４相
無比率型ダイナミックシフトレジスタ回路を実現でき
る。

【０１００】以下、第３の実施形態に係る４相無比率型
ダイナミックシフトレジスタ回路の製造方法における第
１の実施形態と相違する工程について説明する。

【０１０１】図１２（ａ）、（ｂ）及び図１３（ａ）、
（ｂ）は本実施形態に係る４相無比率型ダイナミックシ
フト回路の製造方法の工程順の断面構成を示している。

【０１０２】まず、図１２（ａ）に示すように、ｐ型シ
リコンからなる半導体基板１１の上に、ＬＯＣＯＳ膜か
らなる素子分離領域１２を選択的に形成する。その後、
半導体基板１１の上に全面にわたってシリコン酸化膜等
からなるゲート絶縁膜及びポリシリコン等からなる導電
性膜を順次堆積する。続いて、堆積したゲート絶縁膜及
び導電性膜に対して、各ゲート電極が互いに平行となる
ようにパターニングを行なって、半導体基板１１との間
にゲート絶縁膜１３をそれぞれ介在させた各ゲート電極
１４ｇ、１５ｇ、１６ｇを形成する。

【０１０３】次に、図１２（ｂ）に示すように、各ゲー
ト電極１４ｇ、１５ｇ、１６ｇをマスクとして、半導体
基板１１に、注入エネルギーが８０ＫｅＶで注入ドーズ
量が２．０×１０¹³ｃｍ^-2程度のｐ型ドーパントである
ＢＦ₂ イオンを、基板面に垂直で且つゲート幅方向に平
行な平面となす角度θが７度以上となるように傾きを持
たせて注入することにより、各ゲート電極１４ｇ、１５
ｇ、１６ｇの下側の領域に、第３のトランジスタＴ３の
ゲート電極１６ｇ側から第１のトランジスタＴ１のゲー
ト電極１４ｇ側に向かうにつれてｐ型不純物濃度が徐々
に小さくなるように、各トランジスタＡ１〜Ａ３のしき
い値電位制御用拡散層２２をそれぞれ形成する。なお、
この注入角度θは、互いに平行に配置された各ゲート電
極１４ｇ、１５ｇ、１６ｇ同士の間隔や高さ方向の寸法
にもよるが、例えば、ゲート電極１５ｇがゲート電極１
６ｇに遮蔽されてしまわない角度がその上限となるた
め、デザインルール等に応じて最適化する必要がある。

【０１０４】次に、図１３（ａ）に示すように、各ゲー
ト電極１４ｇ、１５ｇ、１６ｇをマスクとして、注入エ
ネルギーが１０ＫｅＶで注入ドーズ量が４．０×１０¹⁴
ｃｍ ^-2程度のヒ素イオンを半導体基板１１に注入するこ
とにより、半導体基板１１の上部にｎ型の浅いソースド
レイン領域３３を形成する。

【０１０５】次に、図１３（ｂ）に示すように、ゲート
電極１４ｇ、１５ｇ、１６ｇを含む半導体基板１１の上
に全面にわたって、厚さが８０ｎｍ程度のシリコン酸化
膜等からなる絶縁膜（図示せず）を堆積し、堆積した絶
縁膜に対して異方性ドライエッチングを行なって、各ゲ
ート電極１４ｇ、１５ｇ、１６ｇのゲート長方向側の側
面に絶縁膜からなるゲート側壁３４を形成する。続い
て、各ゲート電極１４ｇ、１５ｇ、１６ｇとゲート側壁
３４とをマスクとして、注入エネルギーが４０ＫｅＶで
注入ドーズ量が６．０×１０¹⁵ｃｍ^-2程度のヒ素イオン
を注入することにより、半導体基板１１における第１の
トランジスタＴ１のゲート電極１４ｇのゲート長方向側
の領域にｎ型の深いドレイン領域１４ｄ及びソース領域
１４ｓを形成し、第２のトランジスタＡ２及び第３のト
ランジスタＴ３においても同様に、ドレイン領域１５
ｄ、１６ｄ及びソース領域１５ｓ、１６ｓを形成する。

【０１０６】このように、本実施形態に係る製造方法に
よると、チャネル領域に濃度勾配を持つしきい値電位制
御用拡散層２２を有する非対称チャネルトランジスタで
あるゲート電極１４ｇ、１５ｇ、１６ｇを互いに平行に
配置するため、不純物濃度が非対称であるチャネル領域
を形成する不純物注入工程を一度の工程で行なうことが
できる。

【０１０７】

【発明の効果】本発明に係る第１の半導体装置による
と、非対称チャネルトランジスタを有しているため、チ
ャネル領域において、相対的に電位が低いソース側の電
界が大きくなるので、しきい値電位制御用の不純物濃度
を均一とする場合よりも、チャネル領域のソース側部分
の飽和電流値が大きくなり、このため、非対称チャネル
トランジスタの動作速度が向上する。また、ソース基板
間の接合容量がゲート容量と比べて十分に小さくなるた
め、特に、ソースが接地されていないＭＩＳトランジス
タのドレインの電位が低下しないので、デザインルール
がサブクォータミクロン以下の領域に達しても、該ＭＩ
Ｓトランジスタが確実に動作する。

【０１０８】第１の半導体装置において、負荷素子が第
１導電型のＭＩＳトランジスタであると、インバータ回
路を２相クロックインバータにできるので、該インバー
タを２段以上接続すれば、４相無比率型ダイナミックシ
フトレジスタを確実に構成できる。

【０１０９】第１の半導体装置において、負荷素子が抵
抗素子であると、回路面積を小さくできる。この場合
に、抵抗素子が半導体基板に不純物が拡散された拡散層
からなると、抵抗素子を確実に形成でき、また、抵抗素
子がポリシリコンからなると、該抵抗素子をＭＩＳトラ
ンジスタの上方に積層して形成できるため、さらに回路
面積を小さくできる。

【０１１０】本発明に係る第２の半導体装置によると、
各インバータ回路が駆動素子として２以上の複数のＭＩ
Ｓトランジスタを含む構成であっても、ＭＩＳトランジ
スタのうちソースが接地されていないＭＩＳトランジス
タが非対称チャネルトランジスタであるため、チャネル
領域において相対的に電位が低いソース側の電界が大き
くなるので、チャネル領域のソース側部分の飽和電流値
が大きくなり、その結果、非対称チャネルトランジスタ
の動作速度が向上する。また、ソース基板間の接合容量
がゲート容量と比べて十分に小さくなるため、特に、ソ
ースが接地されていないＭＩＳトランジスタのドレイン
の電位が低下しないので、デザインルールがサブクォー
タミクロン以下の領域に達しても、該ＭＩＳトランジス
タが確実に動作する。

【０１１１】第２の半導体装置において、複数の駆動素
子のうちソースが接地されているＭＩＳトランジスタが
非対称チャネルトランジスタであると、該ＭＩＳトラン
ジスタのドレイン基板間の接合容量が小さくなるので、
より動作が高速となる。

【０１１２】この場合に、負荷素子が第１導電型の非対
称チャネルトランジスタからなると、負荷素子となるＭ
ＩＳトランジスタのゲートに一のクロック信号を入力
し、複数の駆動素子のうちのいずれかのＭＩＳトランジ
スタに他のクロック信号を入力すると、２相クロックイ
ンバータを構成でき、構成された２相クロックインバー
タを２段以上接続すれば、４相無比率型ダイナミックシ
フトレジスタを容易に実現できる。また、非対称チャネ
ルトランジスタは駆動能力が高いので、プリチャージチ
ャージ動作を短時間で行なえる。

【０１１３】本発明に係る第３の半導体装置によると、
４相無比率ダイナミックレジスタ回路であっても、ソー
スが接地されていない第２のＭＩＳトランジスタ及び第
５のＭＩＳトランジスタが非対称チャネルトランジスタ
であるため、チャネル領域において、相対的に電位が低
いソース側の電界が大きくなるので、チャネル領域のソ
ース側部分の飽和電流値が大きくなり、その結果、非対
称チャネルトランジスタの動作速度が向上する。また、
ソース基板間の接合容量がゲート容量と比べて十分に小
さくなるため、特に、ソースが接地されていないＭＩＳ
トランジスタのドレインの電位が低下しないので、デザ
インルールがサブクォータミクロン以下の領域に達して
も、該ＭＩＳトランジスタが確実に動作する。

【０１１４】第３の半導体装置において、第３又は第６
のＭＩＳトランジスタが非対称チャネルトランジスタで
あると、該第３又は第６のＭＩＳトランジスタのドレイ
ン基板間の接合容量が小さくなるので、より動作が高速
となる。

【０１１５】この場合に、第１又は第４のＭＩＳトラン
ジスタが非対称チャネルトランジスタであると、プリチ
ャージチャージ動作を高速に行なえる。

【０１１６】第３の半導体装置において、半導体基板上
における、第１のＭＩＳトランジスタ、第２のＭＩＳト
ランジスタ及び第３のＭＩＳトランジスタのゲートは互
いに平行に設けられていると、非対称チャネルを形成す
る際に、非対称チャネルトランジスタの各ゲートをマス
クとして用いれば、しきい値電位制御用の注入工程を一
度に行なえると共に、半導体装置のチップ面積を小さく
できる。

【０１１７】本発明に係る第１の半導体装置の製造方法
によると、少なくとも第２のＭＩＳトランジスタ同士で
互いに平行に形成した後、第２のＭＩＳトランジスタの
ゲートをマスクとして、半導体基板に基板の法線に対し
て所定の角度でしきい値電位制御用の不純物を注入する
ため、本発明に係る第３の半導体装置を確実に得ること
ができる。

【０１１８】本発明に係る第２の半導体装置の製造方法
によると、各トランジスタ同士で互いに平行に設けられ
たゲートをマスクとして、半導体基板に基板の法線に対
して所定の角度でしきい値電位制御用の不純物を注入す
るため、４相無比率型ダイナミックシフトレジスタ回路
を構成するすべてのＭＩＳトランジスタを非対称チャネ
ルトランジスタとして形成できる。さらに、各ゲートを
平行に設けているため、より回路面積を小さくできる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置を示
す回路図である。

【図２】本発明の第１の実施形態に係る半導体装置を示
す構成断面図である。

【図３】本発明の第１の実施形態に係る半導体装置を示
す平面図である。

【図４】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体装置の製造方法を示す工程順の構成断面図で
ある。

【図５】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体装置の製造方法を示す工程順の構成断面図で
ある。

【図６】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体装置の製造方法を示す工程順の構成断面図で
ある。

【図７】本発明の第１の実施形態の一変形例に係る半導
体装置を示す回路図である。

【図８】本発明の第２の実施形態に係る半導体装置を示
す回路図である。

【図９】本発明の第２の実施形態に係る半導体装置を示
す構成断面図である。

【図１０】本発明の第３の実施形態に係る半導体装置を
示す回路図である。

【図１１】本発明の第３の実施形態に係る半導体装置を
示す構成断面図である。

【図１２】（ａ）及び（ｂ）は本発明の第３の実施形態
に係る半導体装置の製造方法を示す工程順の構成断面図
である。

【図１３】（ａ）及び（ｂ）は本発明の第３の実施形態
に係る半導体装置の製造方法を示す工程順の構成断面図
である。

【図１４】従来の半導体装置を示す回路図である。

【符号の説明】

Ｉ１ 第１の２相クロックインバータ Ｉ２ 第２の２相クロックインバータ Ｉ３ 第３の２相クロックインバータ Ｔ１ 第１のトランジスタ（負荷素子） Ａ２ 第２のトランジスタ（非対称チャネルトラン
ジスタ） Ｔ３ 第３のトランジスタ（駆動素子） Ａ３ 第３のトランジスタ（非対称チャネルトラン
ジスタ） Ｔ４ 第４のトランジスタ（駆動素子） Ａ４ 第４のトランジスタ（非対称チャネルトラン
ジスタ） Ａ５ 第５のトランジスタ（非対称チャネルトラン
ジスタ） Ｔ６ 第６のトランジスタ（駆動素子） Ａ６ 第６のトランジスタ（非対称チャネルトラン
ジスタ） Ｔ７ 第７のトランジスタ（駆動素子） Ａ７ 第７のトランジスタ（非対称チャネルトラン
ジスタ） Ａ８ 第８のトランジスタ（非対称チャネルトラン
ジスタ） Ｔ９ 第９のトランジスタ（駆動素子） Ａ９ 第９のトランジスタ（非対称チャネルトラン
ジスタ） １１ 半導体基板 １２ 素子分離領域 １３ ゲート絶縁膜 １４ｇ ゲート電極 １４ｄ ドレイン領域 １４ｓ ソース領域 １５ｇ ゲート電極 １５ｄ ドレイン領域 １５ｓ ソース領域 １６ｇ ゲート電極 １６ｄ ドレイン領域 １６ｓ ソース領域 １７ 第１の配線 １８ 第２の配線 １９ 第３の配線 ２１ しきい値電位制御用拡散層 ２２ しきい値電位制御用拡散層 ２５ｇ ゲート電極 ２５ｄ ドレイン領域 ２５ｓ ソース領域 ３０ 素子形成領域 ３１ 第１のレジストパターン ３２ 第２のレジストパターン ３３ 浅いソースドレイン領域 ３４ ゲート側壁 Ｉ11 第１のインバータ Ｉ12 第２のインバータ Ｉ13 第３のインバータ Ｒ１ 第１の抵抗素子（負荷素子） Ｒ４ 第２の抵抗素子（負荷素子） Ｒ７ 第３の抵抗素子（負荷素子） Ａ21 第１のトランジスタ（非対称チャネルトラン
ジスタ） Ｔ31 第２のトランジスタ（駆動素子） Ａ51 第３のトランジスタ（非対称チャネルトラン
ジスタ） Ｔ61 第４のトランジスタ（駆動素子） Ａ81 第５のトランジスタ（非対称チャネルトラン
ジスタ） Ｔ91 第６のトランジスタ（駆動素子）

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AB04 AB10 AC10 BB05 BB18 BC00 BC03 BC05 BD04 BG12 DA00 DA25 5J056 AA00 AA03 BB07 BB17 CC18 DD13 DD28 FF01 HH00 HH01 HH02 KK02

Claims (14)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されており、 それぞれが、負荷素子と、ドレインが出力端子である第
   １導電型の第１のＭＩＳトランジスタと、ゲートが入力
   端子でありソースが接地された第１導電型の第２のＭＩ
   Ｓトランジスタとがこの順に直列に接続された複数のイ
   ンバータ回路が直列に接続されてなるダイナミック型論
   理回路を備え、 前記第１のＭＩＳトランジスタ及び第２のＭＩＳトラン
   ジスタのうちの少なくとも一方は、ＭＩＳトランジスタ
   のチャネル領域におけるソース側の第２導電型の不純物
   濃度が前記チャネル領域におけるドレイン側の第２導電
   型の不純物濃度よりも大きい非対称チャネルトランジス
   タであり、 前記非対称チャネルトランジスタにおけるソースの下側
   の第２導電型の不純物濃度は、前記チャネル領域のソー
   ス側の第２導電型の不純物濃度よりも小さいことを特徴
   とする半導体装置。
2. 【請求項２】 前記負荷素子は第１導電型のＭＩＳトラ
   ンジスタであることを特徴とする請求項１に記載の半導
   体装置。
3. 【請求項３】 前記負荷素子は抵抗素子であることを特
   徴とする請求項１に記載の半導体装置。
4. 【請求項４】 前記抵抗素子は前記半導体基板に不純物
   が拡散された拡散層からなることを特徴とする請求項３
   に記載の半導体装置。
5. 【請求項５】 前記抵抗素子はポリシリコンからなるこ
   とを特徴とする請求項３に記載の半導体装置。
6. 【請求項６】 半導体基板上に形成されており、それぞ
   れが負荷素子と複数の駆動素子とを含む複数のインバー
   タ回路が直列に接続されてなるダイナミック型論理回路
   を備え、 前記複数の駆動素子はそれぞれ第１導電型のＭＩＳトラ
   ンジスタであり、 前記複数のＭＩＳトランジスタのうち、１つはソースが
   接地されており、残りのうちの１つは前記負荷素子と接
   続され且つ前記インバータ回路の出力端子であるドレイ
   ンを有しており、 前記ＭＩＳトランジスタのうちソースが接地されていな
   いＭＩＳトランジスタは、チャネル領域におけるソース
   側の第２導電型の不純物濃度が前記チャネル領域におけ
   るドレイン側の第２導電型の不純物濃度よりも大きい非
   対称チャネルトランジスタであり、 前記非対称チャネルトランジスタにおけるソースの下側
   の第２導電型の不純物濃度は、前記チャネル領域のソー
   ス側の第２導電型の不純物濃度よりも小さいことを特徴
   とする半導体装置。
7. 【請求項７】 前記複数の駆動素子のうち、ソースが接
   地されているＭＩＳトランジスタは前記非対称チャネル
   トランジスタであることを特徴とする請求項６に記載の
   半導体装置。
8. 【請求項８】 前記負荷素子は、第１導電型の前記非対
   称チャネルトランジスタからなることを特徴とする請求
   項７に記載の半導体装置。
9. 【請求項９】 半導体基板上に形成されており、 ゲートに第１のクロック信号を受ける第１導電型の第１
   のＭＩＳトランジスタと、出力端子となるドレインが前
   記第１のＭＩＳトランジスタと接続され、ゲートに第２
   のクロック信号を受ける第１導電型の第２のＭＩＳトラ
   ンジスタと、ドレインが前記第２のＭＩＳトランジスタ
   と接続され、ゲートに入力信号を受け、ソースが接地さ
   れた第１導電型の第３のＭＩＳトランジスタとにより構
   成される第１の２相クロックインバータ回路と、 ゲートに第３のクロック信号を受ける第１導電型の第４
   のＭＩＳトランジスタと、出力端子となるドレインが前
   記第４のＭＩＳトランジスタと接続され、ゲートに第４
   のクロック信号を受ける第１導電型の第５のＭＩＳトラ
   ンジスタと、ドレインが前記第５のＭＩＳトランジスタ
   と接続され、ゲートに入力信号を受け、ソースが接地さ
   れた第１導電型の第６のＭＩＳトランジスタとにより構
   成される第２の２相クロックインバータ回路とを有する
   ４相無比率型ダイナミックシフトレジスタ回路を備え、 少なくとも前記第２のＭＩＳトランジスタ及び第５のＭ
   ＩＳトランジスタは、チャネル領域におけるソース側の
   第２導電型の不純物濃度が前記チャネル領域におけるド
   レイン側の第２導電型の不純物濃度よりも大きい非対称
   チャネルトランジスタであり、 前記非対称チャネルトランジスタにおけるソースの下側
   の第２導電型の不純物濃度は、前記チャネル領域のソー
   ス側の第２導電型の不純物濃度よりも小さいことを特徴
   とする半導体装置。
10. 【請求項１０】 前記第３のＭＩＳトランジスタ又は前
    記第６のＭＩＳトランジスタは、前記非対称チャネルト
    ランジスタであることを特徴とする請求項９に記載の半
    導体装置。
11. 【請求項１１】 前記第１のＭＩＳトランジスタ又は前
    記第４のＭＩＳトランジスタは、前記非対称チャネルト
    ランジスタであることを特徴とする請求項１０に記載の
    半導体装置。
12. 【請求項１２】 前記半導体基板上における、前記第１
    のＭＩＳトランジスタ、第２のＭＩＳトランジスタ及び
    第３のＭＩＳトランジスタのゲートは互いに平行に設け
    られていることを特徴とする請求項９に記載の半導体装
    置。
13. 【請求項１３】 それぞれがゲートに第１のクロック信
    号を受ける第１導電型の第１のＭＩＳトランジスタと、
    出力端子となるドレインが前記第１のＭＩＳトランジス
    タと接続され、ゲートに第２のクロック信号を受ける第
    １導電型の第２のＭＩＳトランジスタと、ドレインが前
    記第２のＭＩＳトランジスタと接続され、ゲートに入力
    信号を受け、ソースが接地された第１導電型の第３のＭ
    ＩＳトランジスタとにより構成される、少なくとも２段
    の２相クロックインバータ回路からなる４相無比率型ダ
    イナミックシフトレジスタ回路を含む半導体装置の製造
    方法であって、 第２導電型の半導体基板の上に前記第２のＭＩＳトラン
    ジスタの素子形成領域をマスクする第１のマスクパター
    ンを形成し、該第１のマスクパターンを用いて、前記半
    導体基板に対して第２導電型の不純物イオンを注入する
    ことにより、前記半導体基板に、前記第１のＭＩＳトラ
    ンジスタ及び第３のＭＩＳトランジスタのしきい値電位
    制御用の拡散層を形成する工程と、 前記第１のマスクパターンを除去した後、前記半導体基
    板の上に全面にわたってゲート絶縁膜と導電性膜とを順
    次堆積する工程と、 前記導電性膜及びゲート絶縁膜に対して選択的にエッチ
    ングを行なって前記半導体基板の上面を露出させること
    により、前記半導体基板の上に、前記ゲート絶縁膜を介
    在させた前記導電性膜からなる前記第１のＭＩＳトラン
    ジスタ、第２のＭＩＳトランジスタ及び第３のＭＩＳト
    ランジスタのゲートを、少なくとも第２のＭＩＳトラン
    ジスタ同士で互いに平行に形成する工程と、 前記半導体基板上に前記第２のＭＩＳトランジスタの素
    子形成領域に開口部を持つ第２のマスクパターンを形成
    し、該第２のマスクパターン及び前記第２のＭＩＳトラ
    ンジスタのゲートをマスクとして、前記半導体基板に、
    第２導電型の不純物イオンを基板面に垂直で且つゲート
    幅方向に平行な平面に対してゲート長方向の一方向側に
    角度が７度以上の傾きを持たせて注入することにより、
    前記第２のＭＩＳトランジスタのゲートの下側の領域
    に、前記ゲート長方向の一方側から他方側に向かうにつ
    れて第２導電型の不純物濃度が徐々に小さくなるよう
    に、第２のＭＩＳトランジスタのしきい値電位制御用の
    拡散層を形成する工程と、 前記第２のマスクパターンを除去した後、前記各ゲート
    をマスクとして、前記半導体基板に第１導電型の不純物
    イオンを注入することにより、前記半導体基板における
    ゲート長方向の領域にソース又はドレインを形成する工
    程とを備えていることを特徴とする半導体装置の製造方
    法。
14. 【請求項１４】 それぞれがゲートに第１のクロック信
    号を受ける第１導電型の第１のＭＩＳトランジスタと、
    出力端子となるドレインが前記第１のＭＩＳトランジス
    タと接続され、ゲートに第２のクロック信号を受ける第
    １導電型の第２のＭＩＳトランジスタと、ドレインが前
    記第２のＭＩＳトランジスタと接続され、ゲートに入力
    信号を受け、ソースが接地された第１導電型の第３のＭ
    ＩＳトランジスタとにより構成される、少なくとも２段
    の２相クロックインバータ回路からなる４相無比率型ダ
    イナミックシフトレジスタ回路を含む半導体装置の製造
    方法であって、 第２導電型の半導体基板の上に全面にわたってゲート絶
    縁膜と導電性膜とを順次堆積する工程と、 前記導電性膜及びゲート絶縁膜に対して選択的にエッチ
    ングを行なって前記半導体基板の上面を露出させること
    により、前記半導体基板の上に、前記ゲート絶縁膜を介
    在させた前記導電性膜からなり且つ互いに平行な、前記
    第１のＭＩＳトランジスタ、第２のＭＩＳトランジスタ
    及び第３のＭＩＳトランジスタのゲートを形成する工程
    と、 前記各ゲートをマスクとして、前記半導体基板に、第２
    導電型の不純物イオンを基板面に垂直で且つゲート幅方
    向に平行な平面に対してゲート長方向の一方向側に角度
    が７度以上の傾きを持たせて注入することにより、前記
    半導体基板における前記各ゲートの下側の領域に、前記
    ゲート長方向の一方側から他方側に向かうにつれて第２
    導電型の不純物濃度が徐々に小さくなるように、前記各
    ＭＩＳトランジスタのしきい値電位制御用の拡散層を形
    成する工程と、 前記各ゲートをマスクとして、前記半導体基板に第１導
    電型の不純物イオンを注入することにより、前記半導体
    基板におけるゲート長方向の領域にソース又はドレイン
    を形成する工程とを備えていることを特徴とする半導体
    装置の製造方法。