JP4036096B2 - モノトニック動型−静型疑似ｎｍｏｓ論理回路およびロジックゲートアレイ形成方法 - Google Patents

モノトニック動型−静型疑似ｎｍｏｓ論理回路およびロジックゲートアレイ形成方法 Download PDF

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Description

本発明はＣＭＯＳゲートアレイに関する。本発明はまた縦型超薄ボディトランジスタに関する。本発明はさらにモノトニック動型−静型疑似ＮＭＯＳ（Ｎ型金属酸化膜半導体）論理回路に関する。
ＣＭＯＳ技術は低電力消費、高密度集積、低製造コストの利点によってデジタル集積回路に使用されている。ＣＭＯＳ技術はアナログ集積回路にも使用されている。
通信装置、産業用制御装置、自動車電子技術等のマイクロ電子構成要素を使用した技術は、より特定化された集積回路を必要としている。進展する半導体の開発では、特定用途向け集積回路（ＡＳＩＣ）を提供する最新で安価な方法としてゲートアレイおよび標準電池が使用されている。ＡＳＩＣは単体チップの上にシステム全体あるいはその大部分を搭載でき、デジタル機能のみではなくアナログ機能も実行できる集積回路である。
ゲートアレイはＡＳＩＣ設計に使用される。ＣＭＯＳゲートアレイは新規な回路機能を提供するために金属型接触マスクのみを追加的に必要とする製造前の（例えば同一）セルのマトリクスであると言える。ゆえに、ゲートアレイ技術は低コストで効果的に顧客の要求に素早く応える。ゲートアレイは静型ＣＭＯＳや２極エミッタ結合ロジックを含む様々な回路技術や処理技術を使用して利用できる。
発明が解決しようとする課題および課題を解決するための手段
本発明はモノトニック動型−静型疑似ＮＭＯＳ論理回路を提供する。モノトニック動型−静型疑似ＮＭＯＳ論理回路は、クロック入力部およびクロック入力部に低クロック信号が提供された際に予備高充電されるように構成された出力部を有する動型論理回路を含む。モノトニック動型−静型疑似ＮＭＯＳ論理回路は、クロックバー入力部およびクロックバー入力部に高い値のクロック補完信号が提供された際に予備低充電されるように構成された出力部を有する静型論理回路をさらに含む。
本発明の１特徴では、静型論理回路は動型論理回路の出力部に結合したロジック入力部を有する。本発明の別特徴では、動型論理回路は静型論理回路の出力部に結合されたロジック入力部を有する。
本発明の１特徴では、動型論理回路はクロック入力部を提供する制御電極を有したｐ型トランジスタ、および電圧源と動型論理回路の出力部との間に延長するチャネルを含む。動型論理回路は、ロジック機能を提供するように構成され、低電圧と予備高充電されるように構成された出力部との間で結合された論理回路をさらに含む。
本発明の別特徴では、静型論理回路はクロック入力部を提供する制御電極を有するｐ型トランジスタ、および電圧源と静型論理回路の出力部との間に延長するチャネルを含む。静型論理回路は、低電圧と予備低充電されるように構成された出力との間で結合し、ロジック機能を提供するように構成された論理回路をさらに含む。
本発明の別特徴は複数の互いに結合した縦型超薄トランジスタを含むロジックゲートアレイを提供する。
以下では本発明の好適実施例を添付図面を利用して説明する。
図１は従来技術の静型ＣＭＯＳ論理回路１０を示している。静型ＣＭＯＳ論理回路の持つ１問題点は、それぞれの入力部１２、１４は２つのゲート、ＮＭＯＳトランジスタのゲートおよびＰＭＯＳ（Ｐ型金属酸化膜半導体）トランジスタのゲートを駆動しなければならないことである。入力部１２はゲート１６、１８を駆動し、入力部１４はゲート２０、２２を駆動する。ゆえに、相互接続させるためには大きな静型ＣＭＯＳ回路領域および多数の金属配線レベルが要される。
静型ＣＭＯＳ論理回路の別問題点は、ＰＭＯＳトランジスタではそのサイズが類似の場合に正孔移動度は電子移動度の約３倍低いことである。ゆえに、スイッチング過渡電流は著しく非対称である。単純インバータの容量性負荷の充電過渡電流は、放電過渡電流よりも長時間を要する。それを補う目的で、幅あるいはサイズの大きなＰＭＯＳを製造して対称スイッチングを提供することが多い。しかしながら、これによって標遊容量性負荷が増加するため、回路に使用する領域が増大し、領域使用は非効果的となる。
図２および図３は、モノトニック静型ＣＭＯＳ論理回路（ロジックゲート）２４、４０を示している。回路２４は、回路２４が遅い上昇遅延の犠牲を伴う速い降下遅延を有するようなサイズの装置を含む低スキュー論理回路である。回路４０は速いプルアップを提供するように構成された高スキュー論理回路である。
回路２４は入力部２６、２８を有する。入力部２６はゲート３０、３２を駆動し、入力部２８はゲート３４、３６を駆動する。回路４０は入力部４２、４４を有する。入力部４２はゲート４６、４８を駆動し、入力部４４はゲート５０、５２を駆動する。クロック入力部ＣＬＫは回路２４のゲート４０に提供され、補完クロック信号ＣＬＫ ＢＡＲは回路４０のゲート５６に提供される。ＣＬＫが低い場合、論理回路２４の出力部はロジック１まで予備充電され、論理回路４０の出力部はロジック０まで予備充電される。ＣＬＫの評価段階中では、論理回路２４の出力部は１から０に切り換えられるか、あるいは予備充電値のままである。同様に、論理回路４０の出力部は０から１に切り換えられるか、あるいは予備充電値のままである。モノトニック静型論理回路の経路は、交互に並んだ低スキューおよび高スキュー論理回路でなければならない。低スキュー論理回路は高スキュー論理回路を駆動し、その逆も同様である。
モノトニック静型ＣＭＯＳ論理回路は技術的に知られており、たとえば「モノトニック静型ＣＭＯＳおよび双型ＶＴ技術」（Ｔ．Ｔｈｏｒｐ、Ｇ．Ｙｅｅ、Ｃ．Ｓｅｃｈｅｎ、Ｉｎｔ．Ｓｙｍ．Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｄｅｓｉｇｎ、Ｓａｎ Ｄｉｅｇｏ、８月１６〜１７日、１９９９年、１５１〜１５５頁）に詳述されている。回路２４では、クロックＣＬＫを使用して出力ノード３８をＶＤＤに予備充電することでＰＭＯＳを介した多大な充電時間を避けている。クロックＣＬＫが低い時、ＰＭＯＳトランジスタ４０は接触しており、出力ロード静電容量はＶＤＤに予備充電される。同様にして、補完論理回路４０（図３）では、補完クロック電圧ＣＬＫ ＢＡＲが高い時に、出力５４は低電圧あるいは接地に予備充電される。
論理回路の出力部は高プレセット（予備充電）（プルダウン回路２４の場合）あるいは低プレセット（プルアップ回路４０の場合）されるため、論理回路は評価中にその出力値のままか、あるいは他方に切り換わる。これはモノトニック動作（Ｍｏｎｏｔｏｎｉｃ Ｂｅｈａｖｉｏｒ）と呼ばれる。たとえば、プルダウン論理回路で可能な出力移行は０から０、１から１および０から１のみである。これは、出力が次の移行、０から０、１から１、０から１、１から０の何れも実行できる通常の静型ＣＭＯＳ回路とは対照的である。論理回路２４、４０は、第一タイプの回路、第二タイプの回路、第一タイプの回路等で継続接続される。
より具体的には、論理回路は低スキューＮＡＮＤである。ＣＬＫが低い時に、論理回路２４は予備高充電される。回路２４の評価はＣＬＫが高い時に起こる。出力部３８は１から０に切り替わるか、そのままである。論理回路４０は高スキューＮＡＮＤである。ＣＬＫが低くＣＬＫ ＢＡＲが高い時に、回路４０は予備低充電される。回路４０の評価はＣＬＫが高い（ＣＬＫ ＢＡＲが低い）時に起こる。出力５４は０から１に切り替わるか、そのままである。
回路は、入力部の適切なロジックの最適化および回路の配列により回路を介する信号の遅延および電力消費を最小化するように配置できる。これは入力データの何れかが高くなる以前、および回路に対するこれらの入力のモノトニックロジック評価以前に回路のノードが予備充電されるために、可能である。装置のサイズは充電ノードをすばやく放電し、放電ノードにすばやく充電するように最適化できる。従来の静型ＣＭＯＳロジックと比較して１．５倍速の改良があり、領域は１．５倍減された。
合成およびロジック最適化に関して、「モノトニック静型ＣＭＯＳおよび双型ＶＴ技術」（Ｔ．Ｔｈｏｒｐ、Ｇ．Ｙｅｅ、Ｃ．Ｓｅｃｈｅｎ、Ｉｎｔ．Ｓｙｍ．Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｄｅｓｉｇｎ、Ｓａｎ Ｄｉｅｇｏ、８月１６〜１７日、１９９９年、１５１〜１５５頁）が詳述されている。この論文は、モノトニックロジックは無変換式であり、中間インバーションを含まない回路にマップされなければならないことを指摘している。回路にユーネイト（ｕｎａｔｅ）表示を発生させて論理回路中で中間インバータを取り除くことができる。ユーネイト表示発生には正および負信号フェーズに対する別々のロジックコーンが必要となるためにロジック複製が必要であろう。ユーネイト表示発生後、例えば同時２色化技術マッピングアルゴリズムを使用して回路をモノトニック静型ＣＭＯＳゲートにマップさせ、ユーネイト回路の無変換機能を低スキューおよび高スキューロジックゲートの交互パターンに融合させる。「複合静型ゲートを使用したドミノロジック合成」（Ｔ．Ｔｈｏｒｐ、Ｇ．Ｙｅｅ、Ｃ．Ｓｅｃｈｅｎ、ＩＥＥＥ／ＡＣＭ Ｉｎｔ．Ｃｏｎｆ．Ｏｎ Ｃｏｍｐｕｔｅｒ−Ａｉｄｅｄ Ｄｅｓｉｇｎ、２４２〜２４７頁、１９９８年参照）。
ＹｅｅとＳｅｃｈｅｎは、以下の２色化マッピングアルゴリズムは、それぞれの低スキューゲートがユーザ規定限度より長いプルダウン経路を持たず、それぞれの高スキューゲートがユーザ規定限度より長いプルアップ経路を有さないことが望まれる場合には有効であると記述している。
処理開始
複数出力ノードではない現行ノードの全ての先行ノードに対する出力部からの回路Ｎのポストオーダートラバーサル（ｐｏｓｔｏｒｄｅｒ ｔｒａｖｅｒｓａｌ）を実行する間に、
先行ノードとは現行ノードの先行ノードであって、
ａ）関係を断絶するための第一入力部からの最大距離と、
ｂ）最小数の直列トランジスタと、
を含むものであり、
結合先行ノードおよび現行ノードがノード限度を満たす場合には、
先行物を現行ノードに結合し、
ノードの色をアップデートし、
色の対立を解消させる、
ことを含む。
処理終了
図４は疑似ＮＭＯＳ静型論理回路５８を示す。図４の回路５８は、ロジック機能を提供する回路５９を含む。回路５９が２入力型ＮＡＮＤを提供するのに使用される一方で、異なるロジック機能が提供可能である。疑似ＮＭＯＳ静型論理回路では、ＰＭＯＳ装置は増大消耗ＮＭＯＳ静型論理回路の消耗モード負荷装置と似た負荷装置の役割を果たす。配線の複雑性は著しく減少するが、静型ＤＣ電力消費に問題がある。静型ＤＣ電力消費は、ドミノＣＭＯＳあるいはＮＯＲＡ（ｎｏ ｒａｃｅ）動型ロジックのごときクロック順動型ロジック系、あるいは動型ロジックと静型ロジックとの組み合わせを使用して防ぐことができる。その他の回路技術はジッパーＣＭＯＳおよび連続クロックあるいはクロック遅延式論理回路を含む。
図５はジッパーＣＭＯＳ論理回路６０を示す。回路６０は、ロジック機能を提供する論理回路６２、６４、６６を含む。回路６０は入力部６８、７０、７２、７４、７６、７８および出力部８０、８２、８４を有する。ジッパーＣＭＯＳ論理回路では、予備充電相はクロックＣＬＫが低い（補完ＣＬＫ ＢＡＲが高い）時に実行される。評価はクロックＣＬＫが低い時に起こる。信号とロジック決定は機械的ジッパー閉鎖のように論理回路６２、６４、６６が提供するチェーンを介して広がるため、ジッパーＣＭＯＳと呼ばれる。
ジッパーＣＭＯＳ、疑似ＮＭＯＳおよびドミノ論理回路は、例えば以下の米国特許に記述されており、本明細書では全体的に参照に組み込まれる。米国特許第６、１０８、８０５号（Ｒａｊｓｕｍａｎ）、第６、１０７、８３５号（Ｂｌｏｍｇｒｅｎ他）、第５、９７３、５１４号（Ｋｕｏ他）、第５、９４２、９１７（Ｃｈａｐｐｅｌｌ他）、第５、８２８、２３４号（Ｓｐｒａｇｕｅ他）、第５、８６７、０３６号（Ｒａｊｕｓｍａｎ）、第５、７９８、９３８号（Ｈｅｉｋｅｓ他）、第５、７９６、２８２号（Ｓｐｒａｇｕｅ他）、第５、５５０、４８７号（Ｌｙｏｎ他）、第５、５２５、９１６号（Ｇｕ他）、第４、７９７、５８０号（Ｓｕｎｔｅｒ他）、第４、５６９、０３２号（Ｌｅｅ他）。
図６および図７は、本発明の１特徴によるモノトニック静型ＣＭＯＳ論理回路（あるいはロジックゲート、セル、ブロック、ステージ）１００、１０２を示す。回路１００は論理回路１０３を持つ。示されている回路１０３は、入力部１０４、１０６、１０８を有する。論理回路１０３の代わりに複数の可能なロジック機能の何れかを実行するように構成された回路でもよい。回路１００はまたクロック信号ＣＬＫソースに結合したクロック入力部１１０、および出力部１１２も有する。回路１００は出力部１１２が予備高充電される動型回路である。回路１００は出力部１１２で予備高充電される。
回路１０２は論理回路１１３を有する。示されている論理回路１１３は、入力部１１４、１１６、１１８を有する。論理回路１１３の代わりに複数の可能なロジック機能の何れかを実行するように構成された回路でもよい。図６および図７が示す回路１０３、１１３は３入力部型ＮＯＲ論理回路であるが、提供する入力部あるいはインバータの数は回路１０３、１１３に使用するトランジスタの数を変更することによって変更できる。回路１０２はまた図６のクロック信号ＣＬＫソースに結合したクロック入力部１２０、図６のクロック信号ＣＬＫ補完物（ＣＬＫ ＢＡＲ）に結合した入力部１２２、および出力部１２４を有する。回路１０２は出力部１２４で予備低充電される。
図８および図９は、回路１００、１０２をそれぞれに示した概略ブロック図である。
回路１００、１０２のごとき回路は交互順に結合されるよう構成される。例えば、１予備高充電回路（例：回路１００）、１予備低充電（例：回路１０２）、１予備高充電、１予備低充電である（図１０などを参照）。回路１００、１０２はクロックＣＬＫが低い（補完ＣＬＫ ＢＡＲが高い）時に、予備充電される。予備充電後、入力部１０４、１０６、１０８、１１４、１１６、１１８、１２２の内のいくつかあるいは全ては相変更でき、論理回路１００、１０２が入力部のモノトニック評価を実行する。
論理回路の出力部１１２、１２４は、プルダウン回路（例：１００）では予備高充電され、プルアップ回路（例：１０２）では予備低充電される。ゆえに論理回路１００、１０２は評価中にその出力値（０または１）を保持するか、他方の値に切り替わる。これはモノトニック動作である。評価処理中の第一ステージは動型であり第二ステージは静型であるため、回路１００、１０２を含む回路系はモノトニック動型−静型疑似ＮＭＯＳと呼ぶのが最も妥当である。
モノトニック静型ＣＭＯＳロジックの場合、たとえば「モノトニック静型ＣＭＯＳおよび双型ＶＴ技術」（Ｔ．Ｔｈｏｒｐ、Ｇ．Ｌｅｅ、Ｃ．Ｓｅｃｈｅｎ、Ｉｎｔ．Ｓｙｍ．Ｌｏｗ Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｄｅｓｉｇｎ、Ｓａｎ Ｄｉｅｇｏ、８月１６〜１７日、１９９９年 １５１〜１５５頁・上記参照）に記述された公知の合成技術を使用して、回路を介した信号遅延および電力消費を最小化するために回路１００、１０２の入力部および配列を調整できる。これは入力データが高くなる以前およびこれらの入力部の回路へのモノトニックロジック評価以前に回路ノードが予備充電されることによって可能になる。１実施例では、装置のサイズは充電ノードを速やかに放電し、放電ノードを速やかに充電するように最適化される。
回路１００、１０２を含むモノトニック動型−静型疑似ＮＭＯＳでは、評価段階中の第二ステージは静型であり、評価にＮＭＯＳ装置を使用している。これはたとえば第二ステージでＰＭＯＳ装置を使用するジッパーＣＭＯＳとは対照的である。モノトニック動型−静型疑似ＮＭＯＳでＮＭＯＳ装置を使用することによってスイッチング速度は上昇するが、ＤＣ電力消耗はいくらか増加する。回路１００、１０２を含むモノトニック静型疑似ＮＭＯＳはドミノ静型ＣＭＯＳロジック構造に比べて使用する装置、領域および配線はかなり減少する。
たとえば５ボルトおよび接地のようなフルレール（ｆｕｌｌ ｒａｉｌ）ＣＭＯＳ電圧で高電圧および低電圧を提供できるが、当業者にとって明白なように別実施例では異なる電圧が使用される。たとえば、４ボルトと１ボルトで高電圧と低電圧をそれぞれ提供できる。ある閾値より上ならば高電圧、ある閾値より下ならば低電圧だと考えられる。低電圧、または高電圧と低電圧の両方に負の電圧を使用することもできる。いかなる電圧でも、特定用途に十分な信頼性を提供しながら高電圧と低電圧が互いに区別される限り、高電圧および低電圧を提供するために使用できる。
製造技術実施例
チャネル全長を減少させるため、たとえばチャネル全長が０．１ミクロン、１００ｎｍあるいは１０００Ａ未満になるサブミクロン領域までＭＯＳＦＥＴ（モス電界効果トランジスタ）技術を縮小させ続けることは、従来のトランジスタ構造に大きな問題を引き起こす。接合部深度はチャネル全長よりも相当に小さくならなければならない。すなわち、１０００オングストロームのチャネル全長では、接合部深度は数百オングストロームである。このような浅い接合部は従来の埋め込み技術や拡散技術では形成が困難である。ドレーン 型バリア降下、閾値電圧ロールオフ、サブ閾値伝導のごとき短チャネル効果を抑制するために非常に高レベルのチャネルドーピングが必要となる。サブ閾値伝導はキャパシタノード上の充電保存保持時間を減少させるため、動型回路技術では特に問題である。これらの極端に高いドーピングレベルの結果、漏損が増加し、キャリア移動度が低減する。ゆえに、チャネルを短くすることによるパフォーマンスの改善は、キャリア移動度の減少によって有用でなくなる。
そこで、超薄ボディのトランジスタ、またはその他のトランジスタ容量が縮小するのに従って表面空間充電領域が縮小するトランジスタが必要となる。チャネルの上方あるいは下方にソース／ドレーン接触領域を引き上げるか埋め込むことにより、従来技術による接触部の形成が可能になる。
図１１と図１２の実施例では、最初にシリコン半導体基板２０２が提供される。基板２０２は３つの異なるタイプの基板の何れでも良い。
（i）軽くドープ処理したｐ型
（ii）絶縁体基板（例：ＳＩＭＯＸ）上の従来シリコン
（iii）米国特許第５、６９１、２３０号（Ｆｏｒｂｅｓ）で記述されているような技術に
よって形成された絶縁体上のシリコン島状部。
ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ ＩＭｐｌａｎｔｅｄ ＯＸｙｇｅｎ）は大量の酸素イオンをシリコン基板中の十分に深いレベルに埋め込むことを含む。それに続くアニール処理によって、基板中に埋め込まれた酸化層が形成される。アニール処理後、通常はエピタキシャルシリコン層を追加して、装置をその上に形成するための十分に厚いシリコン層を形成する。
絶縁体上のシリコン島状部の基板は、たとえば、方向性を持たせてシリコン基板をエッチング処理し、突出したシリコン列の間に複数の溝を形成することによって形成し、溝側面の一部に沿ってシリコン列にシリコン窒化物キャップを形成し、等方に溝をエッチング処理することでシリコン列を部分的に切り取り、基板を酸化して、シリコン列を完全に切り取ることで形成できる。
図１１から図１５の実施例では、基板２０２はｐ型素材製である。
超薄ボディトランジスタ２００は、シリコン半導体基板２０２を酸化し、続いて基板２０２に酸化物柱体２０４を彫刻することで製造される。酸化ウエハーは、従来は酸化物上にドープポリシリコンの層を有していた。酸化物とシリコン窒化物の層は柱体を形成し、後にはＣＭＰ（化学機械研磨）エッチング停止層として作用するエッチマスクとして提供される。図１１と図１２の実施例では、層２０６はｎ＋素材で形成され、層２０８はｐ＋素材で形成される。層２０６、２０８は、たとえばイオン埋め込みあるいはエピタキシャル成長によって基板上に形成できる。層２１０は酸化物である。上部層２１２はｎ＋素材で形成され、上部層２１４はｐ＋素材で形成される。これらの製造ステップは、米国特許第６、０７２、２０９号（Ｎｏｂｌｅ他）および第６、１５０、６８７（Ｎｏｂｌｅ他）で詳述されている。
図１３から図１５のように、超薄ボディのトランジスタはそれぞれの酸化柱体２０４の側面に沿って形成される。図１３ではポリシリコン２１６がシリコン柱体２０４上に配置されて方向性を有してエッチング処理され、軽ドープｐ型素材を柱体の側壁上に残す。
この段階で特定構造で必要な場合には、別マスキングステップを採用して（図１４参照）いくつかの側壁２１８、２２０からポリシリコン２１６を等方に浮き彫りにし、ポリシリコンを各柱体の側壁２２２、２２４の一側面のみの上に残すことが可能である。
次に、（図１５参照）ウエハーを約５５０度〜約７００度で加熱する。ポリシリコンは再結晶化し、横方向エピタキシャル固体相再成長が矢印２２６、２２８で示すように縦方向へ発生する。底部の結晶シリコンはこの結晶成長を誘導し、超薄結晶膜がそれぞれの柱体２０４上で発生する。それらはＭＯＳＦＥＴトランジスタのチャネルとして使用できる。膜が柱体２０４の片面２２２上にしかない場合は、結晶化は柱体２０４上部のｎ＋ポリシリコン接触部素材２１２の中まで縦方向へ進行する。柱体の両面が覆われると、結晶化は結晶化の境界線を柱体２０４上部の中心付近に残す。
これらの技術は部分的に「６０ｎｍ 平面化超薄ボディ固体相エピタキシＭＯＳＦＥＴ」（Ｐ Ｘｕａｎ他、ＩＥＥＥ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆ．、Ｄｅｎｖｅｒ、ＣＯ、２０００年６月、６７〜６８頁）および「新規な１０ｎｍ以下のトランジスタ」（Ｐ．Ｋａｌａｖａｄｅ他、ＩＥＥＥ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆ．、Ｄｅｎｖｅｒ、ＣＯ、２０００年６月、７１〜７７頁）に記述された（別利用法に関する）技術と類似している。
トランジスタのドレーンおよびソース領域は、それぞれの柱体２０４側壁に沿った結晶体中にある。ゲート絶縁体はこの薄膜上で形成あるいは配置され、横方向あるいは縦方向ゲート構造のどちらかは柱体２０４に隣接した溝部で形成される。縦方向柱体トランジスタに使用される横方向ゲート構造はたとえば米国特許第６、１５０、６８７号（Ｎｏｂｌｅ他）および２０００年６月１６日に出願の特許願第０９／５９６、２６６号（Ｎｏｂｌｅ、 Ｆｏｒｂｅｓ、Ａｈｎ）などで記述されている。
ゆえに、別実施例で使用される別ゲート構造は、
（i）米国特許第６、１５０、６８７号（Ｎｏｂｌｅ他）に記述された蒸着ポリシリコン
の横方向ゲート構造；
（ii）米国特許第６、１５、６８７号の変形で２０００年６月１６日に出願の米国特許願
第０９／５９６、２６６号に記述された横方向移動ゲート構造；
（iii）米国特許第６、０７２、２０９号（Ｎｏｂｌｅ他）で記述された縦方向ゲート構造
、
である。
図１６および図１７は縦方向装置を使用したロジックゲートの実施例を示している。
図１６および図１７のロジックゲート実施例は、図６の回路１００に類似した動型３入力部ＮＯＲゲートである（キャパシタは図示せず）。しかしながら、いかなるロジックゲートも縦方向装置を使用して提供できることは明白である。
図１６の構成は図６の入力部１０４（またはＡ）、１０６（またはＢ）、１０８（またはＣ）、１１０（またはＣＬＫ）をそれぞれ提供する接触部２３０、２３２、２３４、２３６を含む。接触部２３８、２４０は結合されて、出力部１１２を提供する。接触部２４２、２４４もまた含まれる。
図１７の構成は、酸化物領域２０４、２１０、２４６と、厚型酸化物領域２４８、２５０と、ｎ＋領域２０６、２１２と、ポリ領域２５２と、シリコン領域２５４と、ゲート酸化物領域２５８とを含む。
本願の実施例と従来の特許および出願物との間の違いは、柱体２０４の縦壁の一側面に沿って形成される厚型酸化物である。別相違点はＰＭＯＳおよびＮＭＯＳ縦方向装置を共に使用していることである。３種の別タイプの基板を開示した。これはゲートアレイの形成のために３種の異なる基板に利用可能である。
ロジックゲートの密度の必要条件が高くなるにつれて、構造およびトランジスタのサイズは小さくならなければならない。従来の平面トランジスタ構造はサブミクロンサイズまで縮小することが困難である。本出願人はロジックゲートアレイに関する超薄ボディトランジスタを提供した。縦型超薄トランジスタをロジックゲートアレイ中に使用することでより高い密度およびさらなる高パフォーマンスを提供する小型化容量の利点が提供されている。
図１は従来の静型ＣＭＯＳ論理回路を示している。 図２はモノトニックＣＭＯＳ論理回路の低スキューＮＡＮＤを示す回路図である。 図３はモノトニックＣＭＯＳ論理回路の高スキューＮＡＮＤを示す回路図である。 図４は疑似ＮＭＯＳ静型論理回路の回路図である。 図５はジッパーＣＭＯＳ論理回路の回路図である。 図６はモノトニック動型−静型疑似ＮＭＯＳ論理回路の動型部分を示す回路図である。 図７はモノトニック動型−静型疑似ＮＭＯＳ論理回路の静型部分を示す回路図である。 図８は図６の回路のブロック図である。 図９は図７の回路のブロック図である。 図１０は図６および図７で示したタイプの複数の回路が結合した状態を示す回路図である。 図１１は図６および図７の回路に使用するトランジスタの製造方法のステップを示す半導体ウエハーの斜視図である。 図１２は図１１のウエハーの正面図である。 図１３は後処理製造ステップを経た図１２のウエハーの正面図である。 図１４は後処理製造ステップを経た図１３のウエハーの正面図である。 図１５は後処理製造ステップを経た図１４のウエハーの正面図である。 図１６は図１５のごときステップに続くステップを経たウエハーの平面図である。 図１７は図１６のウエハーの正面図である。

Claims (40)

  1. モノトニック動型−静型疑似ＮＭＯＳ論理回路であって、
    クロック入力部、および低クロック信号が前記クロック入力部に提供された時に予備高充電されるように構成された出力部を有する動型論理回路と、
    クロックバー入力部と、高い値のクロック補完信号が前記クロックバー入力部に提供されたときに予備低充電されるように構成された出力部とを有する静的論理回路と、
    を含んでおり、
    該静的論理回路は前記動型論理回路の前記出力部に結合したロジック入力部とを有することを特徴とするモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  2. 動型論理回路はクロック入力部を提供する制御電極を有するｐ型トランジスタを含み、電圧源と前記動型論理回路の出力部との間に延長するチャネルを有することを特徴とする請求項１記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  3. 動型論理回路はロジック機能を提供するように構成され、低電圧と予備高充電されるように構成された出力部との間で結合した論理回路をさらに含むことを特徴とする請求項２記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  4. ロジック機能を提供するように構成された論理回路は、複数のｎ型トランジスタを含むことを特徴とする請求項３記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  5. ｎ型トランジスタは、本モノトニック動型−静型疑似ＮＭＯＳ論理回路の入力部を提供するそれぞれのゲートを有することを特徴とする請求項４記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  6. ロジック機能を提供するように構成された論理回路は、本質的にはｎ型トランジスタで構成される複数のトランジスタを含むことを特徴とする請求項３記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  7. ｎ型トランジスタは論理回路の入力部を提供するそれぞれのゲートを有することを特徴とする請求項６記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  8. 少なくとも１つのトランジスタは縦型超薄ボディトランジスタであることを特徴とする請求項４記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  9. モノトニック動型−静型疑似ＮＭＯＳ論理回路であって、
    クロック入力部、および低クロック信号が前記クロック入力部に提供された時に予備高充電されるように構成された出力部を有する動型論理回路と、
    クロックバー入力部と、高い値のクロック補完信号が前記クロックバー入力に提供された時に予備低充電されるように構成された出力部と、前記動型論理回路の出力部に結合したロジック入力部と、前記クロック入力部を提供する制御電極を有するｐ型トランジスタと、電圧源と静型論理回路との間に延長するチャネルとを有する静型論理回路と、
    を含むことを特徴とするモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  10. 静型論理回路は、ロジック機能を提供するように構成され、低電圧と予備低充電されるように構成された出力部との間で結合した論理回路をさらに含むことを特徴とする請求項９記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  11. 静型論理回路のロジック機能を提供するように構成された論理回路は、複数のｎ型トランジスタを含むことを特徴とする請求項１０記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  12. ｎ型トランジスタは本モノトニック動型−静型疑似ＮＭＯＳ論理回路の入力部を提供するそれぞれのゲートを有することを特徴とする請求項１１記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  13. 静型論理回路のロジック機能を提供するように構成された論理回路は、本質的にはｎ型トランジスタで構成される複数のトランジスタを含むことを特徴とする請求項１０記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  14. 動型論理回路はクロック入力部を提供する制御電極を有するｐ型トランジスタを含み、電圧源と前記動型論理回路の出力部との間に延長するチャネルを有することを特徴とする請求項９記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  15. 少なくとの一つのトランジスタは縦型超薄ボディトランジスタであることを特徴とする請求項１２記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  16. モノトニック動型−静型疑似ＮＭＯＳ論理回路であって、
    クロック入力部、および低クロック信号が前記クロック入力部に提供された時に予備高充電されるように構成された出力部を含む動型論理回路と、
    クロックバー入力部と、高い値のクロック補完信号が前記クロックバー入力部に提供された時に予備低充電されるように構成された出力部と、前記動型論理回路の前記出力部と結合したロジック入力と、前記クロック入力部を提供する制御電極を持つｐ型トランジスタと、電圧源と静型論理回路との間に延長するチャネルとを含んだ静的論理回路と、
    を含んでおり、
    該静的論理回路は、ロジック機能を提供するように構成され、低電圧と前記予備低充電されるように構成された出力部との間で結合される論理回路を有しており、該論理回路は、本質的にはｎ型トランジスタで構成され、その内の一つは前記クロックバー入力部を提供し、その他は論理回路の入力部を提供するそれぞれゲートを有した複数のトランジスタを含むことを特徴とするモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  17. モノトニック動型−静型疑似ＮＭＯＳ論理回路であって、
    クロックバー入力部および該クロックバー入力部に高クロック信号が提供された時に予備低充電されるように構成された出力部を含む静型論理回路と、
    クロック入力部と、該クロック入力部に低クロック信号が提供された時に予備高充電されるように構成された出力部と、前記静型論理回路の前記出力部に結合したロジック入力部とを含む動型論理回路であって、前記クロック入力部を提供する制御電極、電圧源に結合した電源電極および前記動型論理回路の前記出力部と結合した電源電極を含んだｐ型トランジスタとを含む動型論理回路と、
    を含むことを特徴とするモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  18. 動型論理回路は、ロジック機能を提供するように構成され、低電圧と予備高充電されるように構成された出力部との間で結合し、前記動型論理回路のロジック入力部を提供する論理回路をさらに含むことを特徴とする請求項１７記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  19. ロジック機能を提供するように構成された論理回路は、複数のｎ型トランジスタを含むことを特徴とする請求項１８記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  20. ｎ型トランジスタは本モノトニック動型−静型疑似ＮＭＯＳ論理回路の入力部を提供するそれぞれのゲートを有することを特徴とする請求項１９記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  21. ロジック機能を提供するように構成された論理回路は、本質的にはｎ型トランジスタで構成される複数のトランジスタを有することを特徴とする請求項１８記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  22. ｎ型トランジスタは論理回路に入力部を提供するそれぞれのゲートを有することを特徴とする請求項２１記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  23. モノトニック動型−静型疑似ＮＭＯＳ論理回路であって、
    クロックバー入力部と、該クロックバー入力部に低クロック信号が提供された時に予備低充電されるように構成された出力部を含む静型論理回路と、
    クロック入力部と、該クロック入力部に低クロック信号が提供された時に予備高充電されるように構成された出力部と、前記静型論理回路の前記出力部に結合したロジック入力部とを含む動型論理回路と、
    を含むことを特徴とするモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  24. 静型論理回路は、ロジック機能を提供するように構成され、低電圧と予備低充電されるように構成された出力部との間で結合した論理回路をさらに含むことを特徴とする請求項２３記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  25. 論理回路は接地と予備低充電されるように構成された出力部との間で結合されることを特徴とする請求項２４記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  26. 静型論理回路のロジック機能を提供するように構成される論理回路は複数のｎ型トランジスタを含むことを特徴とする請求項２４記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  27. ｎ型トランジスタは本モノトニック動型−静型疑似ＮＭＯＳ論理回路の入力部を提供するそれぞれのゲートを有することを特徴とする請求項２６記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  28. 静型論理回路のロジック機能を提供するように構成された論理回路は、本質的にはｎ型トランジスタで構成される複数のトランジスタを含むことを特徴とする請求項２４記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  29. 動型論理回路はクロック入力部を提供する制御電極を有するｐ型トランジスタを含み、電圧源と前記動型論理回路の出力部との間に延長するチャネルを有することを特徴とする請求項２４記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  30. 少なくとも一つのトランジスタは縦型超薄ボディトランジスタであることを特徴とする請求項２９記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  31. モノトニック動型−静型疑似ＮＭＯＳ論理回路であって、
    クロックバー入力部と、該クロックバー入力部に高い値のクロック補完信号が提供された時に予備低充電されるように構成された出力部と、ロジック機能を提供するように構成され、低電圧と予備低充電されるように構成された出力部との間で結合した論理回路とを含み、該論理回路は基本的にはｎ型トランジスタで構成されるそれぞれのゲートを持つ複数のトランジスタを含んでおり、該トランジスタはその内のひとつは前記クロックバー入力部を提供し、残りは論理回路に入力部を提供する静型論理回路と、
    クロック入力部と、該クロック入力部に低クロック信号が提供された時に予備高充電されるように構成された出力部と、前記静型論理回路の前記出力部に結合したロジック入力部とを含む動型論理回路と、
    を含むことを特徴とするモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  32. 動型論理回路はクロック入力部を提供する制御電極を有したｐ型トランジスタを含み、電圧源と前記動型論理回路の出力部との間に延長するチャネルを有することを特徴とする請求項３１記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  33. 動型論理回路はロジック機能を提供するように構成され、低電圧と予備高充電されるように構成された出力部との間で結合した論理回路を含むことを特徴とする請求項３２記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  34. 動型論理回路の論理回路は複数のｎ型トランジスタを含むことを特徴とする請求項３３記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  35. 動型論理回路の論理回路のｎ型トランジスタは本モノトニック動型−静型疑似ＮＭＯＳ論理回路の入力部を提供するそれぞれのゲートを有することを特徴とする請求項３４記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  36. 動型論理回路の論理回路は本質的にはｎ型トランジスタで構成される複数のトランジスタを含むことを特徴とする請求項３３記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  37. ｎ型トランジスタは論理回路に入力部を提供するそれぞれのゲートを有することを特徴とする請求項３６記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  38. 少なくとも一つのトランジスタは縦型超薄ボディトランジスタであることを特徴とする請求項３６記載のモノトニック動型−静型疑似ＮＭＯＳ論理回路。
  39. 方法であって、
    クロック入力部を有する動型論理回路の出力部をクロックバー入力部および１出力部を有する静型論理回路のロジック入力部に結合させるステップと、
    前記クロック入力部に低クロック信号が提供された時に、前記動型論理回路の前記出力部を予備高充電するステップと、
    前記クロックバー入力部に高い値のクロック補完信号が提供された時に、前記静型論理回路の前記出力部を予備低充電するステップと、
    を含むことを特徴とする方法。
  40. 方法であって、
    クロックバー入力部および１出力部を有する静型論理回路の前記出力部をクロック入力部を有する動型論理回路のロジック入力部に結合させるステップと、
    前記クロック入力部に低クロック信号が提供された時に、前記動型論理回路の前記出力部を予備高充電するステップと、
    前記クロックバー入力部に低クロック信号が提供された時に、前記静型論理回路の前記出力部を予備低充電するステップと、
    を含むことを特徴とする方法。
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6898362B2 (en) * 2002-01-17 2005-05-24 Micron Technology Inc. Three-dimensional photonic crystal waveguide structure and method
US6972599B2 (en) 2002-08-27 2005-12-06 Micron Technology Inc. Pseudo CMOS dynamic logic with delayed clocks
US7198974B2 (en) * 2003-03-05 2007-04-03 Micron Technology, Inc. Micro-mechanically strained semiconductor film
US6917221B2 (en) * 2003-04-28 2005-07-12 International Business Machines Corporation Method and apparatus for enhancing the soft error rate immunity of dynamic logic circuits
US7041575B2 (en) * 2003-04-29 2006-05-09 Micron Technology, Inc. Localized strained semiconductor on insulator
US6987037B2 (en) * 2003-05-07 2006-01-17 Micron Technology, Inc. Strained Si/SiGe structures by ion implantation
US7115480B2 (en) * 2003-05-07 2006-10-03 Micron Technology, Inc. Micromechanical strained semiconductor by wafer bonding
US7662701B2 (en) 2003-05-21 2010-02-16 Micron Technology, Inc. Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers
US7501329B2 (en) 2003-05-21 2009-03-10 Micron Technology, Inc. Wafer gettering using relaxed silicon germanium epitaxial proximity layers
US6929984B2 (en) * 2003-07-21 2005-08-16 Micron Technology Inc. Gettering using voids formed by surface transformation
US7439158B2 (en) 2003-07-21 2008-10-21 Micron Technology, Inc. Strained semiconductor by full wafer bonding
US6969656B2 (en) * 2003-12-05 2005-11-29 Freescale Semiconductor, Inc. Method and circuit for multiplying signals with a transistor having more than one independent gate structure
US7142478B2 (en) * 2004-03-19 2006-11-28 Infineon Technologies Ag Clock stop detector
US7084667B2 (en) * 2004-07-13 2006-08-01 International Business Machines Corporation Low leakage monotonic CMOS logic
US7518182B2 (en) 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7247570B2 (en) * 2004-08-19 2007-07-24 Micron Technology, Inc. Silicon pillars for vertical transistors
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US7199419B2 (en) * 2004-12-13 2007-04-03 Micron Technology, Inc. Memory structure for reduced floating body effect
US7229895B2 (en) * 2005-01-14 2007-06-12 Micron Technology, Inc Memory array buried digit line
US7326611B2 (en) * 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
US20060176757A1 (en) * 2005-02-09 2006-08-10 International Business Machines Corporation High performance CMOS NOR predecode circuit
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7439576B2 (en) * 2005-08-29 2008-10-21 Micron Technology, Inc. Ultra-thin body vertical tunneling transistor
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7312626B2 (en) * 2005-08-31 2007-12-25 Micron Technology, Inc. CMOS circuits with reduced crowbar current
US7557032B2 (en) 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7446372B2 (en) * 2005-09-01 2008-11-04 Micron Technology, Inc. DRAM tunneling access transistor
US7416943B2 (en) 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7687342B2 (en) 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7544584B2 (en) 2006-02-16 2009-06-09 Micron Technology, Inc. Localized compressive strained semiconductor
US20070228491A1 (en) * 2006-04-04 2007-10-04 Micron Technology, Inc. Tunneling transistor with sublithographic channel
US7425491B2 (en) * 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US8734583B2 (en) * 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
US7491995B2 (en) 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
US8354311B2 (en) * 2006-04-04 2013-01-15 Micron Technology, Inc. Method for forming nanofin transistors
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US7724036B2 (en) * 2007-09-06 2010-05-25 Ashutosh Das Clock guided logic with reduced switching
US8347165B2 (en) * 2007-12-17 2013-01-01 Micron Technology, Inc. Self-timed error correcting code evaluation system and method
KR101468897B1 (ko) * 2008-03-11 2014-12-04 삼성전자주식회사 도미도 로직 회로 및 파이프라인 도미노 로직 회로
US8134854B2 (en) * 2008-11-25 2012-03-13 Mediatek Inc. Efuse device
WO2013018061A1 (en) * 2011-08-03 2013-02-07 Ben Gurion University Of The Negev Research And Development Authority Device and method for dual-mode logic
US9401363B2 (en) 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
US8806316B2 (en) 2012-01-11 2014-08-12 Micron Technology, Inc. Circuits, integrated circuits, and methods for interleaved parity computation
US9859286B2 (en) 2014-12-23 2018-01-02 International Business Machines Corporation Low-drive current FinFET structure for improving circuit density of ratioed logic in SRAM devices
US10079602B1 (en) 2017-10-10 2018-09-18 Tacho Holdings, Llc Unipolar latched logic circuits
US10505540B2 (en) 2017-03-08 2019-12-10 Tacho Holdings, Llc Unipolar logic circuits
US11228315B2 (en) 2017-10-10 2022-01-18 Tacho Holdings, Llc Three-dimensional logic circuit
US11750191B2 (en) 2017-10-10 2023-09-05 Tacho Holdings, Llc Three-dimensional logic circuit

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58111436A (ja) 1981-12-17 1983-07-02 フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン Ｃｍｏｓ多段ダイナミツク論理回路及びその製造方法
US4569032A (en) 1983-12-23 1986-02-04 At&T Bell Laboratories Dynamic CMOS logic circuits for implementing multiple AND-functions
US4797580A (en) 1987-10-29 1989-01-10 Northern Telecom Limited Current-mirror-biased pre-charged logic circuit
EP0457150A3 (en) * 1990-05-14 1992-06-17 Lsi Logic Corporation Bicmos compacted logic array
JP3202223B2 (ja) * 1990-11-27 2001-08-27 日本電気株式会社 トランジスタの製造方法
US5335106A (en) * 1992-10-30 1994-08-02 Mpb Technologies Inc. Optically-based frequency synthesizer for generating an electric output signal at a preselected frequency that can be changed over a wide band of frequencies for communication purpose
JP3512800B2 (ja) * 1993-03-02 2004-03-31 ブリテイッシュ・テレコミュニケーションズ・パブリック・リミテッド・カンパニー 光学的にエンコードされた信号
US5440243A (en) 1993-09-21 1995-08-08 Apple Computer, Inc. Apparatus and method for allowing a dynamic logic gate to operation statically using subthreshold conduction precharging
EP0697775B1 (en) * 1994-08-15 2005-08-10 Nippon Telegraph And Telephone Corporation Multiple-channel all-optical TDM-WDM converter and multiple-channel all-optical TDM demultiplexer
KR100193102B1 (ko) * 1994-08-25 1999-06-15 무명씨 반도체 장치 및 그 제조방법
US5525916A (en) 1995-04-10 1996-06-11 The University Of Waterloo All-N-logic high-speed single-phase dynamic CMOS logic
US5867036A (en) 1996-05-29 1999-02-02 Lsi Logic Corporation Domino scan architecture and domino scan flip-flop for the testing of domino and hybrid CMOS circuits
US5929476A (en) * 1996-06-21 1999-07-27 Prall; Kirk Semiconductor-on-insulator transistor and memory circuitry employing semiconductor-on-insulator transistors
US5798938A (en) 1996-07-02 1998-08-25 Hewlett-Packard Co. System and method for verification of a precharge critical path for a system of cascaded dynamic logic gates
US5796282A (en) 1996-08-12 1998-08-18 Intel Corporation Latching mechanism for pulsed domino logic with inherent race margin and time borrowing
US5828234A (en) 1996-08-27 1998-10-27 Intel Corporation Pulsed reset single phase domino logic
US5691230A (en) 1996-09-04 1997-11-25 Micron Technology, Inc. Technique for producing small islands of silicon on insulator
US5862373A (en) * 1996-09-06 1999-01-19 Intel Corporation Pad cells for a 2/N mode clocking scheme
US5852373A (en) 1996-09-30 1998-12-22 International Business Machines Corporation Static-dynamic logic circuit
US5929477A (en) * 1997-01-22 1999-07-27 International Business Machines Corporation Self-aligned diffused source vertical transistors with stack capacitors in a 4F-square memory cell array
TW344131B (en) 1997-06-03 1998-11-01 Nat Science Council A 1.5V bootstrapped all-N-logic true-single-phase CMOS dynamic logic circuit suitable for low supply voltage and high speed pipelined
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6072209A (en) 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US6255853B1 (en) * 1997-09-29 2001-07-03 Texas Instruments Incorporated Integrated circuit having dynamic logic with reduced standby leakage current
US6107835A (en) 1997-12-11 2000-08-22 Intrinsity, Inc. Method and apparatus for a logic circuit with constant power consumption
US5982963A (en) * 1997-12-15 1999-11-09 University Of Southern California Tunable nonlinearly chirped grating
US5942917A (en) 1997-12-29 1999-08-24 Intel Corporation High speed ratioed CMOS logic structures for a pulsed input environment
US6297531B2 (en) * 1998-01-05 2001-10-02 International Business Machines Corporation High performance, low power vertical integrated CMOS devices
US5977579A (en) * 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
US6049106A (en) * 1999-01-14 2000-04-11 Micron Technology, Inc. Large grain single crystal vertical thin film polysilicon MOSFETs
US6275071B1 (en) * 1999-12-29 2001-08-14 Intel Corporation Domino logic circuit and method
US6252222B1 (en) * 2000-01-13 2001-06-26 Schlumberger Technologies, Inc. Differential pulsed laser beam probing of integrated circuits
JP3463988B2 (ja) * 2000-03-28 2003-11-05 Ｎｅｃマイクロシステム株式会社 中間電位化回路
US6406962B1 (en) * 2001-01-17 2002-06-18 International Business Machines Corporation Vertical trench-formed dual-gate FET device structure and method for creation
US6559491B2 (en) 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US6448601B1 (en) 2001-02-09 2002-09-10 Micron Technology, Inc. Memory address and decode circuits with ultra thin body transistors
US6496034B2 (en) 2001-02-09 2002-12-17 Micron Technology, Inc. Programmable logic arrays with ultra thin body transistors
US6597203B2 (en) * 2001-03-14 2003-07-22 Micron Technology, Inc. CMOS gate array with vertical transistors
US6956406B2 (en) * 2001-07-02 2005-10-18 Intrinsity, Inc. Static storage element for dynamic logic
AU2001281094A1 (en) 2001-08-06 2003-02-24 Micron Technology, Inc. Interpolation error minimization for data reduction
US6650145B2 (en) 2002-04-04 2003-11-18 International Business Machines Corporation Circuits and systems for limited switch dynamic logic
US6664836B1 (en) * 2002-12-12 2003-12-16 International Business Machines Corporation Dynamic phase splitter circuit and method for low-noise and simultaneous production of true and complement dynamic logic signals

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