JP3463988B2 - 中間電位化回路 - Google Patents
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- G05F3/08—Regulating voltage or current wherein the variable is dc
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリ回路のメモ
リ・セルに接続されるディジット線、あるいは、センス
・アンプに接続されるデータ線などの信号線のように、
データのアクセス期間には活性化され、非アクセス期間
には不活性となり、活性期間中に信号線の電位に応じて
充電あるいは放電される容量性負荷を有する信号線を、
不活性期間時に、中間電位化する中間電位化回路に関
し、特に、ｎチャンネル・トランジスタを充電経路に、
ｐチャンネル・トランジスタを放電経路に、各々使用す
るようにした中間電位化回路に関する。
リ・セルに接続されるディジット線、あるいは、センス
・アンプに接続されるデータ線などの信号線のように、
データのアクセス期間には活性化され、非アクセス期間
には不活性となり、活性期間中に信号線の電位に応じて
充電あるいは放電される容量性負荷を有する信号線を、
不活性期間時に、中間電位化する中間電位化回路に関
し、特に、ｎチャンネル・トランジスタを充電経路に、
ｐチャンネル・トランジスタを放電経路に、各々使用す
るようにした中間電位化回路に関する。
【０００２】
【従来の技術】以下に図面を参照して従来技術を説明す
る。図５は、「特開平８−１７１４３２号特許公開公
報」に記載された中間電位発生回路の構成を示す回路図
である。図５の中間電位発生回路は、基準電位発生段５
５０と、出力段５５２とから構成されている。基準電位
発生段では、（１／２）Ｖcc＋Ｖtnを基準電位Ｖref1と
して、（１／２）Ｖcc−｜Ｖtp｜を基準電位Ｖref2とし
て発生する。出力段は、電源ノード５００にドレイン電
極を、出力ノード５４にソース電極を接続したｎチャン
ネルＭＯＳトランジスタ５２１と、出力ノード５４にソ
ース電極を、グランド・ノード６００にドレイン電極を
接続したｐチャンネルＭＯＳトランジスタ５２２を備
え、これらのトランジスタ５２１、５２２は電源ノード
５００とグランド・ノード６００との間に直列接続され
ている。また、基準電圧発生段のｐチャンネルＭＯＳト
ランジスタ５０１及びｎチャンネルＭＯＳトランジスタ
５０４の各ゲート電極に、出力ノードの電圧がフィード
バック接続されている。
る。図５は、「特開平８−１７１４３２号特許公開公
報」に記載された中間電位発生回路の構成を示す回路図
である。図５の中間電位発生回路は、基準電位発生段５
５０と、出力段５５２とから構成されている。基準電位
発生段では、（１／２）Ｖcc＋Ｖtnを基準電位Ｖref1と
して、（１／２）Ｖcc−｜Ｖtp｜を基準電位Ｖref2とし
て発生する。出力段は、電源ノード５００にドレイン電
極を、出力ノード５４にソース電極を接続したｎチャン
ネルＭＯＳトランジスタ５２１と、出力ノード５４にソ
ース電極を、グランド・ノード６００にドレイン電極を
接続したｐチャンネルＭＯＳトランジスタ５２２を備
え、これらのトランジスタ５２１、５２２は電源ノード
５００とグランド・ノード６００との間に直列接続され
ている。また、基準電圧発生段のｐチャンネルＭＯＳト
ランジスタ５０１及びｎチャンネルＭＯＳトランジスタ
５０４の各ゲート電極に、出力ノードの電圧がフィード
バック接続されている。
【０００３】Ｖref1は出力段のｎチャンネルＭＯＳトラ
ンジスタ５２１のゲート電極に、Ｖref2は出力段のｐチ
ャンネルＭＯＳトランジスタ５２２のゲート電極に与え
られて、トランジスタ５２１及び５２２は、共に、わず
かに導通状態となっている。
ンジスタ５２１のゲート電極に、Ｖref2は出力段のｐチ
ャンネルＭＯＳトランジスタ５２２のゲート電極に与え
られて、トランジスタ５２１及び５２２は、共に、わず
かに導通状態となっている。
【０００４】ここで、出力ノード５４の電圧が下降する
と、ｎチャンネルＭＯＳトランジスタ５２１の導通抵抗
は小さくなって、電源ノード５００からトランジスタ５
２１を介して出力ノード５４に電流が流れて、出力ノー
ドの電圧は上昇する。また、同時にこの出力ノード電圧
は、基準電位発生段のｐチャンネルＭＯＳトランジスタ
５０１のゲート電極にフィードバック接続されているの
で、このトランジスタ５０１の導通抵抗が小さくなって
ノードＮ１に電流が流れてトランジスタ５２１のゲート
電極の電位を上昇させ、出力ノード５４の電圧は速やか
に元の中間電位（１／２）Ｖccに戻る。
と、ｎチャンネルＭＯＳトランジスタ５２１の導通抵抗
は小さくなって、電源ノード５００からトランジスタ５
２１を介して出力ノード５４に電流が流れて、出力ノー
ドの電圧は上昇する。また、同時にこの出力ノード電圧
は、基準電位発生段のｐチャンネルＭＯＳトランジスタ
５０１のゲート電極にフィードバック接続されているの
で、このトランジスタ５０１の導通抵抗が小さくなって
ノードＮ１に電流が流れてトランジスタ５２１のゲート
電極の電位を上昇させ、出力ノード５４の電圧は速やか
に元の中間電位（１／２）Ｖccに戻る。
【０００５】一方、出力ノード５４の電圧が上昇する場
合には、同様の理由によって、ｐチャンネルＭＯＳトラ
ンジスタ５２２、ｎチャンネルＭＯＳトランジスタ５０
４の導通抵抗が小さくなって、出力ノード５４の電圧は
速やかに元の中間電位に戻る。
合には、同様の理由によって、ｐチャンネルＭＯＳトラ
ンジスタ５２２、ｎチャンネルＭＯＳトランジスタ５０
４の導通抵抗が小さくなって、出力ノード５４の電圧は
速やかに元の中間電位に戻る。
【０００６】以上のようにして、出力ノード５４の電位
を中間電位化するようにしている。
を中間電位化するようにしている。
【０００７】
【発明が解決しようとする課題】しかしながら、前述し
た図５の中間電位発生回路においては、出力段５２の直
列接続したｎチャンネルＭＯＳトランジスタ５２１及び
ｐチャンネルＭＯＳトランジスタ５２２は、共にわずか
に導通状態とされているので、電源ノード５００からグ
ランド・ノード６００に、常に、電流が流れており、こ
の部分で電力が常態的に消費されている。本発明は、こ
の部分の電力消費を削減するようにした中間電位化回路
を提供するものである。
た図５の中間電位発生回路においては、出力段５２の直
列接続したｎチャンネルＭＯＳトランジスタ５２１及び
ｐチャンネルＭＯＳトランジスタ５２２は、共にわずか
に導通状態とされているので、電源ノード５００からグ
ランド・ノード６００に、常に、電流が流れており、こ
の部分で電力が常態的に消費されている。本発明は、こ
の部分の電力消費を削減するようにした中間電位化回路
を提供するものである。
【０００８】
【課題を解決するための手段】前記課題を解決するた
め、本発明の中間電位化回路は、所定の弁別電圧に対し
て、出力ノードに接続する信号線の電圧レベルが、高電
位レベル電圧であるのか、あるいは、低電位レベル電圧
であるのかを弁別して、弁別信号を生成するモニタ回路
と、ドレインが電源ノードに接続され、ソースが前記出
力ノードに接続された第１のｎチャンネル・トランジス
タと、ドレインが接地ノードに接続され、ソースが前記
出力ノードに接続された第２のｐチャンネル・トランジ
スタと、前記モニタ回路の弁別信号及び外部入力ノード
から入力される許可信号とから、前記第１のｎチャンネ
ル・トランジスタのゲートに与える第１の制御信号を、
前記第２のｐチャンネル・トランジスタのゲートに与え
る第２の制御信号を生成する制御回路とを備え、前記制
御回路は、前記許可信号が能動レベルの場合に、前記モ
ニタ回路の弁別信号が、前記信号線の電圧が高電位レベ
ル電圧であることを弁別するときには、前記第１及び第
２の制御信号を低電位レベルとし、前記モニタ回路の弁
別信号が、前記信号線の電圧が低電位レベル電圧である
ことを弁別するときには、前記第１及び第２の制御信号
を高電位レベルとして、前記第１及び第２のトランジス
タを導通・非導通状態に制御し、前記許可信号が非能動
レベルの場合には、前記第１の制御信号を低電位レベル
に、前記第２の制御信号を高電位レベルとして、前記第
１及び第２のトランジスタを共に非導通状態に制御する
ようにしている。
め、本発明の中間電位化回路は、所定の弁別電圧に対し
て、出力ノードに接続する信号線の電圧レベルが、高電
位レベル電圧であるのか、あるいは、低電位レベル電圧
であるのかを弁別して、弁別信号を生成するモニタ回路
と、ドレインが電源ノードに接続され、ソースが前記出
力ノードに接続された第１のｎチャンネル・トランジス
タと、ドレインが接地ノードに接続され、ソースが前記
出力ノードに接続された第２のｐチャンネル・トランジ
スタと、前記モニタ回路の弁別信号及び外部入力ノード
から入力される許可信号とから、前記第１のｎチャンネ
ル・トランジスタのゲートに与える第１の制御信号を、
前記第２のｐチャンネル・トランジスタのゲートに与え
る第２の制御信号を生成する制御回路とを備え、前記制
御回路は、前記許可信号が能動レベルの場合に、前記モ
ニタ回路の弁別信号が、前記信号線の電圧が高電位レベ
ル電圧であることを弁別するときには、前記第１及び第
２の制御信号を低電位レベルとし、前記モニタ回路の弁
別信号が、前記信号線の電圧が低電位レベル電圧である
ことを弁別するときには、前記第１及び第２の制御信号
を高電位レベルとして、前記第１及び第２のトランジス
タを導通・非導通状態に制御し、前記許可信号が非能動
レベルの場合には、前記第１の制御信号を低電位レベル
に、前記第２の制御信号を高電位レベルとして、前記第
１及び第２のトランジスタを共に非導通状態に制御する
ようにしている。
【０００９】また、前記の信号線がメモリ回路のメモリ
・セルに接続されるディジット線、あるいは、センス・
アンプ／メイン・アンプに接続される入出力線であり、
前記の許可信号が前記メモリ回路の行選択信号（ワード
線）が非活性期間であることを示す信号、あるいは、前
記メモリ回路の列選択信号が非活性期間であることを示
す信号である場合に、本願発明の中間電位化回路を採用
するようにしている。
・セルに接続されるディジット線、あるいは、センス・
アンプ／メイン・アンプに接続される入出力線であり、
前記の許可信号が前記メモリ回路の行選択信号（ワード
線）が非活性期間であることを示す信号、あるいは、前
記メモリ回路の列選択信号が非活性期間であることを示
す信号である場合に、本願発明の中間電位化回路を採用
するようにしている。
【００１０】また、前記モニタ回路が、電源電圧レベル
と接地線電圧レベルとの中間電圧レベルを弁別電圧とし
て、前記信号線の電圧レベルを高電位レベル電圧か低電
位レベル電圧のいずれかに弁別するものであり、前記第
１のｎチャンネル・トランジスタ及び前記第２のｐチャ
ンネル・トランジスタのしきい値電圧を前記弁別電圧よ
り高いレベルの電圧値に設定するようにしている。
と接地線電圧レベルとの中間電圧レベルを弁別電圧とし
て、前記信号線の電圧レベルを高電位レベル電圧か低電
位レベル電圧のいずれかに弁別するものであり、前記第
１のｎチャンネル・トランジスタ及び前記第２のｐチャ
ンネル・トランジスタのしきい値電圧を前記弁別電圧よ
り高いレベルの電圧値に設定するようにしている。
【００１１】また、前記モニタ回路が、前記信号線の電
圧レベルを弁別する弁別回路としてインバータ回路を使
用するものであり、前記インバータ回路のしきい値電圧
を弁別電圧とし、前記しきい値電圧を、電源ノードの電
圧レベルと接地ノードの電圧レベルとの中間電圧レベル
に設定するようにしている。
圧レベルを弁別する弁別回路としてインバータ回路を使
用するものであり、前記インバータ回路のしきい値電圧
を弁別電圧とし、前記しきい値電圧を、電源ノードの電
圧レベルと接地ノードの電圧レベルとの中間電圧レベル
に設定するようにしている。
【００１２】さらに、前記制御回路が、前記モニタ回路
の弁別信号と、前記許可信号との論理積をとる論理積回
路（ＡＮＤ回路）により前記第１の制御信号を生成し、
また、前記モニタ回路の弁別信号と、前記許可信号の反
転信号との論理和をとる論理和回路（ＯＲ回路）により
前記第２の制御信号を生成するようにしている。
の弁別信号と、前記許可信号との論理積をとる論理積回
路（ＡＮＤ回路）により前記第１の制御信号を生成し、
また、前記モニタ回路の弁別信号と、前記許可信号の反
転信号との論理和をとる論理和回路（ＯＲ回路）により
前記第２の制御信号を生成するようにしている。
【００１３】あるいは、前記制御回路が、前記モニタ回
路の弁別信号の伝達・非伝達を前記許可信号により制御
するトランスファー・ゲート回路と、前記トランスファ
ー・ゲート回路の出力をラッチするラッチ回路を備え、
前記ラッチ回路が２個のインバータ回路をリング状に接
続した構成であり、前記ラッチした弁別信号と、前記許
可信号の反転信号との否定論理和をとる否定論理和回路
（ＮＯＲ回路）により前記第１の制御信号を生成し、ま
た、前記ラッチした弁別信号と、前記許可信号との否定
論理積をとる否定論理積回路（ＮＡＮＤ回路）により前
記第２の制御信号を生成するようにしている。
路の弁別信号の伝達・非伝達を前記許可信号により制御
するトランスファー・ゲート回路と、前記トランスファ
ー・ゲート回路の出力をラッチするラッチ回路を備え、
前記ラッチ回路が２個のインバータ回路をリング状に接
続した構成であり、前記ラッチした弁別信号と、前記許
可信号の反転信号との否定論理和をとる否定論理和回路
（ＮＯＲ回路）により前記第１の制御信号を生成し、ま
た、前記ラッチした弁別信号と、前記許可信号との否定
論理積をとる否定論理積回路（ＮＡＮＤ回路）により前
記第２の制御信号を生成するようにしている。
【００１４】また、前記中間電位化回路をＣＭＯＳプロ
セスにより製造するようにしている。
セスにより製造するようにしている。
【００１５】また、中間電位化回路を内蔵する半導体メ
モリ装置に、前記中間電位化回路を採用するようにして
いる。
モリ装置に、前記中間電位化回路を採用するようにして
いる。
【００１６】
【発明の実施の形態】本発明の実施の形態について、以
下に図面を参照して説明する。
下に図面を参照して説明する。
【００１７】図１は、本発明の第１の実施の形態の中間
電位化回路の構成を説明する回路図である。
電位化回路の構成を説明する回路図である。
【００１８】図１において、本願発明の第１の実施の形
態の中間電位化回路は、所定の弁別電圧に対して、出力
ノード１０に接続された信号線４００の電圧レベルが、
高電位レベル電圧であるのか、あるいは、低電位レベル
電圧であるのかを弁別して、弁別信号２１を生成するモ
ニタ回路２と、ドレインが電源ノード１００に接続さ
れ、ソースが前記出力ノード１０に接続された第１のｎ
チャンネル・トランジスタ１１と、ドレインが接地ノー
ド２００に接続され、ソースが前記出力ノード１０に接
続された第２のｐチャンネル・トランジスタ１２と、前
記モニタ回路２の弁別信号２１及び外部入力ノード３０
から入力される許可信号３９とから、前記第１のｎチャ
ンネル・トランジスタ１１のゲートに与える第１の制御
信号３１、及び、前記第２のｐチャンネル・トランジス
タ１２のゲートに与える第２の制御信号３２を生成する
制御回路３とを備えている。
態の中間電位化回路は、所定の弁別電圧に対して、出力
ノード１０に接続された信号線４００の電圧レベルが、
高電位レベル電圧であるのか、あるいは、低電位レベル
電圧であるのかを弁別して、弁別信号２１を生成するモ
ニタ回路２と、ドレインが電源ノード１００に接続さ
れ、ソースが前記出力ノード１０に接続された第１のｎ
チャンネル・トランジスタ１１と、ドレインが接地ノー
ド２００に接続され、ソースが前記出力ノード１０に接
続された第２のｐチャンネル・トランジスタ１２と、前
記モニタ回路２の弁別信号２１及び外部入力ノード３０
から入力される許可信号３９とから、前記第１のｎチャ
ンネル・トランジスタ１１のゲートに与える第１の制御
信号３１、及び、前記第２のｐチャンネル・トランジス
タ１２のゲートに与える第２の制御信号３２を生成する
制御回路３とを備えている。
【００１９】前記制御回路３は、前記許可信号３９が能
動レベルの場合（正論理回路であれば、論理レベル
「１」の場合）に、前記モニタ回路２の弁別信号２１
が、前記出力ノード１０に接続された前記信号線４００
の電圧が高電位レベル電圧であることを弁別するときに
は、前記第１及び第２の制御信号３１・３２をともに低
電位レベルにして、前記第１のｎチャンネル・トランジ
スタ１１を非導通状態に、前記第２のｐチャンネル・ト
ランジスタを導通状態にするようにし、また、前記モニ
タ回路２の弁別信号２１が、前記信号線１０の電圧が低
電位レベル電圧であることを弁別するときには、前記第
１及び第２の制御信号３１・３２をともに高電位レベル
にして、前記第１のｎチャンネル・トランジスタ１１を
導通状態に、前記第２のｐチャンネル・トランジスタを
非導通状態にするようにして、前記第１及び第２のトラ
ンジスタ１１・１２を導通・非導通制御する。
動レベルの場合（正論理回路であれば、論理レベル
「１」の場合）に、前記モニタ回路２の弁別信号２１
が、前記出力ノード１０に接続された前記信号線４００
の電圧が高電位レベル電圧であることを弁別するときに
は、前記第１及び第２の制御信号３１・３２をともに低
電位レベルにして、前記第１のｎチャンネル・トランジ
スタ１１を非導通状態に、前記第２のｐチャンネル・ト
ランジスタを導通状態にするようにし、また、前記モニ
タ回路２の弁別信号２１が、前記信号線１０の電圧が低
電位レベル電圧であることを弁別するときには、前記第
１及び第２の制御信号３１・３２をともに高電位レベル
にして、前記第１のｎチャンネル・トランジスタ１１を
導通状態に、前記第２のｐチャンネル・トランジスタを
非導通状態にするようにして、前記第１及び第２のトラ
ンジスタ１１・１２を導通・非導通制御する。
【００２０】また、前記制御回路３は、前記許可信号３
０が非能動レベルの場合（正論理回路の場合には、論理
レベル「０」の場合）には、前記第１の制御信号３１を
低電位レベルに、前記第２の制御信号３２を高電位レベ
ルとして、前記第１及び第２のトランジスタ１１・１２
を共に非導通状態に制御するようにしている。
０が非能動レベルの場合（正論理回路の場合には、論理
レベル「０」の場合）には、前記第１の制御信号３１を
低電位レベルに、前記第２の制御信号３２を高電位レベ
ルとして、前記第１及び第２のトランジスタ１１・１２
を共に非導通状態に制御するようにしている。
【００２１】ここで、前記の信号線４００の電圧レベル
が高電位レベル電圧である場合の、動作について説明す
る。前述したように、この場合には、第１及び第２の制
御信号３１・３２がともに低電位レベルとされ、電源ノ
ード１００に接続された第１のｎチャンネル・トランジ
スタ１１は非導通状態となり、接地ノード２００に接続
された第２のｐチャンネル・トランジスタ１２は導通状
態となることによって、信号線４００から接地ノード２
００に向けて電流が流れ、信号線４００側の容量性負荷
に充電された電荷が、第２のｐチャンネル・トランジス
タ１２を介して接地ノード２００に放電される。
が高電位レベル電圧である場合の、動作について説明す
る。前述したように、この場合には、第１及び第２の制
御信号３１・３２がともに低電位レベルとされ、電源ノ
ード１００に接続された第１のｎチャンネル・トランジ
スタ１１は非導通状態となり、接地ノード２００に接続
された第２のｐチャンネル・トランジスタ１２は導通状
態となることによって、信号線４００から接地ノード２
００に向けて電流が流れ、信号線４００側の容量性負荷
に充電された電荷が、第２のｐチャンネル・トランジス
タ１２を介して接地ノード２００に放電される。
【００２２】文献（「アドバンスト エレクトロニクス
Ｉ−９；超ＬＳＩメモリ」培風館、１９９４の６１ペ
ージ参照）などに記載されているように、ｐチャンネル
・トランジスタは充電動作は得意で、放電動作は不得意
であり、逆に、ｎチャンネル・トランジスタは放電動作
は得意、充電動作は不得意である。
Ｉ−９；超ＬＳＩメモリ」培風館、１９９４の６１ペ
ージ参照）などに記載されているように、ｐチャンネル
・トランジスタは充電動作は得意で、放電動作は不得意
であり、逆に、ｎチャンネル・トランジスタは放電動作
は得意、充電動作は不得意である。
【００２３】すなわち、容量性負荷に充電された電荷
を、ｐチャンネル・トランジスタで放電する場合には、
出力電圧は漸近的にｐチャンネル・トランジスタのしき
い値電圧Ｖｔｐに近づいてゆく。逆に、放電した容量性
負荷を、ｎチャンネル・トランジスタで充電する場合に
は、出力電圧は、電源ノードの電圧ＶDDからｎチャンネ
ル・トランジスタのしきい値電圧Ｖｔｎだけ低い電圧
（ＶDD−Ｖｔｎ）に漸近的に近づいてゆく。この様子
を、図４に模式的に示した。
を、ｐチャンネル・トランジスタで放電する場合には、
出力電圧は漸近的にｐチャンネル・トランジスタのしき
い値電圧Ｖｔｐに近づいてゆく。逆に、放電した容量性
負荷を、ｎチャンネル・トランジスタで充電する場合に
は、出力電圧は、電源ノードの電圧ＶDDからｎチャンネ
ル・トランジスタのしきい値電圧Ｖｔｎだけ低い電圧
（ＶDD−Ｖｔｎ）に漸近的に近づいてゆく。この様子
を、図４に模式的に示した。
【００２４】したがって、前述したように、信号線４０
０の電荷は、ｐチャンネル・トランジスタ１２を介して
放電されるが、信号線４００の電圧は、接地ノードの電
位からｐチャンネル・トランジスタ１２のしきい値電圧
Ｖｔｐだけ高い電圧レベルに漸近してゆく。
０の電荷は、ｐチャンネル・トランジスタ１２を介して
放電されるが、信号線４００の電圧は、接地ノードの電
位からｐチャンネル・トランジスタ１２のしきい値電圧
Ｖｔｐだけ高い電圧レベルに漸近してゆく。
【００２５】ここで、前記、モニタ回路の弁別電圧を電
源ノードの電圧と接地ノードの電圧との中間電圧レベル
の電圧、すなわち、（１／２）ＶDDに設定し、前記ｐチ
ャンネル・トランジスタ１２のしきい値電圧Ｖｔｐを、
前記の弁別電圧である（１／２）ＶDDよりも高い電圧レ
ベルに設定すれば、信号線４００の電圧レベルは、中間
電位化期間中、高電位レベル電圧と弁別されるので、信
号線４００の電圧レベルは、ｐチャンネル・トランジス
タ１２のしきい値電圧Ｖｔｐで安定化される。このと
き、第１のｎチャンネル・トランジスタ１１は、信号線
４００の電圧が安定化する間、常に非導通状態となって
いるので、貫通電流が流れることはない。
源ノードの電圧と接地ノードの電圧との中間電圧レベル
の電圧、すなわち、（１／２）ＶDDに設定し、前記ｐチ
ャンネル・トランジスタ１２のしきい値電圧Ｖｔｐを、
前記の弁別電圧である（１／２）ＶDDよりも高い電圧レ
ベルに設定すれば、信号線４００の電圧レベルは、中間
電位化期間中、高電位レベル電圧と弁別されるので、信
号線４００の電圧レベルは、ｐチャンネル・トランジス
タ１２のしきい値電圧Ｖｔｐで安定化される。このと
き、第１のｎチャンネル・トランジスタ１１は、信号線
４００の電圧が安定化する間、常に非導通状態となって
いるので、貫通電流が流れることはない。
【００２６】次に、前記の信号線４００の電圧レベルが
低電位レベル電圧である場合の、動作について説明す
る。前述したように、この場合には、第１及び第２の制
御信号３１・３２がともに高電位レベルとされ、電源ノ
ードに接続された第１のｎチャンネル・トランジスタ１
１は導通状態となり、接地ノードに接続された第２のｐ
チャンネル・トランジスタ１２は非導通状態となる。こ
れによって、電源ノード１００から信号線４００に向け
て電流が流れ、信号線４００の容量性負荷が第１のｎチ
ャンネル・トランジスタ１１を介して充電される。
低電位レベル電圧である場合の、動作について説明す
る。前述したように、この場合には、第１及び第２の制
御信号３１・３２がともに高電位レベルとされ、電源ノ
ードに接続された第１のｎチャンネル・トランジスタ１
１は導通状態となり、接地ノードに接続された第２のｐ
チャンネル・トランジスタ１２は非導通状態となる。こ
れによって、電源ノード１００から信号線４００に向け
て電流が流れ、信号線４００の容量性負荷が第１のｎチ
ャンネル・トランジスタ１１を介して充電される。
【００２７】この場合にも、前述したように、信号線４
００は、ｎチャンネル・トランジスタ１１を介して充電
されるが、信号線４００の電圧は、電源ノードの電位か
らｎチャンネル・トランジスタ１１のしきい値電圧Ｖｔ
ｎだけ低い電圧レベル（ＶDD−Ｖｔｎ）に漸近してゆ
く。
００は、ｎチャンネル・トランジスタ１１を介して充電
されるが、信号線４００の電圧は、電源ノードの電位か
らｎチャンネル・トランジスタ１１のしきい値電圧Ｖｔ
ｎだけ低い電圧レベル（ＶDD−Ｖｔｎ）に漸近してゆ
く。
【００２８】ここで、前記、モニタ回路の弁別電圧を電
源ノードの電圧と接地ノードの電圧との中間レベル電
圧、すなわち、（１／２）ＶDDに設定し、前記ｎチャン
ネル・トランジスタ１１のしきい値電圧Ｖｔｎを、前記
の弁別電圧である（１／２）ＶDDよりも高い電圧レベル
に設定すれば、信号線の電圧レベルは中間電位化期間
中、低電位レベル電圧と弁別されるので、信号線の電圧
レベルは、電源ノードの電圧からｎチャンネル・トラン
ジスタ１１のしきい値電圧Ｖｔｎだけ低い電圧レベルで
安定化される。このとき、第２のｐチャンネル・トラン
ジスタ１２は、信号線４００の電圧が安定化する間、常
に非導通状態となり、貫通電流が流れるということはな
い。
源ノードの電圧と接地ノードの電圧との中間レベル電
圧、すなわち、（１／２）ＶDDに設定し、前記ｎチャン
ネル・トランジスタ１１のしきい値電圧Ｖｔｎを、前記
の弁別電圧である（１／２）ＶDDよりも高い電圧レベル
に設定すれば、信号線の電圧レベルは中間電位化期間
中、低電位レベル電圧と弁別されるので、信号線の電圧
レベルは、電源ノードの電圧からｎチャンネル・トラン
ジスタ１１のしきい値電圧Ｖｔｎだけ低い電圧レベルで
安定化される。このとき、第２のｐチャンネル・トラン
ジスタ１２は、信号線４００の電圧が安定化する間、常
に非導通状態となり、貫通電流が流れるということはな
い。
【００２９】次に、本願発明の第２の実施の形態の中間
電位化回路について説明する。図２は、本願発明の第２
の実施の形態の中間電位化回路を説明する回路図で、図
１のモニタ回路２、制御回路３を具体的に例示してい
る。
電位化回路について説明する。図２は、本願発明の第２
の実施の形態の中間電位化回路を説明する回路図で、図
１のモニタ回路２、制御回路３を具体的に例示してい
る。
【００３０】図２において、前記モニタ回路２は、電源
ノードの電圧レベル（ＶDD）と接地ノードの電圧レベル
（通常は０ボルト）との中間電圧レベル（１／２）ＶDD
を弁別電圧として、前記信号線４００の電圧レベルを高
電位レベル電圧か低電位レベル電圧かのいずれかに弁別
するインバータ回路２０で構成している。さらに、前記
第１のｎチャンネル・トランジスタ１１のしきい値電圧
Ｖｔｎ及び前記第２のｐチャンネル・トランジスタ１２
のしきい値電圧Ｖｔｐを前記中間電圧レベルである（１
／２）ＶDDより高いレベルの電圧値に設定するようにし
ている。
ノードの電圧レベル（ＶDD）と接地ノードの電圧レベル
（通常は０ボルト）との中間電圧レベル（１／２）ＶDD
を弁別電圧として、前記信号線４００の電圧レベルを高
電位レベル電圧か低電位レベル電圧かのいずれかに弁別
するインバータ回路２０で構成している。さらに、前記
第１のｎチャンネル・トランジスタ１１のしきい値電圧
Ｖｔｎ及び前記第２のｐチャンネル・トランジスタ１２
のしきい値電圧Ｖｔｐを前記中間電圧レベルである（１
／２）ＶDDより高いレベルの電圧値に設定するようにし
ている。
【００３１】また前記制御回路３は、前記モニタ回路２
（インバータ回路２０）の出力である弁別信号２１（イ
ンバータ回路２０の出力信号）と、前記許可信号３９と
の論理積回路（ＡＮＤ回路）３３により前記第１の制御
信号３１を生成し、また、前記モニタ回路の弁別信号２
１と、前記許可信号３９の反転信号との論理和回路（Ｏ
Ｒ回路）３４により前記第２の制御信号３２を生成する
ようにしている。
（インバータ回路２０）の出力である弁別信号２１（イ
ンバータ回路２０の出力信号）と、前記許可信号３９と
の論理積回路（ＡＮＤ回路）３３により前記第１の制御
信号３１を生成し、また、前記モニタ回路の弁別信号２
１と、前記許可信号３９の反転信号との論理和回路（Ｏ
Ｒ回路）３４により前記第２の制御信号３２を生成する
ようにしている。
【００３２】この中間電位化回路の動作は、第１の実施
の形態の中間電位化回路の説明において、述べたのと同
様である。
の形態の中間電位化回路の説明において、述べたのと同
様である。
【００３３】次に、本願発明の第３の実施の形態の中間
電位化回路について説明する。図３は、本願発明の第３
の実施の形態の中間電位化回路を説明する回路図で、図
２と大きく異なる点は、制御回路部３に、許可信号３９
によって弁別信号２１を伝達・非伝達するように制御さ
れるトランスファー・ゲート回路３５と、前記トランス
ファー・ゲート回路から出力される弁別信号をラッチす
るように、２個のインバータ回路をリング状に接続した
ラッチ回路３６を設けた点である。これに伴って、第１
の制御信号は、前記ラッチ回路から出力される弁別信号
２１と許可信号３９の反転信号との否定論理和をとる否
定論理和回路（ＮＯＲ回路）３７により生成し、第２の
制御信号は、前記ラッチ回路から出力される弁別信号２
１と許可信号３９との否定論理積をとる否定論理積回路
（ＮＡＮＤ回路）３８により生成するようにしている。
電位化回路について説明する。図３は、本願発明の第３
の実施の形態の中間電位化回路を説明する回路図で、図
２と大きく異なる点は、制御回路部３に、許可信号３９
によって弁別信号２１を伝達・非伝達するように制御さ
れるトランスファー・ゲート回路３５と、前記トランス
ファー・ゲート回路から出力される弁別信号をラッチす
るように、２個のインバータ回路をリング状に接続した
ラッチ回路３６を設けた点である。これに伴って、第１
の制御信号は、前記ラッチ回路から出力される弁別信号
２１と許可信号３９の反転信号との否定論理和をとる否
定論理和回路（ＮＯＲ回路）３７により生成し、第２の
制御信号は、前記ラッチ回路から出力される弁別信号２
１と許可信号３９との否定論理積をとる否定論理積回路
（ＮＡＮＤ回路）３８により生成するようにしている。
【００３４】このようにラッチ回路を設けることで、信
号線４００の電圧が不規則に変動する場合にも、中間電
位化期間中は、弁別信号２１を固定して、出力ノード１
０の電圧を安定化することができる。
号線４００の電圧が不規則に変動する場合にも、中間電
位化期間中は、弁別信号２１を固定して、出力ノード１
０の電圧を安定化することができる。
【００３５】前述した第２、第３の実施の形態におい
て、判別信号、あるいは、許可信号を正論理信号あるい
は負論理信号に変更して、それに応じて、前述したモニ
タ回路あるいは制御回路の論理回路の構成を変更しても
よいことは当然である。
て、判別信号、あるいは、許可信号を正論理信号あるい
は負論理信号に変更して、それに応じて、前述したモニ
タ回路あるいは制御回路の論理回路の構成を変更しても
よいことは当然である。
【００３６】また、前記中間電位化回路を、通常のＣＭ
ＯＳプロセスにより製造することは容易に可能である。
ＯＳプロセスにより製造することは容易に可能である。
【００３７】また、中間電位化回路を内蔵するようにし
た半導体メモリ装置に、本願発明の中間電位化回路を採
用することは容易に可能である。
た半導体メモリ装置に、本願発明の中間電位化回路を採
用することは容易に可能である。
【００３８】
【発明の効果】以上のように、本願発明の中間電位化回
路は、弁別電圧を（１／２）ＶDDに設定したモニタ回路
と、しきい値電圧を前記弁別電圧よりも大きな電圧値に
設定した第１のｎチャンネル・トランジスタを充電経路
に、しきい値電圧を前記弁別電圧よりも大きな電圧値に
設定した第２のｐチャンネル・トランジスタを放電経路
に使用するようにし、また、信号線の電圧レベルを、モ
ニタ回路により、これらのトランジスタのゲート電圧を
制御する制御信号にフィードバックするようにしたの
で、貫通電流が発生せず、消費電力が削減された、ま
た、出力が安定した中間電位化回路を提供できるという
効果がある。
路は、弁別電圧を（１／２）ＶDDに設定したモニタ回路
と、しきい値電圧を前記弁別電圧よりも大きな電圧値に
設定した第１のｎチャンネル・トランジスタを充電経路
に、しきい値電圧を前記弁別電圧よりも大きな電圧値に
設定した第２のｐチャンネル・トランジスタを放電経路
に使用するようにし、また、信号線の電圧レベルを、モ
ニタ回路により、これらのトランジスタのゲート電圧を
制御する制御信号にフィードバックするようにしたの
で、貫通電流が発生せず、消費電力が削減された、ま
た、出力が安定した中間電位化回路を提供できるという
効果がある。
【図１】本発明の第１の実施の形態の中間電位化回路を
説明する回路図である。
説明する回路図である。
【図２】本発明の第２の実施の形態の中間電位化回路を
説明する回路図である。
説明する回路図である。
【図３】本発明の第３の実施の形態の中間電位化回路を
説明する回路図である。
説明する回路図である。
【図４】ｐチャンネル・トランジスタ、ｎチャンネル・
トランジスタにより容量性負荷を放電、充電する場合の
電圧変動を示す図である。
トランジスタにより容量性負荷を放電、充電する場合の
電圧変動を示す図である。
【図５】特開平８−１７１４３２号公報に記載された、
従来の中間電位発生回路を説明する回路図である。
従来の中間電位発生回路を説明する回路図である。
１ 中間電位化回路
２ モニタ回路
３ 制御回路
１０ 出力ノード
１１ ｎチャンネル・トランジスタ
１２ ｐチャンネル・トランジスタ
２１ 弁別信号
３０ 外部入力ノード
３１ 第１の制御信号
３２ 第２の制御信号
３３ 論理積回路（ＡＮＤ回路）
３４ 論理和回路（ＯＲ回路）
３５ トランスファー・ゲート回路
３６ ラッチ回路
３７ 否定論理和回路（ＮＯＲ回路）
３８ 否定論理積回路（ＮＡＮＤ回路）
３９ 許可信号
５４ 出力ノード
１００ 電源ノード
２００ 接地ノード
４００ 信号線
５００ 電源ノード
５０１、５０３、５２２ ｐチャンネルＭＯＳトラン
ジスタ ５０２、５０４、５２１ ｎチャンネルＭＯＳトラン
ジスタ ５５０ 基準電位発生段 ５５２ 出力段 ６００ グランド・ノード
ジスタ ５０２、５０４、５２１ ｎチャンネルＭＯＳトラン
ジスタ ５５０ 基準電位発生段 ５５２ 出力段 ６００ グランド・ノード
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−69691（ＪＰ，Ａ)
特開 平２−1615（ＪＰ，Ａ)
特開 平４−38012（ＪＰ，Ａ)
特開 平６−29805（ＪＰ，Ａ)
特開 平７−57478（ＪＰ，Ａ)
特開 平９−212247（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00 - 17/70
Claims (9)
- 【請求項１】 接地線との間に容量性負荷を有する信号
線について、前記信号線が活性化されているとき、その
活性化電圧レベルに応じて、前記容量性負荷が高電位に
充電され、あるいは、低電位に放電された状態の前記信
号線を、前記信号線が不活性のときに、前記信号線を中
間電位化する中間電位化回路において、前記中間電位化
回路は、所定の弁別電圧に対して、出力ノードに接続さ
れる前記信号線の電圧レベルが、高電位レベル電圧であ
るのか、あるいは、低電位レベル電圧であるのかを弁別
して、弁別信号を生成するモニタ回路と、ドレインが電
源ノードに接続され、ソースが前記出力ノードに接続さ
れた第１のｎチャンネル・トランジスタと、ドレインが
接地ノードに接続され、ソースが前記出力ノードに接続
された第２のｐチャンネル・トランジスタと、前記モニ
タ回路の弁別信号及び外部入力ノードから入力される許
可信号とから、前記第１のｎチャンネル・トランジスタ
のゲートに与える第１の制御信号、及び、前記第２のｐ
チャンネル・トランジスタのゲートに与える第２の制御
信号を生成する制御回路とを備え、前記制御回路は、前
記許可信号が能動レベルの場合に、前記モニタ回路の弁
別信号が、前記信号線の電圧が高電位レベル電圧である
ことを弁別するときには、前記第１及び第２の制御信号
をともに低電位レベルとして、前記第１のｎチャンネル
・トランジスタを非導通状態、前記第２のｐチャンネル
・トランジスタを導通状態とし、前記モニタ回路の弁別
信号が、前記信号線の電圧が低電位レベル電圧であるこ
とを弁別するときには、前記第１及び第２の制御信号を
ともに高電位レベルとして、前記第１のｎチャンネル・
トランジスタを導通状態、前記第２のｐチャンネル・ト
ランジスタを非導通状態とするようにして、前記第１及
び第２のトランジスタを導通・非導通制御し、前記許可
信号が非能動レベルの場合には、前記第１の制御信号を
低電位レベルに、前記第２の制御信号を高電位レベルと
して、前記第１及び第２のトランジスタを共に非導通状
態に制御するものであることを特徴とする中間電位化回
路。 - 【請求項２】 前記の信号線がメモリ回路のメモリ・セ
ルに接続されるディジット線であり、前記の許可信号が
前記メモリ回路の行選択信号（ワード線）が非活性期間
であることを示す信号であることを特徴とする請求項１
記載の中間電位化回路。 - 【請求項３】 前記の信号線がメモリ回路のセンス・ア
ンプあるいはメイン・アンプに接続される入出力線であ
り、前記の許可信号が前記メモリ回路の列選択信号線が
非活性期間であることを示す信号であることを特徴とす
る請求項１記載の中間電位化回路。 - 【請求項４】 前記モニタ回路が、電源ノードの電圧レ
ベルと接地ノードの電圧レベルとの中間電圧レベル（平
均値電圧レベル）を弁別電圧として、前記信号線の電圧
レベルを高電位レベル電圧、低電位レベル電圧のいずれ
かに弁別するものであり、前記第１のｎチャンネル・ト
ランジスタ及び前記第２のｐチャンネル・トランジスタ
のしきい値電圧を前記弁別電圧より高いレベルの電圧値
に設定するようにしたものであることを特徴とする請求
項１、２または３記載の中間電位化回路。 - 【請求項５】 前記モニタ回路が、前記信号線の電圧レ
ベルを弁別する弁別回路としてインバータ回路を使用す
るものであり、前記インバータ回路のしきい値電圧を弁
別電圧とし、前記しきい値電圧を、電源ノードの電圧レ
ベルと接地ノードの電圧レベルとの中間電圧レベルに設
定するものであることを特徴とする請求項１、２、３ま
たは４記載の中間電位化回路。 - 【請求項６】 前記制御回路が、前記モニタ回路の弁別
信号と、前記許可信号との論理積をとる論理積回路（Ａ
ＮＤ回路）により前記第１の制御信号を生成し、また、
前記モニタ回路の弁別信号と、前記許可信号の反転信号
との論理和をとる論理和回路（ＯＲ回路）により前記第
２の制御信号を生成するものであることを特徴とする請
求項５記載の中間電位化回路。 - 【請求項７】 前記制御回路が、前記モニタ回路の弁別
信号の伝達・非伝達を前記許可信号により制御するトラ
ンスファー・ゲート回路と、前記トランスファー・ゲー
ト回路の出力をラッチするラッチ回路を備え、前記ラッ
チ回路が２個のインバータ回路をリング状に接続した構
成であり、前記ラッチした弁別信号と、前記許可信号の
反転信号との否定論理和をとる否定論理和回路（ＮＯＲ
回路）により前記第１の制御信号を生成し、また、前記
ラッチした弁別信号と、前記許可信号との否定論理積を
とる否定論理積回路（ＮＡＮＤ回路）により前記第２の
制御信号を生成するようにしたものであることを特徴と
する請求項５記載の中間電位化回路。 - 【請求項８】 前記中間電位化回路をＣＭＯＳプロセス
により製造するようにしたことを特徴とする請求項１、
２、３、４、５、６または７記載の中間電位化回路。 - 【請求項９】 請求項１、２、３、４、５、６、７また
は８記載の中間電位化回路を内蔵した半導体メモリ装
置。
Priority Applications (4)
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|---|---|---|---|
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|---|---|---|---|
| JP2000089637A JP3463988B2 (ja) | 2000-03-28 | 2000-03-28 | 中間電位化回路 |
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|---|---|---|---|
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