KR100403646B1 - 저감 소비 전력을 가지는 중간 전압 제어 회로 - Google Patents

저감 소비 전력을 가지는 중간 전압 제어 회로 Download PDF

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Abstract

중간 전압 제어 회로는 신호선을 안정한 중간 전위로 유지한다. 상기 회로는 제 1 n-채널 트랜지스터; 제 2 p-채널 트랜지스터; 출력 노드에 접속된 신호선의 전위 레벨을 변별하기 위한 모니터 회로; 및 제 1 및 제 2 제어 신호를 상기 제 1 및 상기 제 2 트랜지스터 각각의 게이트로 전달하여 상기 트랜지스터에서 피드스루 전류가 흐르는 것을 방지하기 위한 제어 회로를 구비한다.

Description

저감 소비 전력을 가지는 중간 전압 제어 회로{INTERMEDIATE VOLTAGE CONTROL CIRCUIT HAVING REDUCED POWER CONSUMPTION}
본 발명은 집적 회로 칩 내의 중간 전압 제어 회로에 관한 것이며, 보다 자세하게는 반도체 메모리 회로의 메모리 셀에 접속된 디지트선, 또는 센스 증폭기에 접속된 데이터선과 같은 신호선에 중간 전압을 인가시키기 위한 중간 전압 제어에 관한 것이다.
중간 전압 제어 회로는 데이터가 액세스되지 않는 동안, 신호선에 중간 전압을 공급하는데 이용된다. 보다 자세하게는, 중간 전압 제어 회로는 각각 그 충전 경로에 n-채널 트랜지스터를 그리고 그 방전 경로에 p-채널 트랜지스터를 채용한다.
도 5는 일본 특개평 No. 8-171432 에 개시된 중간 전위 발생 회로의 구성을 설명하는 회로도이다. 도 5에 도시된 중간 전위 발생 회로는 기준 전위 발생 회로 (550) 및 출력 회로 (552) 로 구성된다. 기준 전위 발생 회로는 기준 전위 Vref1로서의 (1/2) VCC+ Vtn및 기준 전위 Vref2로서의 (1/2) Vcc- |Vtp| 를 각각 발생시킨다. 출력 회로는 n-채널 MOS 트랜지스터 (521) 및 p-채널 MOS 트랜지스터 (522) 를 포함한다. n-채널 MOS 트랜지스터 (521) 에서, 드레인 전극은 전원 노드 (500) 에 접속되며, 소스 전극은 출력 노드 (54) 에 접속된다. p-채널 MOS 트랜지스터 (522) 에서, 소스 전극은 출력 노드 (54) 에 접속되며, 드레인 전극은 접지 노드 (600) 에 접속된다. 이들 트랜지스터 (521, 522) 는 전원 노드 (500) 및 접지 노드 (600) 사이에 서로 직렬로 접속된다. 상기 출력 노드의 전압은 기준 전압 발생 회로에서 p-채널 MOS 트랜지스터 (501) 및 n-채널 MOS 트랜지스터 (504) 의 게이트 전극에 각각 귀환된다.
Vref1은 출력 회로의 n-채널 MOS 트랜지스터 (521) 의 게이트 전극에 전달되며, Vref2는 출력 회로의 p-채널 MOS 트랜지스터 (522) 의 게이트 전극에 전달된다. 트랜지스터 (521, 522) 모두는 약 도전성이다.
출력 노드 (54) 의 전압이 하강하는 경우, n-채널 MOS 트랜지스터 (521) 의 도전 저항이 감소되며, 이로써 전류가 트랜지스터 (521) 를 경유하여 전원 노드 (500) 에서 출력 노드 (54) 로 흐른다. 따라서, 출력 노드의 전압은 상승한다.동시에, 이 출력 노드 전압은 기준 전압 발생 회로의 p-채널 MOS 트랜지스터 (501) 의 게이트 전극으로 귀환하므로, 트랜지스터 (501) 의 도전 저항이 감소되며, 이로써 전류가 노드 N1 으로 흐른다. 따라서, 트랜지스터 (521) 의 게이트 전극의 전위는 상승하고, 출력 노드 (54) 의 전압은 즉시 그 초기 중간 전위 (1/2) Vcc로 복귀한다.
한편, 출력 노드 (54) 의 전압이 상승하는 경우, p-채널 MOS 트랜지스터 (522) 및 n-채널 MOS 트랜지스터 (504) 의 도전 저항은 동일한 방식으로 감소되며, 이로써 출력 노드 (54) 의 전압은 즉시 그 초기 중간 전위로 복귀한다.
종래 기술은 출력 노드 (54) 의 전위를 이러한 방식으로 중간 전위화시킨다.
그러나, 도 5에 도시된 중간 전위 발생 회로에서, 출력 수단 (52) 에 서로 직렬로 접속된 n-채널 MOS 트랜지스터 (521) 및 p-채널 MOS 트랜지스터 (522) 가 약 도전성이므로, 전류는 전원 노드 (500) 에서 접지 노드 (600) 로 계속 흐른다.그러므로, 전력 소비의 낭비가 이 부분에서 계속 된다.
본 발명의 목적은 전력 소비를 저감하는 중간 전압 제어 회로를 제공하는 것이다.
본 발명의 다른 목적은 안정한 중간 전압을 출력시키는 중간 전압 제어 회로를 제공하는 것이다.
본 발명에 따른 중간 전압 제어 회로는, 출력 노드에 접속된 신호선의 전압 레벨이 소정의 목표 전압 보다 높은지 또는 낮은지의 여부를 변별하여 변별 신호를발생시키는 모니터 회로; 드레인이 전원 노드에 접속되고, 소스는 출력 노드에 접속되는 제 1 n-채널 트랜지스터; 드레인이 접지 노드에 접속되고 소스가 출력 노드에 접속되는 제 2 p-채널 트랜지스터; 및 상기 모니터 회로로부터 수신된 상기 변별 신호 및 외부 입력 노드로부터 수신된 허가 신호를 기초로 하여, 상기 제 1 n-채널 트랜지스터의 게이트로 전달될 제 1 제어 신호 및 상기 제 2 p-채널 트랜지스터의 게이트로 전달될 제 2 제어 신호를 발생시키는 제어 회로를 포함한다. 제어 회로는 다음과 같이 제 1 및 제 2 트랜지스터의 on/off 동작을 제어한다: 허가 신호가 능동 상태이고, 모니터 회로로부터 수신된 변별 신호가 신호선의 전압이 높다는 것을 나타내는 경우, 제어 회로는 상기 제 1 및 상기 제 2 제어 신호 모두를 로우로 설정하고, 모니터 회로로부터 수신된 변별 신호가 신호선의 전압이 낮다는 것을 나타내는 경우, 제어 회로는 상기 제 1 및 상기 제 2 제어 신호를 하이로 설정하여, 상기 제 1 및 상기 제 2 트랜지스터를 턴 온/오프시키며, 허가 신호가 비능동 상태인 경우, 제어 회로는 각각 제 1 제어 신호를 로우로, 제 2 제어 신호를 하이로 설정하여 상기 제 1 및 상기 제 2 트랜지스터 모두를 턴 오프시킨다.
상술된 중간 전압 제어 회로는 고유의 (its own) 중간 전압 제어 회로를 포함하는 반도체 메모리 디바이스용으로 적합하다.
본 발명의 이들 및 다른 목적은 다음의 명세서 및 첨부 도면의 관점에서 이해될 때, 부가된 청구범위로부터 당업자에게 명백할 것이다.
도 1은 본 발명의 제 1 실시예에서의 중간 전압 제어 회로를 설명하는 회로도이다.
도 2는 도 1에 도시된 중간 전압 제어의 모니터 회로 및 제어 회로를 설명하는 회로도이다.
도 3은 본 발명의 제 2 실시예에서의 중간 전압 제어 회로를 설명하는 회로도이다.
도 4a는 용량성 부하가 n-채널 트랜지스터를 통하여 충전될 때의 전압 변화를 도시한다.
도 4b는 용량성 부하가 p-채널 트랜지스터를 통하여 방전될 때의 전압 변화를 도시한다.
도 5는 상술된 종래의 중간 전위 발생 회로를 설명하는 회로도이다.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 중간 전압 제어 회로 2 : 모니터 회로
3 : 제어 회로 10 : 출력 노드
11 : n-채널 트랜지스터 12 : p-채널 트랜지스터
21 : 변별 신호 30 : 외부 입력 노드
31 : 제 1 제어 신호 32 : 제 2 제어 신호
33 : AND 회로 34 : OR 회로
35 : 트랜스퍼 게이트 회로 36 : 래칭 회로
37 : NOR 회로 38 : NAND 회로
39 : 허가 신호 54 : 출력 노드
100 : 전원 노드 200 : 접지 노드
400 : 신호선 500 : 전원 노드
501 : p-채널 MOS 트랜지스터 504 : n-채널 MOS 트랜지스터
552 : 출력 회로 600 : 접지 노드
도 1에서, 중간 전압 제어 회로에는, 출력 노드 (10) 에 접속된 신호선 (400) 의 전압 레벨이 소정의 변별 전압보다 높은지 또는 낮은지의 여부를 변별하여 변별 신호 (21) 를 발생시키는 모니터 회로 (2); 드레인이 전원 노드 (100) 에 접속되고, 소스가 출력 노드 (10) 에 접속되는 제 1 n-채널 트랜지스터 (11); 드레인이 접지 노드 (200) 에 접속되고, 소스가 출력 노드 (10) 에 접속되는 제 2 p-채널 트랜지스터 (12); 및 상기 모니터 회로 (2) 로부터 수신된 변별 신호 (21) 와 외부 입력 노드 (30) 로부터 수신된 허가 신호 (39) 에 각각 응답하여 제 1 n-채널 트랜지스터 (11) 의 게이트로 전달될 제 1 제어 신호 (31) 및 제 2 p-채널 트랜지스터 (12) 의 게이트로 전달될 제 2 제어 신호 (32) 를 발생시키는 제어 회로 (3) 가 제공된다.
제어 회로 (3) 는 다음과 같이, 상기 제 1 및 상기 제 2 트랜지스터 (11, 12) 의 on/off 동작을 각각 제어한다: 허가 신호 (39) 가 능동상태이고 (정논리 회로의 경우, 여기서 논리 레벨 "1" 이 설정된다), 모니터 회로 (2) 로부터 수신된 변별 신호 (21) 가 출력 노드 (10) 에 접속된 신호선 (400) 의 전압이 높다는 것을 나타낼 때, 제어 회로 (3) 는 제 1 및 제 2 제어 신호 (31, 32) 모두를 각각 로우로 설정하여 상기 제 1 n-채널 트랜지스터 (11) 를 턴 오프시키며 제 2 p-채널 트랜지스터 (12) 를 턴 온시키고, 그리고 모니터 회로 (2) 로부터 수신된 변별 신호 (21) 가 신호선 (10) 의 전압이 낮은 전위 레벨이라는 것을 나타낼 때, 제어 회로 (3) 는 제 1 및 제 2 제어 신호 (31, 32) 모두를 각각 하이로 설정하여 제 1 n-채널 트랜지스터 (11) 를 턴 온시키고, 제 2 p-채널 트랜지스터 (12) 를 턴 오프시킨다.
허가 신호 (30) 가 비능동 상태 (정논리 회로의 경우, 여기서 논리 레벨 "0" 이 설정된다) 인 경우, 제어 회로 (3) 는 제 1 제어 신호 (31) 를 로우로 설정하고, 제 2 제어 신호 (32) 를 하이로 설정하여, 제 1 및 제 2 트랜지스터 (11, 12) 모두를 턴 오프시킨다.
이제, 신호선 (400) 의 전압 레벨이 하이로 설정될 때의 중간 전압 제어 회로의 동작이 설명될 것이다.
상술된 바와 같이, 이 경우에서 제 1 및 제 2 제어 신호 (31, 32) 각각은 로우로 설정되고, 전원 노드 (100) 에 접속된 제 1 n-채널 트랜지스터 (11) 가 턴 오프되고, 접지 노드 (200) 에 접속된 제 2 p-채널 트랜지스터 (12) 가 턴 온된다. 따라서, 전류는 신호선 (400) 에서 접지 노드 (200) 로 흐르며, 이로써 신호선 (400) 의 용량성 부하에 축적된 전기 충전이 제 2 p-채널 트랜지스터 (12) 를 경유하여 접지 노드 (200) 로 방전된다.
1994년, 바이푸칸 (Baifukan) 에 의하여 출판된 "어드밴스드 일렉트로닉스 (Advanced Electronics) I-9; 슈퍼 LSI 메모리" 의 61 페이지의 예에 설명된 바와 같이, p-채널 트랜지스터는 효율적으로 충전될 수 있으나, 덜 효율적으로 방전된다. 반대로, n-채널 트랜지스터는 효율적으로 방전하나, 덜 효율적으로 충전한다.
특히, 충전된 용량성 부하가 p-채널 트랜지스터를 경유하여 방전되는 경우, 출력 전압은 p-채널 트랜지스터의 임계치 전압 Vtp에 점차적으로 접근한다.
반대로, 방전된 용량성 부하가 n-채널 트랜지스터를 경유하여 충전되는 경우, 출력 전압은 전압 (VDD-Vtn) 에 점차적으로 근접한다. 전압 (VDD-Vtn) 은 n-채널 트랜지스터의 임계치 전압 Vtn에 의하여 전원 노드 전압 VDD 보다 낮다. 도 4는 이러한 동작을 설명하는 도면이다.
상술한 바와 같이, 따라서 충전된 신호선 (400) 이 p-채널 트랜지스터 (12) 를 경유하여 방전되는 동안, 신호선 (400) 의 전압은 p-채널 트랜지스터 (12) 의 임계치 전압 Vtp에 의하여 접지 노드 전위보다 높은 전압에 점차적으로 근접한다.
이 경우에서, 모니터 회로의 변별 전압은 전원 노드 및 접지 노드의 전압 사이의 중간 전압, 즉 (1/2) VDD 로 설정되고, 상기 p-채널 트랜지스터 (12) 의 임계치 전압 Vtp은 상술된 변별 전압인 (1/2) VDD 보다 높은 전압으로 설정된다면, 신호선 (400) 의 전압은 중간 전위화 기간 동안 고전위 전압으로 변별된다. 결과적으로, 신호선 (400) 의 전압 레벨은 p-채널 트랜지스터 (12) 의 임계치 전압 Vtp에서 안정화된다. 이 때, 제 1 n-채널 트랜지스터 (11) 는 신호선 (400) 의 전압이 안정한 동안 오프가 유지되어, 트랜지스터 (11) 에 피드스루 (feedthrough) 전류가 흐르지 않는다.
이제, 신호선 (400) 의 전압 레벨이 낮은 경우에서의 본 실시예의 중간 전압 제어 회로의 동작이 설명될 것이다. 상술된 바와 같이, 제 1 및 제 2 제어 신호 (31, 32) 는 하이로 설정되며, 이로써 전원 노드에 접속된 제 1 n-채널 트랜지스터 (11) 가 턴 온되고, 접지 노드에 접속된 제 2 p-채널 트랜지스터 (12) 가 턴 오프된다. 결과적으로, 전류는 전원 노드 (100) 에서 신호선 (400) 으로 흐르며, 신호선 (400) 의 용량성 부하는 제 1 n-채널 트랜지스터 (11) 를 경유하여 충전된다.
또한, 이 경우에서, 신호선 (400) 은 상술된 바와 같이, 제 1 n-채널 트랜지스터 (11) 를 경유하여 충전되나, 신호선 (400) 의 전압은 전원 노드 전위보다 단지 n-채널 트랜지스터 (11) 의 임계치 전압 Vtn만큼 낮은 전압 (VDD-Vtn) 에 점차적으로 접근한다.
이 실시예에서, 모니터 회로의 변별 전압이 전원 노드 및 접지 노드의 전압 사이의 중간 전압, 즉 (1/2) VDD 로 설정되고, n-채널 트랜지스터 (11) 의 임계치 전압 Vtn이 변별 전압 ((1/2) VDD) 보다 높은 전압으로 설정된다면, 신호선 전압은 중간 전위화 기간동안 로우 상태인 것으로 변별된다. 결과적으로, 신호선 전압은 전원 노드 전압 보다 n-채널 트랜지스터 (11) 의 임계치 전압 Vtn만큼 낮은 전압에서 안정화된다. 이 때, 제 2 p-채널 트랜지스터 (12) 는 신호선 (400) 의 전압이 안정화되는 동안 오프가 유지되며, 이로써 트랜지스터 (12) 에서 피드스루 전류가 흐르는 것을 방지한다.
도 2에서, 상기 모니터 회로 (2) 는, 전원 노드의 전압 (VDD) 및 접지 노드의 전압 (보통, 0V) 의 중간 전압 (1/2) VDD 을 변별 전압으로 하여, 상기 신호선 (400) 의 전압 레벨이 상기 변별 전압 보다 고전위인지 또는 저전위인지의 여부를 변별하는 임계치를 가지는 인버터 회로 (20) 로 구성되어 있다.
또한, 제 1 n-채널 트랜지스터 (11) 의 임계치 전압 Vtn및 제 2 p-채널 트랜지스터 (12) 의 임계치 전압 Vtp은 각각 중간 전압 ((1/2) VDD) 보다 높은 전압으로 설정된다.
제어 회로 (3) 는 출력된 변별 신호 (21) 및 허가 신호 (39) 가 공급된 AND 회로 (33) 를 사용하여 제 1 제어 신호 (31) 를 발생시키고, 상기 변별 신호 (21) 및 상기 허가 신호 (39) 로부터 인버트된 신호와의 OR 회로 (34) 를 사용하여 제 2 제어 신호 (32) 를 발생시킨다.
도 3은 본 발명의 제 2 실시예에서의 중간 전압 제어 회로를 설명하는 회로도이다. 도 2에 도시된 회로도 및 도 3에 도시된 회로도와의 주요한 차이점은, 제어 회로 (3) 에 허가 신호 (39) 에 의하여 제어되어 변별 신호 (21) 를 수신하는 지의 여부를 판단하는 트랜스퍼 게이트 회로 (35) 와, 상기 트랜스퍼 게이트 회로로부터 출력된 변별 신호를 래치하기 위하여 링 형태로 서로 접속된 2개의 인버터 회로로 구성된 래칭 회로 (36) 가 제공된다는 점이다. 결과적으로, 제 1 제어 신호는 변별 신호 (21) 및 상기 허가 신호 (39) 로부터 인버트된 신호와의 NOR 회로 (37) 에 의하여 발생되고, 제 2 제어 신호는 변별 신호 (21) 및 허가 신호 (39) 와의 NAND 회로 (38) 에 의하여 발생된다.
이 래칭 회로로, 신호선 (400) 의 전압이 불규칙적으로 변하여도, 중간 전위화 기간 동안, 변별 신호 (21) 를 고정시켜 출력 노드 (10) 의 전압을 안정화시킬 수 있다.
상기 제 1 및 상기 제 2 실시예에서, 상기 변별 신호 또는 상기 허가 신호는정 또는 부정 논리 신호로 물론 변할 수 있어서, 모니터 회로 또는 제어 회로의 논리 회로의 구성을 변형시킨다.
부가적으로, 통상의 CMOS 프로세스에서 상술된 중간 전압 제어 회로를 제조하는 것은 쉽다.
부가하여, 중간 전압 제어 회로를 내장하여 사용해야 하는 반도체 메모리 디바이스용으로 본 발명의 어떠한 중간 전압 제어 회로를 사용하는 것 또한 쉽다.
상술된 바와 같이, 본 발명의 중간 전압 제어 회로는, 변별 전압을 (1/2) VDD 로 설정하는 모니터 회로와, 임계치 전압이 상기 변별 전압보다 큰 전압으로 설정된 제 1 n-채널 트랜지스터를 충전 경로에, 임계치 전압이 상기 변별 전압 보다 큰 전압으로 설정된 제 2 p-채널 트랜지스터를 방전 경로에 사용한다. 부가하여, 중간 전압 제어 회로는 이들 트랜지스터의 게이트 전압으로 귀환하여, 모니터 회로를 사용하여 신호를 제어한다. 결과적으로, 본 발명은 피드스루 전류의 발생을 방지하고, 소비 전력을 저감시키고 안정한 신호를 출력할 수 있는 중간 전압 제어 회로를 제공한다.
본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 본 명세서의 관점에서 이해되고 완전한 범위의 등가물이 허용될 때, 첨부된 청구범위에 의하여 정의되어야 한다는 것이 이해되어야 한다.

Claims (12)

  1. 제 1 채널형을 가지며, 전원 전압이 제공된 전원 노드 및 신호선에 접속된 출력 노드 사이에 접속된 제 1 트랜지스터;
    제 2 채널형을 가지며, 상기 출력 노드 및 접지 사이에 접속된 제 2 트랜지스터;
    상기 출력 노드에 접속되며, 상기 신호선의 전압 레벨에 응답하여 변별 신호를 출력시키는 모니터 회로; 및
    허가 신호가 제공된 외부 입력 노드를 가지고, 상기 모니터 회로에 접속되며, 상기 제 1 및 상기 제 2 트랜지스터 각각을 제어하는 제어 회로를 구비하며,
    상기 제어 회로는, 상기 허가 신호가 능동 상태일 때 상기 변별 신호에 응답하여 상기 제 1 및 상기 제 2 트랜지스터 중 하나를 턴 온시키고, 상기 제 1 및 상기 제 2 트랜지스터 중 나머지 하나를 턴 오프시키며, 상기 허가 신호가 비능동 상태일 때, 상기 제 1 및 상기 제 2 트랜지스터 모두를 턴 오프시키는 것을 특징으로 하는 중간 전압 제어 회로.
  2. 제 1 항에 있어서, 상기 모니터 회로는 상기 신호선의 상기 전압 레벨이 변별 전압 레벨 보다 높은 지의 여부를 판단하는 것을 특징으로 하는 중간 전압 제어 회로.
  3. 제 2 항에 있어서, 상기 제어 회로는, 상기 신호선의 상기 전압 레벨이 상기 변별 전압보다 낮을 경우, 상기 제 1 트랜지스터를 턴 온시켜 상기 제 1 트랜지스터를 통하여 상기 신호선이 충전되게 하고, 상기 신호선의 상기 전압 레벨이 상기 변별 전압보다 높은 경우, 상기 제 2 트랜지스터를 턴 온시켜 상기 제 2 트랜지스터를 통하여 상기 신호선이 방전되게 하는 것을 특징으로 하는 중간 전압 제어 회로.
  4. 제 2 항에 있어서, 상기 변별 전압 레벨은 상기 전원 전압값 및 접지값 사이의 값을 가지는 전압인 것을 특징으로 하는 중간 전압 제어 회로.
  5. 제 1 항에 있어서, 상기 모니터 회로는 인버터 회로를 포함하는 것을 특징으로 하는 중간 전압 제어 회로.
  6. 제 1 항에 있어서, 상기 제 1 채널형 트랜지스터는 n-채널 트랜지스터이고, 상기 제 2 채널형 트랜지스터는 p-채널 트랜지스터인 것을 특징으로 하는 중간 전압 제어 회로.
  7. 제 1 항에 있어서, 상기 제어 회로는, 상기 허가 신호 및 상기 변별 신호가 공급되어 상기 제 1 트랜지스터용의 제 1 제어 신호를 제공하는 AND 회로, 및 상기 허가 신호 및 상기 변별 신호로부터 인버트된 신호가 공급되어 상기 제 2 트랜지스터용의 제 2 제어 신호를 제공하는 OR 회로를 포함하는 것을 특징으로 하는 중간 전압 제어 회로.
  8. 제 1 항에 있어서, 상기 제어 회로는, 상기 모니터 회로에 접속된 스위치, 상기 스위치에 접속된 래치 회로, 상기 래치 회로 및 상기 외부 입력 노드에 접속된 인버터에 접속되어 상기 제 1 트랜지스터용의 제 1 제어 신호를 제공하는 NOR 회로, 및 상기 래치 회로와 상기 외부입력 노드에 접속되어 상기 제 2 트랜지스터용의 제 2 제어 신호를 제공하는 NAND 회로를 포함하는 것을 특징으로 하는 중간 전압 제어 회로.
  9. 제 8 항에 있어서, 상기 스위치는 상기 허가 신호가 능동 상태일 때 턴 온되는 것을 특징으로 하는 중간 전압 제어 회로.
  10. 제 2 항에 있어서, 상기 제 1 및 제 2 트랜지스터 모두는 절대값이 상기 변별 전압 레벨의 절대값 보다 큰 임계치 전압을 가지는 것을 특징으로 하는 중간 전압 제어 회로.
  11. 전원 전압이 공급된 전원 노드 및 신호선에 접속된 출력 노드 사이에 접속되고, n-채널 트랜지스터인 제 1 트랜지스터;
    상기 출력 노드 및 접지 사이에 접속되고, p-채널 트랜지스터인 제 2 트랜지스터;
    상기 출력 노드 및 제 1 노드 사이에 접속된 제 1 인버터를 가지는 모니터 회로; 및
    허가 신호가 제공된 외부 입력 노드와 상기 모니터 회로의 상기 제 1 노드가 공급되어 상기 제 1 트랜지스터의 게이트용의 제 1 제어 신호를 제공하는 AND 회로, 및 제 2 인버터를 통한 상기 외부 입력 노드와 상기 제 1 노드가 공급되어 상기 제 2 트랜지스터의 게이트용의 제 2 제어 신호를 제공하는 OR 회로를 구비하는 제어 회로를 포함하는 것을 특징으로 하는 중간 전압 제어 회로.
  12. 전원 전압이 공급된 전원 노드 및 신호선에 접속된 출력 노드 사이에 접속되고, n-채널 트랜지스터인 제 1 트랜지스터;
    상기 출력 노드 및 접지 사이에 접속되고, p-채널 트랜지스터인 제 2 트랜지스터;
    상기 출력 노드 및 제 1 노드 사이에 접속된 제 1 인버터를 가지는 모니터 회로; 및
    상기 제 1 노드 및 제 2 노드 사이에 접속된 트랜스퍼 게이트, 상기 제 2 노드 및 제 3 노드 사이에 접속된 래치 회로, 상기 제 3 노드 및 제 2 인버터를 통한 외부 입력 노드에 접속되어 상기 제 1 트랜지스터의 게이트용의 제 1 제어 신호를 제공하는 NOR 회로, 및 상기 제 3 노드 및 상기 외부 입력 노드에 접속된 입력을 가지며, 상기 제 2 트랜지스터의 게이트용의 제 2 제어 신호를 제공하는 NAND 회로를 가지는 제어 회로를 구비하는 것을 특징으로 하는 중간 전압 제어 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6937072B1 (en) * 1999-08-25 2005-08-30 Infineon Technologies Ag Driver circuit and method for operating a driver circuit
US6649476B2 (en) * 2001-02-15 2003-11-18 Micron Technology, Inc. Monotonic dynamic-static pseudo-NMOS logic circuit and method of forming a logic gate array
US6975134B2 (en) * 2004-04-08 2005-12-13 International Business Machines Corporation Buffer/driver circuits
US10156593B2 (en) * 2016-06-21 2018-12-18 Texas Instruments Incorporated Method and circuitry for measuring current
JP2021129255A (ja) * 2020-02-17 2021-09-02 ミツミ電機株式会社 パルス信号送信回路

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3626521B2 (ja) 1994-02-28 2005-03-09 三菱電機株式会社 基準電位発生回路、電位検出回路および半導体集積回路装置
KR100298182B1 (ko) * 1997-06-24 2001-08-07 박종섭 반도체메모리소자의출력버퍼
JP3152204B2 (ja) * 1998-06-02 2001-04-03 日本電気株式会社 スルーレート出力回路

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