JPH0319253A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0319253A JPH0319253A JP15343989A JP15343989A JPH0319253A JP H0319253 A JPH0319253 A JP H0319253A JP 15343989 A JP15343989 A JP 15343989A JP 15343989 A JP15343989 A JP 15343989A JP H0319253 A JPH0319253 A JP H0319253A
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- Japan
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- trench
- substrate
- electrode
- oxide film
- integrated circuit
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- Pending
Links
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- 239000012212 insulator Substances 0.000 claims abstract description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路に関するものである。
従来の技術
半導体集積回路の微細化、高集積化が進行するにつれて
素子間を分離する領域についてもその寸法を小さくする
必要が有る。ＭＯＳ集積回路においてもっともひろく用
いられている周知のＬＯＧＯＳ（ Ｌｏｃａｌ Ｏｘｉ
ｄａｔｌｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法は微細化とい
う点で限界に近付いておｂ最近では半導体基板に溝を形
戒して素子間を分離する方法の開発が盛んに行われてい
る。
素子間を分離する領域についてもその寸法を小さくする
必要が有る。ＭＯＳ集積回路においてもっともひろく用
いられている周知のＬＯＧＯＳ（ Ｌｏｃａｌ Ｏｘｉ
ｄａｔｌｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法は微細化とい
う点で限界に近付いておｂ最近では半導体基板に溝を形
戒して素子間を分離する方法の開発が盛んに行われてい
る。
従来のこのような素子間分離方法はたとえば前田和夫他
編、「超ＬＳＩハンドブックＪ （１９８３年発行）に
述べられて訟シ、以下に示すようなものであった。
編、「超ＬＳＩハンドブックＪ （１９８３年発行）に
述べられて訟シ、以下に示すようなものであった。
第２図は従来例の分離の断面模式図を示すものである。
Ｐ型シリコン基板１１中に形戒された溝１２の側壁釦よ
び底面が酸化膜１３で覆われ、溝１２は多結晶シリコン
１４で充填されている。多結晶シリコン１４の表面は絶
縁を保つため酸化され酸化膜１５が形成されている。
び底面が酸化膜１３で覆われ、溝１２は多結晶シリコン
１４で充填されている。多結晶シリコン１４の表面は絶
縁を保つため酸化され酸化膜１５が形成されている。
この方法は基本的には素子間の距離を実効的に大きくす
ることによシ分離幅を小さくするものである。
ることによシ分離幅を小さくするものである。
発明が解決しようとする課題
上記のような従来例の分離方法において、溝１２に充填
された多結晶シリコン１４を電気的に浮遊状態にすると
、基板１１の溝１２に沿った表面の電位が不安定になる
ため電位を固定することが望會しいが、そのためには基
板１１の表面側で酸化膜１５に開口する必要が有シ、工
程数が増加するし余分な面積が必要になるという課題が
有る。特にいわゆる相補型ＭＯＳ集積回路においては第
１導電型基板と反対導電型ウェｐとのそれぞれに対して
固定する電位を選択しなければならないため素子の配置
上大きな制約となる。
された多結晶シリコン１４を電気的に浮遊状態にすると
、基板１１の溝１２に沿った表面の電位が不安定になる
ため電位を固定することが望會しいが、そのためには基
板１１の表面側で酸化膜１５に開口する必要が有シ、工
程数が増加するし余分な面積が必要になるという課題が
有る。特にいわゆる相補型ＭＯＳ集積回路においては第
１導電型基板と反対導電型ウェｐとのそれぞれに対して
固定する電位を選択しなければならないため素子の配置
上大きな制約となる。
さらに、多結晶シリコン１４上の酸化膜１６は体積膨張
による応力を防ぐためあ１シ厚くできず、多結晶シリコ
ン１４の電位を固定した場合には酸化膜１５上の配線（
不図示）が接地あるいは電源電位に対して大きな寄生容
量を持つという課題も有る。
による応力を防ぐためあ１シ厚くできず、多結晶シリコ
ン１４の電位を固定した場合には酸化膜１５上の配線（
不図示）が接地あるいは電源電位に対して大きな寄生容
量を持つという課題も有る。
課題を解決するための手段
上記のような課題を解決するための本発明の半導体集積
回路は、半導体基板に形威された溝内部の側壁上に形成
され九絶縁膜と、前記側壁に沿って前記絶縁膜上に積層
されかつ前記溝底部において前記基板に接続された電極
とによって素子間を分離し、前記溝内部の残る中空部を
絶縁物によつて埋め込むものである。
回路は、半導体基板に形威された溝内部の側壁上に形成
され九絶縁膜と、前記側壁に沿って前記絶縁膜上に積層
されかつ前記溝底部において前記基板に接続された電極
とによって素子間を分離し、前記溝内部の残る中空部を
絶縁物によつて埋め込むものである。
作 用
本発明の半導体集積回路では、溝側壁に沿う半導体基板
表面の電位が基板に接続された電極によう制御されるた
め安定した分離特性が得られる。
表面の電位が基板に接続された電極によう制御されるた
め安定した分離特性が得られる。
余分な面積は必要としない。さらに、配線に付加される
寄生容量が小さいため、回路の高速動作を妨げない。
寄生容量が小さいため、回路の高速動作を妨げない。
実施例
本発明の半導体集積回路の素子間分離方法の実施例を第
１図に示し、これを参照して説明する。
１図に示し、これを参照して説明する。
図示するように、Ｐ型シリコン基板１に幅０．５〜１μ
ｍ、深さ１〜４μｍ程度の溝２が形成され、その側壁表
面が厚さ２０〜ｓ ｏ ｎｍ程度の酸化膜３で覆われて
いる。
ｍ、深さ１〜４μｍ程度の溝２が形成され、その側壁表
面が厚さ２０〜ｓ ｏ ｎｍ程度の酸化膜３で覆われて
いる。
酸化膜３の表面上には多結晶シリコンのゲート電極４が
積層されて釦シ、このゲート電極４は溝２の底部におい
て基板１に接続されている。ゲート電極４の厚さは溝２
に十分大きな空間の残るような厚さ、すなわち６０〜１
００ｎｍ程度とする。
積層されて釦シ、このゲート電極４は溝２の底部におい
て基板１に接続されている。ゲート電極４の厚さは溝２
に十分大きな空間の残るような厚さ、すなわち６０〜１
００ｎｍ程度とする。
溝２の残る空間は充填用酸化膜６によう埋められている
。
。
この構造において基板１の溝２に接する部分の電位は酸
化膜３を介してゲート電極４によう制御されるため安定
である。ゲート電極４にはほとんど電流が流れないので
さほど低抵抗である必要は無い。
化膜３を介してゲート電極４によう制御されるため安定
である。ゲート電極４にはほとんど電流が流れないので
さほど低抵抗である必要は無い。
ゲート電極４の電位は溝２の底部で基板１と接続される
ことによう固定されているため、特に電位を固定するた
めの工程を追加する必要は無い。
ことによう固定されているため、特に電位を固定するた
めの工程を追加する必要は無い。
充填用酸化膜６の上を配線（不図示）が通過する場合に
おいても、配線とゲート電極４とが薄い絶縁膜を介して
対向する面積は十分小さいため配線に大きな寄生容量が
付加されることはない。
おいても、配線とゲート電極４とが薄い絶縁膜を介して
対向する面積は十分小さいため配線に大きな寄生容量が
付加されることはない。
なか上記の実施例では説明の都合上溝底部中央をゲート
電極が覆っていない構造としているが、これは実施例の
構或に従う必要はなく、ゲート電極が溝底部を覆ってい
てもよい。
電極が覆っていない構造としているが、これは実施例の
構或に従う必要はなく、ゲート電極が溝底部を覆ってい
てもよい。
溝の幅、深さや各膜厚も必要に応じて選択してよい。
発明の効果
本発明の半導体集積回路では分離部に接した基板の電位
が基板に接続された電極によう固定されるため幅を狭く
しても安定した分離特性が得られる。さらに分離部上を
通過する配線に大きな寄生容量が付加されることも無く
、高集積でかつ高速の半導体集積回路が得られる，
が基板に接続された電極によう固定されるため幅を狭く
しても安定した分離特性が得られる。さらに分離部上を
通過する配線に大きな寄生容量が付加されることも無く
、高集積でかつ高速の半導体集積回路が得られる，
第１図は本発明の半導体集積回路の実施例を示す断面図
、第２図は従来の半導体集積回路の断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・溝、
３・・・・・・酸化膜、４・・・・・・ゲート電極、５
・・・・・・充填用酸化膜。
、第２図は従来の半導体集積回路の断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・溝、
３・・・・・・酸化膜、４・・・・・・ゲート電極、５
・・・・・・充填用酸化膜。
Claims (1)
- 半導体基板に形成された溝内部の側壁上に形成された絶
縁膜と、前記側壁に沿って前記絶縁膜上に積層されかつ
前記溝底部において前記基板に接続された電極とによっ
て素子間を分離し、前記溝内部の残る中空部を絶縁物に
よって埋め込むことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15343989A JPH0319253A (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15343989A JPH0319253A (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319253A true JPH0319253A (ja) | 1991-01-28 |
Family
ID=15562556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15343989A Pending JPH0319253A (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005163449A (ja) * | 2003-12-04 | 2005-06-23 | Tokai Rika Co Ltd | 携帯機、アダプタ、キー装置 |
-
1989
- 1989-06-15 JP JP15343989A patent/JPH0319253A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005163449A (ja) * | 2003-12-04 | 2005-06-23 | Tokai Rika Co Ltd | 携帯機、アダプタ、キー装置 |
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