JPH08330547A - フィールド遮蔽分離層とボディ・コンタクトを有するｓｏｉｄｒａｍ - Google Patents
フィールド遮蔽分離層とボディ・コンタクトを有するｓｏｉｄｒａｍInfo
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- JPH08330547A JPH08330547A JP8142552A JP14255296A JPH08330547A JP H08330547 A JPH08330547 A JP H08330547A JP 8142552 A JP8142552 A JP 8142552A JP 14255296 A JP14255296 A JP 14255296A JP H08330547 A JPH08330547 A JP H08330547A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】
【課題】 ＳＯＩ回路において過大なスペースを使用せ
ずにトランジスタ本体へのコンタクトを製作する方法を
提供する。 【解決手段】 ボディ・コンタクトとフィールド遮蔽分
離層とを有するＳＯＩディープ・トレンチＤＲＡＭは、
隣接するディープ・トレンチ・キャパシタ間の選択した
部位でＳＯＩデバイス層とフィールド遮蔽層の接触を行
う。フィールド遮蔽層は、分離をよくするためおよびア
レイ・トランジスタの本体電位を設定するために負にバ
イアスされる。
ずにトランジスタ本体へのコンタクトを製作する方法を
提供する。 【解決手段】 ボディ・コンタクトとフィールド遮蔽分
離層とを有するＳＯＩディープ・トレンチＤＲＡＭは、
隣接するディープ・トレンチ・キャパシタ間の選択した
部位でＳＯＩデバイス層とフィールド遮蔽層の接触を行
う。フィールド遮蔽層は、分離をよくするためおよびア
レイ・トランジスタの本体電位を設定するために負にバ
イアスされる。
Description
【０００１】
【発明の属する技術分野】本発明は、シリコン・オン・
インシュレータ（ＳＯＩ）回路に関し、特にＤＲＡＭに
関する。
インシュレータ（ＳＯＩ）回路に関し、特にＤＲＡＭに
関する。
【０００２】
【従来の技術】ＳＯＩ技術は、多年にわたって研究され
ており、いくつかの周知の利点、特に動作速度が速く、
容量が小さく、より低い電圧が使用できるという利点を
有する。
ており、いくつかの周知の利点、特に動作速度が速く、
容量が小さく、より低い電圧が使用できるという利点を
有する。
【０００３】
【発明が解決しようとする課題】ＳＯＩ技術の周知の問
題は、トランジスタ本体へのコンタクトが必要であるこ
と、および過大なスペースを使用せずにコンタクトを製
作することに関する問題である。
題は、トランジスタ本体へのコンタクトが必要であるこ
と、および過大なスペースを使用せずにコンタクトを製
作することに関する問題である。
【０００４】本発明は、分離層になるフィールド遮断層
に接続された自己整合ボディ・コンタクトの使用を組み
込んだＳＯＩ ＤＲＡＭに関する。
に接続された自己整合ボディ・コンタクトの使用を組み
込んだＳＯＩ ＤＲＡＭに関する。
【０００５】
【発明の実施の形態】図１を参照すると、いくつかの初
期ステップを実施した後の本発明によるＤＲＡＭの一部
断面が示されている。しきい注入やフィールド注入など
の従来のステップは、基板準備ステップと呼ばれる。
（Ｎ型ＦＥＴ）トランジスタを形成するため、ｎ型基板
３０、酸化物（ＳｉＯ2）層２０およびｐ型ＳＯＩ（ま
たはデバイス）シリコン層１０を有するＳＯＩウエハを
出発材料として使用する。ｎ型基板は、ｎチャネル・ア
レイ内の記憶キャパシタ・プレートとして使用される。
逆の実施形態では、ｐ型アレイの場合に（記憶容量の小
さいｎ型アレイの場合にも）ｐ型基板を使用する。従来
のパッド酸化物層２０２（８ｎｍ）および窒化物Ｓｉ3
Ｎ4層２０５（２００ｎｍ）層を標準の加工法を使用し
て形成する。
期ステップを実施した後の本発明によるＤＲＡＭの一部
断面が示されている。しきい注入やフィールド注入など
の従来のステップは、基板準備ステップと呼ばれる。
（Ｎ型ＦＥＴ）トランジスタを形成するため、ｎ型基板
３０、酸化物（ＳｉＯ2）層２０およびｐ型ＳＯＩ（ま
たはデバイス）シリコン層１０を有するＳＯＩウエハを
出発材料として使用する。ｎ型基板は、ｎチャネル・ア
レイ内の記憶キャパシタ・プレートとして使用される。
逆の実施形態では、ｐ型アレイの場合に（記憶容量の小
さいｎ型アレイの場合にも）ｐ型基板を使用する。従来
のパッド酸化物層２０２（８ｎｍ）および窒化物Ｓｉ3
Ｎ4層２０５（２００ｎｍ）層を標準の加工法を使用し
て形成する。
【０００６】ディープ・トレンチ（ＤＴ）マスクを使用
してウエハをパターン化した後、Applied Materials 50
00エッチング・ツールのエッチング液としてＨＢＲおよ
びＮＦ3を使用する従来のイオン・エッチング・プロセ
ス（反応性イオン・エッチング、ＲＩＥとも呼ばれる）
を使用して、セル・キャパシタ用のディープ・トレンチ
１００をエッチングする。通常、ディープ・トレンチは
１μｍ〜８μｍの厚さを有する。
してウエハをパターン化した後、Applied Materials 50
00エッチング・ツールのエッチング液としてＨＢＲおよ
びＮＦ3を使用する従来のイオン・エッチング・プロセ
ス（反応性イオン・エッチング、ＲＩＥとも呼ばれる）
を使用して、セル・キャパシタ用のディープ・トレンチ
１００をエッチングする。通常、ディープ・トレンチは
１μｍ〜８μｍの厚さを有する。
【０００７】ディープ・トレンチ・キャパシタ内にキャ
パシタ誘電体として薄いノード誘電体１０２（例えば、
周知のプロセスでは高速熱窒化および再酸化によって形
成する）を形成する。他の誘電体も好ましければ使用で
きる。
パシタ誘電体として薄いノード誘電体１０２（例えば、
周知のプロセスでは高速熱窒化および再酸化によって形
成する）を形成する。他の誘電体も好ましければ使用で
きる。
【０００８】ＲＩＥなど任意の適切な方法によってデバ
イス層１０と酸化物２０の間の接合の下のレベルまで掘
穿したトレンチ１００をＮ+多結晶シリコン（ポリシリ
コン）１１０で充填する。本発明のプロセスでは、キャ
パシタ・ノードの上部をプレート３０から分離しかつト
ランジスタは使用せず、したがって所与のトレンチ深さ
に対する記憶容量が大きくなる。ポリシリコン１１０は
キャパシタの内部電極を形成し、基板３０はキャパシタ
・アレイ用の共通電極を形成する。
イス層１０と酸化物２０の間の接合の下のレベルまで掘
穿したトレンチ１００をＮ+多結晶シリコン（ポリシリ
コン）１１０で充填する。本発明のプロセスでは、キャ
パシタ・ノードの上部をプレート３０から分離しかつト
ランジスタは使用せず、したがって所与のトレンチ深さ
に対する記憶容量が大きくなる。ポリシリコン１１０は
キャパシタの内部電極を形成し、基板３０はキャパシタ
・アレイ用の共通電極を形成する。
【０００９】トレンチの上部をポリシリコン１２５（埋
込みストラップの所望の外方拡散の量に応じてＮ+また
は真性ポリシリコンを用いる）で充填した後、ポリシリ
コン１２５の上部がＳＯＩ層１０と実質上同一平面にな
るようにＲＩＥなどの適切な方法によって掘穿する。
込みストラップの所望の外方拡散の量に応じてＮ+また
は真性ポリシリコンを用いる）で充填した後、ポリシリ
コン１２５の上部がＳＯＩ層１０と実質上同一平面にな
るようにＲＩＥなどの適切な方法によって掘穿する。
【００１０】ストラップ・マスク（ＳＴマスク）を使用
して図１に示されるフォトレジスト２１０にパターンを
画定し、隣接する１対のトレンチの半分を露出させる。
トレンチ間の領域をパッド窒化物２０５によって保護
し、フォトレジストとトレンチ間の窒化物の組合せによ
ってストラップを画定する。セル・レイアウトの上面図
を図８に示す。図８では、１組の矢印７２５はＤＲＡＭ
セルの長さを示し、矢印７３０はボディ・コンタクトを
その中に形成する領域の長さを示し、矢印７３５は図１
に示したアパーチャを示す。対応する矢印を図１に示
す。
して図１に示されるフォトレジスト２１０にパターンを
画定し、隣接する１対のトレンチの半分を露出させる。
トレンチ間の領域をパッド窒化物２０５によって保護
し、フォトレジストとトレンチ間の窒化物の組合せによ
ってストラップを画定する。セル・レイアウトの上面図
を図８に示す。図８では、１組の矢印７２５はＤＲＡＭ
セルの長さを示し、矢印７３０はボディ・コンタクトを
その中に形成する領域の長さを示し、矢印７３５は図１
に示したアパーチャを示す。対応する矢印を図１に示
す。
【００１１】ストラップ・マスク・フォトレジスト２１
０を適所に配置した後、ディープ・トレンチ内のポリシ
リコン１２５中にバック酸化物２０の上部を通してＲＩ
Ｅ操作を実施する。ストラップ・マスク・フォトレジス
トと窒化物パッド２０５は、キャパシタの中心電極とト
ランジスタの間のストラップ接続を画定するこのＲＩＥ
用のマスクになる。
０を適所に配置した後、ディープ・トレンチ内のポリシ
リコン１２５中にバック酸化物２０の上部を通してＲＩ
Ｅ操作を実施する。ストラップ・マスク・フォトレジス
トと窒化物パッド２０５は、キャパシタの中心電極とト
ランジスタの間のストラップ接続を画定するこのＲＩＥ
用のマスクになる。
【００１２】図２を参照すると、フォトレジスト２１０
を剥離し、その後化学機械研磨、エッチバック、または
その他の適切な技法を使用して、テトラエトキシシラン
２２０（ＴＥＯＳ）を付着し、窒化物パッド２０５のレ
ベルにまで平坦化する。ポリシリコン１２５の小さい方
の領域は、ＴＥＯＳ２２０によって、ボディ・コンタク
トとフィールド遮蔽の間の接続を含む図の中央の領域か
ら分離された、セル用のストラップとして残る。ボディ
・コンタクトをフィールド遮蔽に接続するこの方法で
は、折り返しビット線ＤＲＡＭセルを８つのリソグラフ
ィ・スクエア内に製作できる。したがって、本発明によ
るボディ・コンタクトの使用には面積上の不利益は伴わ
ない。
を剥離し、その後化学機械研磨、エッチバック、または
その他の適切な技法を使用して、テトラエトキシシラン
２２０（ＴＥＯＳ）を付着し、窒化物パッド２０５のレ
ベルにまで平坦化する。ポリシリコン１２５の小さい方
の領域は、ＴＥＯＳ２２０によって、ボディ・コンタク
トとフィールド遮蔽の間の接続を含む図の中央の領域か
ら分離された、セル用のストラップとして残る。ボディ
・コンタクトをフィールド遮蔽に接続するこの方法で
は、折り返しビット線ＤＲＡＭセルを８つのリソグラフ
ィ・スクエア内に製作できる。したがって、本発明によ
るボディ・コンタクトの使用には面積上の不利益は伴わ
ない。
【００１３】アレイの外側のサポート論理回路はＣＭＯ
Ｓであり、したがってその領域内のフィールド遮蔽分離
では、Ｎ型ＦＥＴとＰ型ＦＥＴを別々に分離する必要が
あるので、過剰なスペースが必要となる。したがって、
アレイの外側のサポート回路内の狭いトレンチ分離には
標準の加工法を使用する。
Ｓであり、したがってその領域内のフィールド遮蔽分離
では、Ｎ型ＦＥＴとＰ型ＦＥＴを別々に分離する必要が
あるので、過剰なスペースが必要となる。したがって、
アレイの外側のサポート回路内の狭いトレンチ分離には
標準の加工法を使用する。
【００１４】次に図３を参照すると、パッド層２０２お
よび２０５を剥離し、犠牲酸化物２０４（８ｎｍ）を成
長させ、フォトレジスト２１２を塗布し、ボディ・コン
タクト・マスクによりパターン化し、露出した領域内の
犠牲酸化物２０４をエッチングして、ボディ・コンタク
トを含むアパーチャ７３０を形成した後の、図１および
図２と同じ領域が示されている。フォトレジスト２１２
を剥離した後、任意選択の注入を実行して、Ｎ型ＦＥＴ
またはＰ型ＦＥＴのしきい電圧を調整する。
よび２０５を剥離し、犠牲酸化物２０４（８ｎｍ）を成
長させ、フォトレジスト２１２を塗布し、ボディ・コン
タクト・マスクによりパターン化し、露出した領域内の
犠牲酸化物２０４をエッチングして、ボディ・コンタク
トを含むアパーチャ７３０を形成した後の、図１および
図２と同じ領域が示されている。フォトレジスト２１２
を剥離した後、任意選択の注入を実行して、Ｎ型ＦＥＴ
またはＰ型ＦＥＴのしきい電圧を調整する。
【００１５】図４は、アレイ上にポリシリコン・フィー
ルド遮蔽層２６０（１００ｎｍ）およびフィールド遮蔽
キャップ２７０（１００ｎｍ）を付着した後の同じ領域
を示す。酸化物２０４は、フィールド遮蔽層の下の分離
酸化物ならびに活性領域内の犠牲酸化物としても働く。
さらに、アレイ活性領域７１０は、ＦＳマスクによりフ
ィールド遮蔽２６０内に開口しており、窒化物スペーサ
２７４は、フィールド遮蔽２６０の露出したエッジの上
に形成されている。ＦＳマスクは、後工程で活性デバイ
ス領域、ボディ・コンタクト、およびビット線コンタク
トを形成したい場所でフィールド遮蔽を開口する。アパ
ーチャ７１０の形成と同時に、層２７０および２６０を
サポート回路の領域にエッチングする。図８に示される
活性領域アパーチャ７１０のエッジは、図４に矢印７１
０で示されている。
ルド遮蔽層２６０（１００ｎｍ）およびフィールド遮蔽
キャップ２７０（１００ｎｍ）を付着した後の同じ領域
を示す。酸化物２０４は、フィールド遮蔽層の下の分離
酸化物ならびに活性領域内の犠牲酸化物としても働く。
さらに、アレイ活性領域７１０は、ＦＳマスクによりフ
ィールド遮蔽２６０内に開口しており、窒化物スペーサ
２７４は、フィールド遮蔽２６０の露出したエッジの上
に形成されている。ＦＳマスクは、後工程で活性デバイ
ス領域、ボディ・コンタクト、およびビット線コンタク
トを形成したい場所でフィールド遮蔽を開口する。アパ
ーチャ７１０の形成と同時に、層２７０および２６０を
サポート回路の領域にエッチングする。図８に示される
活性領域アパーチャ７１０のエッジは、図４に矢印７１
０で示されている。
【００１６】図の中央では、フィールド遮蔽のＰ+ポリ
シリコン２６０は、酸化物２０４がエッチングにより除
去されてボディ・コンタクト３５が形成されたＳＯＩ層
１０と接触する。ディープ・トレンチのすべての背中合
わせの対の間にボディ・コンタクトを配置することが好
ましいが、必ずしも必要ではなく、ボディ・コンタクト
は、他の事項を考慮してそれが好ましいのであれば千鳥
形にしてもよい。再び図８を参照すると、図の上部列お
よび底部列のアパーチャ７１０は、フィールド遮蔽によ
って覆われた空きスペースによって分離されており、ボ
ディ・コンタクトがトレンチ・キャパシタに隣接してい
ることを示す。図から分かるように、フィールド遮蔽２
６０をデバイス層１０に接続するボディ・コンタクト部
材は、トランジスタ本体には隣接していない。ただし、
ボディ・コンタクト部材は、いくつかのトランジスタか
らの穴がそれらのトランジスタの本体からその部材へ通
じるように配置されており、したがってフィールド遮蔽
２６０とトランジスタ本体の間の接点となる。本発明で
は、背中合わせのディープ・トレンチのすべての対の間
にボディ・コンタクトを設け、その結果ボディ電荷がよ
り効果的に均衡し、また実効フィールド遮蔽抵抗が小さ
くなる。
シリコン２６０は、酸化物２０４がエッチングにより除
去されてボディ・コンタクト３５が形成されたＳＯＩ層
１０と接触する。ディープ・トレンチのすべての背中合
わせの対の間にボディ・コンタクトを配置することが好
ましいが、必ずしも必要ではなく、ボディ・コンタクト
は、他の事項を考慮してそれが好ましいのであれば千鳥
形にしてもよい。再び図８を参照すると、図の上部列お
よび底部列のアパーチャ７１０は、フィールド遮蔽によ
って覆われた空きスペースによって分離されており、ボ
ディ・コンタクトがトレンチ・キャパシタに隣接してい
ることを示す。図から分かるように、フィールド遮蔽２
６０をデバイス層１０に接続するボディ・コンタクト部
材は、トランジスタ本体には隣接していない。ただし、
ボディ・コンタクト部材は、いくつかのトランジスタか
らの穴がそれらのトランジスタの本体からその部材へ通
じるように配置されており、したがってフィールド遮蔽
２６０とトランジスタ本体の間の接点となる。本発明で
は、背中合わせのディープ・トレンチのすべての対の間
にボディ・コンタクトを設け、その結果ボディ電荷がよ
り効果的に均衡し、また実効フィールド遮蔽抵抗が小さ
くなる。
【００１７】図から分かるように、各活性領域アパーチ
ャは、共通ビット線コンタクトによって分離されかつ活
性領域アパーチャの両端にそれらのキャパシタを有する
１対の鏡像ＤＲＡＭセルを含む。すべての活性領域アパ
ーチャは、（引き出しの際のコンタクトの上および下
の）隣接する列のそれらの電流をトランジスタ本体から
引き出すボディ・コンタクトの対によって挟まれること
が好ましい。
ャは、共通ビット線コンタクトによって分離されかつ活
性領域アパーチャの両端にそれらのキャパシタを有する
１対の鏡像ＤＲＡＭセルを含む。すべての活性領域アパ
ーチャは、（引き出しの際のコンタクトの上および下
の）隣接する列のそれらの電流をトランジスタ本体から
引き出すボディ・コンタクトの対によって挟まれること
が好ましい。
【００１８】Ｐ+ポリシリコンを使用すれば、Ｎ+ポリシ
リコンの効果と比較して、分離領域を遮断する追加の１
Ｖ内蔵バイアスが得られることを当業者なら理解するで
あろう。さらに、ホウ素を分離酸化物中に拡散すれば、
分離が改善できる。
リコンの効果と比較して、分離領域を遮断する追加の１
Ｖ内蔵バイアスが得られることを当業者なら理解するで
あろう。さらに、ホウ素を分離酸化物中に拡散すれば、
分離が改善できる。
【００１９】ＬＰＣＶＤ窒化物付着などの従来の共形付
着プロセスによってフィールド遮蔽層２６０の端部上に
窒化物スペーサ２７４が形成されている。スペーサ２７
４は、ボディ・コンタクト３５の左側および右側に形成
されるワード線にフィールド遮蔽が短絡するのを防止す
る。
着プロセスによってフィールド遮蔽層２６０の端部上に
窒化物スペーサ２７４が形成されている。スペーサ２７
４は、ボディ・コンタクト３５の左側および右側に形成
されるワード線にフィールド遮蔽が短絡するのを防止す
る。
【００２０】図５は、フィールド遮蔽層２６０と窒化物
キャップ２７０の合計と同じ深さまでポリシリコン層３
１０を付着し、それを第２の窒化物キャップ３２０で覆
った結果を示す。図５の右側には、ゲート酸化物２０６
の上にポリシリコン３１０を載せたサポート回路領域の
一部が示されている。研磨停止材として使用されるフィ
ールド遮蔽キャップ２７０の上面２７２は、アレイの外
側の層３１０の公称上面と同じであるアレイ内部の共通
面を画定する。図では、製造公差により必然的に高さに
ばらつきが生じることを示すために、層３１０の上面を
面２７２の高さよりも上に示してある。
キャップ２７０の合計と同じ深さまでポリシリコン層３
１０を付着し、それを第２の窒化物キャップ３２０で覆
った結果を示す。図５の右側には、ゲート酸化物２０６
の上にポリシリコン３１０を載せたサポート回路領域の
一部が示されている。研磨停止材として使用されるフィ
ールド遮蔽キャップ２７０の上面２７２は、アレイの外
側の層３１０の公称上面と同じであるアレイ内部の共通
面を画定する。図では、製造公差により必然的に高さに
ばらつきが生じることを示すために、層３１０の上面を
面２７２の高さよりも上に示してある。
【００２１】次に図６を参照すると、図１ないし図５の
領域とＤＲＡＭセルの残りの部分とが示されている。こ
の図は、図８に５−５で示す断面である。ブラケット７
２５は、図８に矢印７２５で示す、背中合わせのトレン
チ間の中間からビット線コンタクトの中間へ延びる１つ
のＤＲＡＭセルに対応する。
領域とＤＲＡＭセルの残りの部分とが示されている。こ
の図は、図８に５−５で示す断面である。ブラケット７
２５は、図８に矢印７２５で示す、背中合わせのトレン
チ間の中間からビット線コンタクトの中間へ延びる１つ
のＤＲＡＭセルに対応する。
【００２２】図６は、活性領域内の露出した犠牲酸化物
２０４を除去し、従来のゲート酸化物２０６を例えば８
ｎｍの厚さに成長させ、第１のゲート導電性ポリシリコ
ン層３１０（ゲート・コンタクト層とも呼ばれる）をフ
ィールド遮蔽層２６０とキャップ２７０および窒化物キ
ャップ層３２０と実質上同じ厚さにまで付着し、以下に
説明するようにそれらを加工して平坦度を改善した結果
を示す。
２０４を除去し、従来のゲート酸化物２０６を例えば８
ｎｍの厚さに成長させ、第１のゲート導電性ポリシリコ
ン層３１０（ゲート・コンタクト層とも呼ばれる）をフ
ィールド遮蔽層２６０とキャップ２７０および窒化物キ
ャップ層３２０と実質上同じ厚さにまで付着し、以下に
説明するようにそれらを加工して平坦度を改善した結果
を示す。
【００２３】サポート回路を含むアレイの外側の領域を
マスクし、図５に示す窒化物キャップ層３２０をアレイ
内のＧＣ層３１０から剥離する。化学機械研磨（ＣＭ
Ｐ）操作により、フィールド遮蔽キャップ２７０を研磨
停止材として使用して、層３１０の厚さをフィールド遮
蔽層２６０とキャップ２７０の厚さにする。この操作の
結果、アレイの内部には共通面２７２ができ、アレイの
外側には、窒化物キャップ３２０の厚さと層３１０の厚
さ公差だけ面２７２と異なる同様の表面ができる。アレ
イ内部ではゲート・コンタクト上面と呼ぶ面２７２が露
出し、アレイの外側ではそれが層３１０と層３２０の間
にある。アレイの外側では、層はまだパターン化されて
いないので均一であり、アレイの内側では、ポリシリコ
ン３１０のパターンがフィールド遮蔽２６０内の活性ア
レイ・アパーチャに挿入されている。そのような挿入導
体のパターンはダマシーン（damascene）と呼ばれる。
マスクし、図５に示す窒化物キャップ層３２０をアレイ
内のＧＣ層３１０から剥離する。化学機械研磨（ＣＭ
Ｐ）操作により、フィールド遮蔽キャップ２７０を研磨
停止材として使用して、層３１０の厚さをフィールド遮
蔽層２６０とキャップ２７０の厚さにする。この操作の
結果、アレイの内部には共通面２７２ができ、アレイの
外側には、窒化物キャップ３２０の厚さと層３１０の厚
さ公差だけ面２７２と異なる同様の表面ができる。アレ
イ内部ではゲート・コンタクト上面と呼ぶ面２７２が露
出し、アレイの外側ではそれが層３１０と層３２０の間
にある。アレイの外側では、層はまだパターン化されて
いないので均一であり、アレイの内側では、ポリシリコ
ン３１０のパターンがフィールド遮蔽２６０内の活性ア
レイ・アパーチャに挿入されている。そのような挿入導
体のパターンはダマシーン（damascene）と呼ばれる。
【００２４】次に、アレイの外側の回路内のポリシリコ
ン３１０から窒化物キャップ３２０を除去する。第２の
ゲート導電性ポリシリコン層３１５（またはその他の導
電性層）を下方ポリシリコンの上に付着し、窒化物キャ
ップ３２２をその上に付着する。これにより、ゲートと
なる領域の上にポリシリコン複合ゲート導電層３１０〜
３１５が残り、またフィールド遮蔽層２６０（およびフ
ィールド・キャップ２７０）の上に単一のポリシリコン
層３１５が残る。層３１０と層３１５の間の境界は図４
の点線で示されており、破線２７２はフィールド・キャ
ップの上面２７２のレベルを示す。
ン３１０から窒化物キャップ３２０を除去する。第２の
ゲート導電性ポリシリコン層３１５（またはその他の導
電性層）を下方ポリシリコンの上に付着し、窒化物キャ
ップ３２２をその上に付着する。これにより、ゲートと
なる領域の上にポリシリコン複合ゲート導電層３１０〜
３１５が残り、またフィールド遮蔽層２６０（およびフ
ィールド・キャップ２７０）の上に単一のポリシリコン
層３１５が残る。層３１０と層３１５の間の境界は図４
の点線で示されており、破線２７２はフィールド・キャ
ップの上面２７２のレベルを示す。
【００２５】アレイ内部およびアレイの外側の層３２
２、３１５、３１０をエッチングして、アレイの内側と
外側にゲート、ワード線（および任意選択で局部相互接
続）を画定する。ダマシーン・ゲート導体プロセスで
は、サポート回路内とアレイ内でゲート導体の高さを均
一にすることによって、サポートに対するアレイ内のゲ
ート導体のレベルの焦点深度の問題が解決される。ソー
ス１７およびドレイン１９の従来の注入を実施し、その
後窒化物スペーサ３２５をゲートの端部の上に形成す
る。ソースおよびドレインはフィールド遮蔽アパーチャ
７１０から注入するので、注入はアパーチャの外側のフ
ィールド遮蔽層によって妨害される。中央の矢印７２５
で示されるように、ＤＲＡＭセルは、（１対のセルに共
通な）共通拡散層１９からゲートを通ってトレンチ・キ
ャパシタ１００の端部より先まで延びる。図の左側およ
び右側のその他の矢印７２５は、隣接するセルを示す。
ストラップ１２５は、適切な時間に、例えばアニール・
ステップと酸化ステップの際にポリシリコン１１０およ
び電極１７から拡散することよって導電性にする。
２、３１５、３１０をエッチングして、アレイの内側と
外側にゲート、ワード線（および任意選択で局部相互接
続）を画定する。ダマシーン・ゲート導体プロセスで
は、サポート回路内とアレイ内でゲート導体の高さを均
一にすることによって、サポートに対するアレイ内のゲ
ート導体のレベルの焦点深度の問題が解決される。ソー
ス１７およびドレイン１９の従来の注入を実施し、その
後窒化物スペーサ３２５をゲートの端部の上に形成す
る。ソースおよびドレインはフィールド遮蔽アパーチャ
７１０から注入するので、注入はアパーチャの外側のフ
ィールド遮蔽層によって妨害される。中央の矢印７２５
で示されるように、ＤＲＡＭセルは、（１対のセルに共
通な）共通拡散層１９からゲートを通ってトレンチ・キ
ャパシタ１００の端部より先まで延びる。図の左側およ
び右側のその他の矢印７２５は、隣接するセルを示す。
ストラップ１２５は、適切な時間に、例えばアニール・
ステップと酸化ステップの際にポリシリコン１１０およ
び電極１７から拡散することよって導電性にする。
【００２６】図８の断面５−５はトランジスタを通る活
性領域アパーチャ軸を通るので、トランジスタ本体から
の電流は図６の紙面に垂直である。図８を参照すると、
穴は、図８の上方または下方にブラケット３１２で示し
たゲートの下の領域から、フィールド遮蔽層２６０が層
１０と接触する場所に形成されたボディ・コンタクト３
５へと通じる。
性領域アパーチャ軸を通るので、トランジスタ本体から
の電流は図６の紙面に垂直である。図８を参照すると、
穴は、図８の上方または下方にブラケット３１２で示し
たゲートの下の領域から、フィールド遮蔽層２６０が層
１０と接触する場所に形成されたボディ・コンタクト３
５へと通じる。
【００２７】ビット線およびワード線に接触するリンケ
イ酸ガラス（ＰＳＧ）またはその他の誘電体層を付着し
て平坦化し、およびサポート回路内に相互接続を形成す
るステップなど、従来のステップは、回路完成ステップ
と呼ばれる。当技術分野で周知のように、層３１５から
形成されるゲート・コンタクトはアレイのワード線（任
意選択で、図６に示した線の上にある低抵抗線によって
補足される）となり、ビット線はワード線に対して直角
に延びる。図８のボックス７１９で示されるビット線コ
ンタクトが、図６の拡散層１９の上のアパーチャ７１
９'内に形成され、ビット線（図８の７１５）が、ビッ
ト線コンタクトの上に形成される。図８の点線３２５
は、図６の窒化物スペーサ３２５を示し、ポリシリコン
・ゲート層の経路を示す働きをする。同様に、点線のボ
ックス１００はディープ・トレンチ１００を示す。
イ酸ガラス（ＰＳＧ）またはその他の誘電体層を付着し
て平坦化し、およびサポート回路内に相互接続を形成す
るステップなど、従来のステップは、回路完成ステップ
と呼ばれる。当技術分野で周知のように、層３１５から
形成されるゲート・コンタクトはアレイのワード線（任
意選択で、図６に示した線の上にある低抵抗線によって
補足される）となり、ビット線はワード線に対して直角
に延びる。図８のボックス７１９で示されるビット線コ
ンタクトが、図６の拡散層１９の上のアパーチャ７１
９'内に形成され、ビット線（図８の７１５）が、ビッ
ト線コンタクトの上に形成される。図８の点線３２５
は、図６の窒化物スペーサ３２５を示し、ポリシリコン
・ゲート層の経路を示す働きをする。同様に、点線のボ
ックス１００はディープ・トレンチ１００を示す。
【００２８】さらに、図９に、本発明による集積回路７
００の全体的な図を概略的に示す。図９には、入出力サ
ポート回路が従来の入出力バッファ、デコーダ、センス
増幅器などを含むブロック７０２として示されている。
図の上部には、回路７００のメモリ・アレイ７０５の小
さい部分７７０が詳細に示されている。
００の全体的な図を概略的に示す。図９には、入出力サ
ポート回路が従来の入出力バッファ、デコーダ、センス
増幅器などを含むブロック７０２として示されている。
図の上部には、回路７００のメモリ・アレイ７０５の小
さい部分７７０が詳細に示されている。
【００２９】次に図６を参照すると、酸化物２０４で分
離されたフィールド遮蔽層２６０とダマシーン・ポリシ
リコン３１０とワード線ポリシリコン３１５の間の関係
を示す図８の線６−６に沿った直交断面が示されてい
る。図７の右側および左側のＴＥＯＳ２２０は、ゲート
・コンタクト３１０を含むセルに隣接するセルのトレン
チ・キャパシタ内にある。
離されたフィールド遮蔽層２６０とダマシーン・ポリシ
リコン３１０とワード線ポリシリコン３１５の間の関係
を示す図８の線６−６に沿った直交断面が示されてい
る。図７の右側および左側のＴＥＯＳ２２０は、ゲート
・コンタクト３１０を含むセルに隣接するセルのトレン
チ・キャパシタ内にある。
【００３０】電力バスからフィールド遮蔽へのコンタク
トは、メモリ・アレイのエッジに製作し、フィールド遮
蔽およびボディ電位をセットする。
トは、メモリ・アレイのエッジに製作し、フィールド遮
蔽およびボディ電位をセットする。
【００３１】この開示に照らせば、本発明では、プロセ
スの簡略化、配線度の改善、より効率的なボディ・コン
タクト、および他の方法に比較してフィールド遮蔽抵抗
を小さくすることが可能である。さらに、従来技術のデ
ィープ・トレンチＤＲＡＭセルの特徴であるディープ・
トレンチの上部の分離カラーが不要であることを当業者
なら理解するであろう。
スの簡略化、配線度の改善、より効率的なボディ・コン
タクト、および他の方法に比較してフィールド遮蔽抵抗
を小さくすることが可能である。さらに、従来技術のデ
ィープ・トレンチＤＲＡＭセルの特徴であるディープ・
トレンチの上部の分離カラーが不要であることを当業者
なら理解するであろう。
【００３２】各種の材料、付着方法およびエッチング液
は決定的なものではなく、当業者は記載したステップを
修正したり、同等物を代用することが容易にできよう。
図示の厚さおよびドーパントは、アレイ供給電圧が２Ｖ
であり、フィールド遮蔽層およびボディは−１Ｖにバイ
アスされ、一方、基板３０は接地されている。ワード線
は３．５Ｖに引き上げられ、ビット線は２Ｖで動作す
る。ここに開示した教示に照らせば、バイアス値を変え
る、Ｐ型ＦＥＴアレイの層１０をｎ型かまたはｐ型にす
るなど、本発明の様々な実施形態が可能であること、お
よび頭記の特許請求の範囲がここに開示した実施形態に
限定されるものではないことを当業者なら理解するであ
ろう。
は決定的なものではなく、当業者は記載したステップを
修正したり、同等物を代用することが容易にできよう。
図示の厚さおよびドーパントは、アレイ供給電圧が２Ｖ
であり、フィールド遮蔽層およびボディは−１Ｖにバイ
アスされ、一方、基板３０は接地されている。ワード線
は３．５Ｖに引き上げられ、ビット線は２Ｖで動作す
る。ここに開示した教示に照らせば、バイアス値を変え
る、Ｐ型ＦＥＴアレイの層１０をｎ型かまたはｐ型にす
るなど、本発明の様々な実施形態が可能であること、お
よび頭記の特許請求の範囲がここに開示した実施形態に
限定されるものではないことを当業者なら理解するであ
ろう。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３４】（１）メモリ・アレイ内にトランジスタ・
ボディ・コンタクトを有するメモリ・アレイを有するＳ
ＯＩ ＤＲＡＭを形成する方法において、半導体基板、
前記半導体基板の上の半導体デバイス層、および前記基
板と前記デバイス層の間の絶縁層を有するＳＯＩウエハ
を準備するステップと、前記メモリ・アレイ内に１組の
キャパシタを形成するステップと、前記メモリ・アレイ
内に分離誘電体層を形成するステップと、前記分離誘電
体層を通って前記デバイス層まで延びる１組のボディ・
コンタクト・アパーチャを形成するステップと、前記１
組のボディ・コンタクト・アパーチャ中に、フィールド
遮蔽上面を有しかつ前記メモリ・アレイ内の前記デバイ
ス層と電気的に接触するフィールド遮蔽層を形成し、そ
れにより前記ボディ・コンタクト・アパーチャ内に１組
のボディ・コンタクトを形成するステップと、それぞれ
が前記フィールド遮蔽層内に活性領域軸を有し、少なく
ともいくつかが前記１組のボディ・コンタクトの部材に
隣接する、平行な１組の活性領域アパーチャを形成する
ステップと、前記デバイス層内および前記活性領域アパ
ーチャの下にトランジスタ本体を有する１組のトランジ
スタを形成するステップとを含むＳＯＩ ＤＲＡＭを形
成する方法。 （２）前記メモリ・アレイ内に１組のキャパシタを形成
するステップが、前記デバイス層および前記絶縁層を通
って前記基板内に延びる１組のディープ・トレンチを形
成するステップと、前記１組のディープ・トレンチ中に
１組のキャパシタを形成するステップとを含むことを特
徴とする、上記（１）に記載のＳＯＩ ＤＲＡＭを形成
する方法。 （３）前記１組のキャパシタを形成するステップと前記
１組のトランジスタを形成するステップが、前記活性領
域アパーチャ内に、それぞれ前記活性領域軸に沿って前
記デバイス層内のボディ・コンタクト領域に隣接する前
記キャパシタの少なくとも１つによって分離されたキャ
パシタと前記キャパシタに接続されたトランジスタとを
含む少なくとも２つのＤＲＡＭセルを前記活性領域軸に
沿って形成するステップを含むことを特徴とする、上記
（１）に記載のＳＯＩ ＤＲＡＭを形成する方法。 （４）第１の極性のトランジスタを含むメモリ・アレイ
と、前記第１の極性のトランジスタおよび前記第１の極
性と反対の第２の極性のトランジスタを含むＣＭＯＳサ
ポート回路とを有し、前記アレイ内の前記第１の極性の
トランジスタがボディ・コンタクトを有する、ＳＯＩ
ＤＲＡＭを形成する方法において、半導体基板、前記半
導体基板の上の半導体デバイス層、および前記基板と前
記デバイス層の間の絶縁層を有するＳＯＩウエハを準備
するステップと、前記メモリ・アレイ内に分離誘電体層
を形成するステップと、前記分離誘電体層を通って前記
デバイス層まで延びる１組のボディ・コンタクト・アパ
ーチャを形成するステップと、前記１組のボディ・コン
タクト・アパーチャ中に、フィールド遮蔽上面を有しか
つ前記メモリ・アレイ内の前記デバイス層と電気的に接
触するフィールド遮蔽層を形成し、それにより前記ボデ
ィ・コンタクト・アパーチャ内に１組のボディ・コンタ
クトを形成するステップと、それぞれが前記フィールド
遮蔽層内に活性領域軸を有し、少なくともいくつかが前
記１組のボディ・コンタクトの部材に隣接する、平行な
１組の活性領域アパーチャを形成するステップと、前記
デバイス層内の前記活性領域アパーチャの下に前記第１
の極性の第１組のトランジスタと、前記サポート回路内
の前記デバイス層内に前記第１の極性の第２組のトラン
ジスタを同時に形成するステップとを含むＳＯＩ ＤＲ
ＡＭを形成する方法。 （５）前記メモリ・アレイ内に１組のキャパシタを形成
するステップが、前記デバイス層および前記絶縁層を通
って前記基板内に延びる１組のディープ・トレンチを形
成するステップを形成するステップと、前記１組のディ
ープ・トレンチ内に１組のキャパシタを形成するステッ
プとを含むことを特徴とする、上記（４）に記載のＳＯ
Ｉ ＤＲＡＭを形成する方法。
ボディ・コンタクトを有するメモリ・アレイを有するＳ
ＯＩ ＤＲＡＭを形成する方法において、半導体基板、
前記半導体基板の上の半導体デバイス層、および前記基
板と前記デバイス層の間の絶縁層を有するＳＯＩウエハ
を準備するステップと、前記メモリ・アレイ内に１組の
キャパシタを形成するステップと、前記メモリ・アレイ
内に分離誘電体層を形成するステップと、前記分離誘電
体層を通って前記デバイス層まで延びる１組のボディ・
コンタクト・アパーチャを形成するステップと、前記１
組のボディ・コンタクト・アパーチャ中に、フィールド
遮蔽上面を有しかつ前記メモリ・アレイ内の前記デバイ
ス層と電気的に接触するフィールド遮蔽層を形成し、そ
れにより前記ボディ・コンタクト・アパーチャ内に１組
のボディ・コンタクトを形成するステップと、それぞれ
が前記フィールド遮蔽層内に活性領域軸を有し、少なく
ともいくつかが前記１組のボディ・コンタクトの部材に
隣接する、平行な１組の活性領域アパーチャを形成する
ステップと、前記デバイス層内および前記活性領域アパ
ーチャの下にトランジスタ本体を有する１組のトランジ
スタを形成するステップとを含むＳＯＩ ＤＲＡＭを形
成する方法。 （２）前記メモリ・アレイ内に１組のキャパシタを形成
するステップが、前記デバイス層および前記絶縁層を通
って前記基板内に延びる１組のディープ・トレンチを形
成するステップと、前記１組のディープ・トレンチ中に
１組のキャパシタを形成するステップとを含むことを特
徴とする、上記（１）に記載のＳＯＩ ＤＲＡＭを形成
する方法。 （３）前記１組のキャパシタを形成するステップと前記
１組のトランジスタを形成するステップが、前記活性領
域アパーチャ内に、それぞれ前記活性領域軸に沿って前
記デバイス層内のボディ・コンタクト領域に隣接する前
記キャパシタの少なくとも１つによって分離されたキャ
パシタと前記キャパシタに接続されたトランジスタとを
含む少なくとも２つのＤＲＡＭセルを前記活性領域軸に
沿って形成するステップを含むことを特徴とする、上記
（１）に記載のＳＯＩ ＤＲＡＭを形成する方法。 （４）第１の極性のトランジスタを含むメモリ・アレイ
と、前記第１の極性のトランジスタおよび前記第１の極
性と反対の第２の極性のトランジスタを含むＣＭＯＳサ
ポート回路とを有し、前記アレイ内の前記第１の極性の
トランジスタがボディ・コンタクトを有する、ＳＯＩ
ＤＲＡＭを形成する方法において、半導体基板、前記半
導体基板の上の半導体デバイス層、および前記基板と前
記デバイス層の間の絶縁層を有するＳＯＩウエハを準備
するステップと、前記メモリ・アレイ内に分離誘電体層
を形成するステップと、前記分離誘電体層を通って前記
デバイス層まで延びる１組のボディ・コンタクト・アパ
ーチャを形成するステップと、前記１組のボディ・コン
タクト・アパーチャ中に、フィールド遮蔽上面を有しか
つ前記メモリ・アレイ内の前記デバイス層と電気的に接
触するフィールド遮蔽層を形成し、それにより前記ボデ
ィ・コンタクト・アパーチャ内に１組のボディ・コンタ
クトを形成するステップと、それぞれが前記フィールド
遮蔽層内に活性領域軸を有し、少なくともいくつかが前
記１組のボディ・コンタクトの部材に隣接する、平行な
１組の活性領域アパーチャを形成するステップと、前記
デバイス層内の前記活性領域アパーチャの下に前記第１
の極性の第１組のトランジスタと、前記サポート回路内
の前記デバイス層内に前記第１の極性の第２組のトラン
ジスタを同時に形成するステップとを含むＳＯＩ ＤＲ
ＡＭを形成する方法。 （５）前記メモリ・アレイ内に１組のキャパシタを形成
するステップが、前記デバイス層および前記絶縁層を通
って前記基板内に延びる１組のディープ・トレンチを形
成するステップを形成するステップと、前記１組のディ
ープ・トレンチ内に１組のキャパシタを形成するステッ
プとを含むことを特徴とする、上記（４）に記載のＳＯ
Ｉ ＤＲＡＭを形成する方法。
【図１】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
【図２】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
【図３】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
【図４】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
【図５】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
【図６】隣接するディープ・トレンチ・キャパシタおよ
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
び関連するボディ・コンタクトおよび製造プロセスの様
々な時点におけるフィールド遮蔽分離を示す、ＤＲＡＭ
の部分断面図である。
【図７】図１ないし図６の直交断面図である。
【図８】メモリ・アレイのセグメントの上面図である。
【図９】図８に示される部分を含むメモリ・チップの全
体図である。
体図である。
１０ ｐ型ＳＯＩシリコン層 ２０ 酸化物層 ３０ ｎ型基板 ３２ Ｐ+層 １００ ディープ・トレンチ １０２ ノード誘電体 １１０ ポリシリコン １２０ ポリシリコン １２５ 真性ポリシリコン ２０２ パッド層 ２０５ 窒化物パッド ２１０ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジョン・ケニス・ドェブロス アメリカ合衆国05401 バーモント州バー リントンホーム・アベニュー 59 (72)発明者 ジャック・アラン・マンデルマン アメリカ合衆国12582 ニューヨーク州ス トームヴィル ジャミー・レーン ５
Claims (5)
- 【請求項１】メモリ・アレイ内にトランジスタ・ボディ
・コンタクトを有するメモリ・アレイを有するＳＯＩ
ＤＲＡＭを形成する方法において、 半導体基板、前記半導体基板の上の半導体デバイス層、
および前記基板と前記デバイス層の間の絶縁層を有する
ＳＯＩウエハを準備するステップと、 前記メモリ・アレイ内に１組のキャパシタを形成するス
テップと、 前記メモリ・アレイ内に分離誘電体層を形成するステッ
プと、 前記分離誘電体層を通って前記デバイス層まで延びる１
組のボディ・コンタクト・アパーチャを形成するステッ
プと、 前記１組のボディ・コンタクト・アパーチャ中に、フィ
ールド遮蔽上面を有しかつ前記メモリ・アレイ内の前記
デバイス層と電気的に接触するフィールド遮蔽層を形成
し、それにより前記ボディ・コンタクト・アパーチャ内
に１組のボディ・コンタクトを形成するステップと、 それぞれが前記フィールド遮蔽層内に活性領域軸を有
し、少なくともいくつかが前記１組のボディ・コンタク
トの部材に隣接する、平行な１組の活性領域アパーチャ
を形成するステップと、 前記デバイス層内および前記活性領域アパーチャの下に
トランジスタ本体を有する１組のトランジスタを形成す
るステップとを含むＳＯＩ ＤＲＡＭを形成する方法。 - 【請求項２】前記メモリ・アレイ内に１組のキャパシタ
を形成するステップが、前記デバイス層および前記絶縁
層を通って前記基板内に延びる１組のディープ・トレン
チを形成するステップと、前記１組のディープ・トレン
チ中に１組のキャパシタを形成するステップとを含むこ
とを特徴とする、請求項１に記載のＳＯＩ ＤＲＡＭを
形成する方法。 - 【請求項３】前記１組のキャパシタを形成するステップ
と前記１組のトランジスタを形成するステップが、前記
活性領域アパーチャ内に、それぞれ前記活性領域軸に沿
って前記デバイス層内のボディ・コンタクト領域に隣接
する前記キャパシタの少なくとも１つによって分離され
たキャパシタと前記キャパシタに接続されたトランジス
タとを含む少なくとも２つのＤＲＡＭセルを前記活性領
域軸に沿って形成するステップを含むことを特徴とす
る、請求項１に記載のＳＯＩ ＤＲＡＭを形成する方
法。 - 【請求項４】第１の極性のトランジスタを含むメモリ・
アレイと、前記第１の極性のトランジスタおよび前記第
１の極性と反対の第２の極性のトランジスタを含むＣＭ
ＯＳサポート回路とを有し、前記アレイ内の前記第１の
極性のトランジスタがボディ・コンタクトを有する、Ｓ
ＯＩ ＤＲＡＭを形成する方法において、 半導体基板、前記半導体基板の上の半導体デバイス層、
および前記基板と前記デバイス層の間の絶縁層を有する
ＳＯＩウエハを準備するステップと、 前記メモリ・アレイ内に分離誘電体層を形成するステッ
プと、 前記分離誘電体層を通って前記デバイス層まで延びる１
組のボディ・コンタクト・アパーチャを形成するステッ
プと、 前記１組のボディ・コンタクト・アパーチャ中に、フィ
ールド遮蔽上面を有しかつ前記メモリ・アレイ内の前記
デバイス層と電気的に接触するフィールド遮蔽層を形成
し、それにより前記ボディ・コンタクト・アパーチャ内
に１組のボディ・コンタクトを形成するステップと、 それぞれが前記フィールド遮蔽層内に活性領域軸を有
し、少なくともいくつかが前記１組のボディ・コンタク
トの部材に隣接する、平行な１組の活性領域アパーチャ
を形成するステップと、 前記デバイス層内の前記活性領域アパーチャの下に前記
第１の極性の第１組のトランジスタと、前記サポート回
路内の前記デバイス層内に前記第１の極性の第２組のト
ランジスタを同時に形成するステップとを含むＳＯＩ
ＤＲＡＭを形成する方法。 - 【請求項５】前記メモリ・アレイ内に１組のキャパシタ
を形成するステップが、前記デバイス層および前記絶縁
層を通って前記基板内に延びる１組のディープ・トレン
チを形成するステップを形成するステップと、 前記１組のディープ・トレンチ内に１組のキャパシタを
形成するステップとを含むことを特徴とする、請求項４
に記載のＳＯＩ ＤＲＡＭを形成する方法。
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