KR100204079B1 - 필드 차단 격리부 및 보디 접촉부를 갖는 에스오아이 디램 - Google Patents

필드 차단 격리부 및 보디 접촉부를 갖는 에스오아이 디램 Download PDF

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Abstract

보디 접촉부와 필드 차단 격리부를 구비한 SOI 깊은 트렌치 DRAM이 인접한 깊은 트렌치 캐패시터 사이의 선정된 사이트에서 SOI 디바이스층과 필드 차단층 사이의 접속을 이룬다. 필드 차단층은 더 좋은 격리성을 제공하고 어레이 트랜지스터의 보디 전위를 설정하기 위해 음으로 바이어스된다.

Description

필드 차단 격리부 및 보디 접촉부를 갖는 SOI DRAM
제1도에서 제5도는 제조 공정의 여러 단계에서 인접한 깊은 트렌치 캐패시터 및 관련 보디 접촉부 및 필드 차단 격리부를 도시한 DRAM의 일부 영역 단면도.
제6도는 제1도에서 제5도의 DRAM의 일부 영역에 대한 직교 단면도.
제7a도는 메모리 어레이 세그먼트의 평면도.
제7도는 제7a도에 도시된 영역을 포함한 메모리 칩의 전체도.
* 도면의 주요부분에 대한 부호의 설명
10 : 디바이스층 20 : 산화물층
30 : 기판 35 : 보디 접촉부
100 : 트렌치 125 : 폴리실리콘층
260 : 필드 차단부
[발명의 상세한 설명]
본 발명의 기술 분야는 실리콘 온 절연물(silicon on insulator)(SOI) 회로 분야, 특정하게는 DRAM의 것에 관한 것이다.
SOI 기술은 다년간 연구해 왔고 공지된 장점 특히 증가된 작동 속력, 더 낮은 캐패시턴스 및 낮은 전압을 사용하는 가능성과 같은 장점을 지닌다.
SOI 기술의 공지된 문제는 트랜지스터 보디에 접촉해야 하는 필요가 생긴다는 것과, 너무 많은 공간을 소모하지 않고서 접촉부를 만들어야 한다는 것이다.
본 발명은 필드 차단부에 접속된 자가 정렬 보디 접촉부의 사용을 수용한 SOI DRAM에 관한 것인데, 여기서 필드 차단부는 격리를 제공한다.
제1도를 참조하면, 몇몇 초기 공정을 수행한 후에 본 발명에 따른 DRAM 영역의 단면이 도시되었다. 문턱 또는 필드 주입과 같은 종래의 공정 단계가 기판을 준비하는 단계로 여겨진다. (N-FET) 트랜지스터 형성을 위해, n형 기판(30), 산화물(SiO2)층(20) 및 p형 SOI(또는 디바이스) 실리콘층(10)을 구비한 SOI 웨이퍼가 초기 재료로 사용된다. n형 기판은 n채널 어레이에서 축적 캐패시터 판으로 사용될 것이다. 상보적 실시예에서 p형 기판이 p형 어레이( 및 감소된 축적 용량을 갖는 n형 어레이에도)에 사용될 수 있다. 종래의 패드 산화물(202)(8nm) 및 질화물 Si3N4(205)(200nm)로 된 층들이 표준 공정을 사용하여 형성된다.
깊은 트렌치(DT) 마스크를 사용하여 웨이퍼를 패턴화하고 어플라이드 머티리얼 5000 에칭 도구를 써서 HBR 및 NF3를 에천트(echant)로 사용하는 종래의 이온 에칭법(때로는 반응성 이온 에칭법, RIE)이 사용되어 셀 캐패시터의 깊은 트렌치(100)을 에치한다. 종래에는 깊은 트렌치가 1에서 8㎛사이의 깊이를 가졌다.
박막 노드 유전물(102)(공지된 공정으로 급속 열 질화 및 재산화에 의해 예시적으로는 형성됨)이 캐패시터 유전물로서 깊은 트렌치 캐패시터 내에 형성된다. 또다른 유전물이 양호하다면 사용될 수 있다.
트렌치(100)은 디바이스층(10)과 산화물(20) 사이의 정션(junction) 아래의 레벨을 갖도록 RIE와 같은 임의의 종래 방법으로 리세스된다. 본 발명의 공정에 따라, 캐패시터 노드의 상부 영역을 판(30) 및 트랜지스터로부터 분리시키는 종래의 격리 칼라(collar)가 사용되지 않고서 소정의 트렌치 깊이에 대해 더 큰 축적 용량을 제공하게 된다. 폴리(110)은 캐패시터의 내부 전극을 형성하고 기판(30)은 캐패시터 어레이의 공통 전극을 형성한다.
트렌치 상부는 폴리실리콘(125)(소망하는 매립 스트랩의 외부 확산량에 따라 N+또는 진성 폴리가 된다)로 채워지고 폴리실리콘(125)의 상부가 SOI 층(10)과 동일 평면에 있게 되도록 RIE와 같은 임의의 종래 방법에 의해 리세스된다.
스트랩 마스크(ST마스크)가 사용되어 제1도에 도시된 포토레지스트(210)의 패턴을 규정하여 이웃하는 트렌치의 한 쌍의 절반을 노출시킨다. 그 사이의 영역은 패드 질화물(205)에 의해 보호되고 스트랩은 트렌치들 사이의 포토레지스트 및 스트랩의 결합에 의해 규정된다. 셀 레이아웃의 상부가 제7a도에 도시되어 참조 번호(725)로 라벨이 붙어 DRAM 셀의 길이를 표지하는 화살표 집합, 참조 번호(730)으로 라벨이 붙어 보디 접촉부가 그 내에 형성될 영역의 길이를 표지하는 화살표, 및 참조 번호(735)으로 라벨이 붙어 제1도에 도시된 개구를 표지하는 화살표들을 도시한다. 상응 화살표들이 제1도에 도시되었다.
스트랩 마스크 포토레지스트(210)에 제 위치에 배치되면, RIE가 깊은 트렌치의 폴리실리콘(125)을 통과하여 배면 산화물(20)의 상부까지 진행된다. 스트랩 마스크 포토레지스트 및 질화물 패드(205)는 이 RIE에 대한 마스크를 형성하고 캐패시터와 트랜지스터의 중심 전극 사이에 스트랩 접속을 규정해 준다.
제2도를 보면, 포토레지스트를 벗겨내고 이후 화학-기계적 폴리싱(polyshing), 에치백 또는 임의의 또다른 유용 기법을 사용하여 테트라에톡시실레인(tetraethoxysilane)(220)(TEOS)를 질화물 패드(205)의 레벨까지 이르게 한다. 폴리실리콘(125)의 더 작은 영역(125)는 셀의 스트랩으로서 남겨져서 TEOS(220)에 의해 보디 접촉부 및 필드 차단부 사이의 접속부를 내장하게 될 도면 중심의 영역으로부터 분리된다. 이렇게 보디 접촉부를 필드 차단부에 접속시키는 것은 접혀진 비트 라인 DRAM 셀이 8 리소그래픽 스퀘어가 되도록 허용해 준다. 따라서, 본 발명에 따라서 보디 접촉부를 사용하는 것과 관련된 영역 손실은 없게 된다.
어레이 바깥의 지지(support) 로직 회로가 CMOS이므로 NFETs와 PFETs를 각각 격리시켜야 하는 필요 때문에 이 영역의 필드-차단 격리부는 너무 큰 공간을 차지할 것이다. 따라서, 표준 공정이 어레이 바깥의 지지 회로 내의 얕은 트렌치 격리부에 대해 사용된다.
이제 제3도를 참조하면, 패드층(202) 및 (205)를 벗겨내고, 새크리피셜(sacrificial) 산화물 층(204)(8nm)을 성장시키고 보디 접촉 마스크로서 포토레지스트(212)를 끌어 내려 패턴화하고 보지 접촉부를 포함하게 될 개구(730)을 형성하기 위해 노출된 영역 내에서 새크리피셜 산화물 층(204)을 에치한 후의 제1도 및 제2도와 동일한 영역이 도시되었다. 포토레지스트(212)를 벗겨낸 후에 선택적 주입이 N-FETs 및/또는 P-FETs의 문턱 전압을 조정하기 위해 수행된다.
제4a도는 어레이 위의 폴리 필드 차단층(260)(100nm) 및 필드 차단 캡(270)(100nm)을 피착한 후의 동일 영역을 도시한다. 산화물(204)는 필드 차단부 아래에서 격리용 산화물로 기능할 뿐만 아니라 활동 영역에서 새크리피셜 산화물로 기능한다. 또한 어레이 활동 영역(710)은 FS 마스크로서 필드 차단부(260)내에서 개방되었고 질화물 스페이서(274)는 필드 차단부(260)의 노출된 에지 위에 형성되었다. FS 마스크는 후에 그곳에서 활동 디바이스 영역, 보디 접촉부 및 비트 라인 접촉부가 형성될 필드 차단부를 개방한다. 개구(710) 형성과 동시에, 층(270) 및 층(260)이 지지 회로 영역 내에서 에치된다. 제7a도에 도시된 활동 영역 개구부(710)의 에지가 라벨(710)이 붙은 화살표로서 제4a도에 표지되었다.
도면의 중심에서 필드 차단부의 P+폴리(260)은 산화물(204)가 보디 접촉부(35)를 형성하기 위해 에치 제거되었던 SOI 층(10)과 접촉을 이룬다. 깊은 트렌치의 모든 배면 대 배면 쌍마다의 사이에 보디 접촉부를 배치시키는 것이 꼭 필요하지는 않으나 양호하며 보디 접촉부는 또다른 고려 사항이 이를 양호하게 한다면 스태거(stagger)된다. 제7a도를 다시 참조하면, 도면의 상부 및 바닥 열의 개구부(710)가 필드 차단부에 의해 커버된 빈 영역에 의해 분리되고 보디 접촉부가 트렌치 캐패시터에 인접했다는 것을 도시한다. 도시된 것처럼 필드 차단부(260)과 디바이스층(10)을 접속하는 보디 접촉 부재는 트랜지스터 보디에 인접하지 않는다. 그러나 몇몇 트랜지스터로부터의 정공이 이런 트랜지스터의 보디로부터 그 쪽으로 흘러나가 버려서 필드 차단부(260)과 트랜지스터 보디 사이의 접촉부가 되도록 배치된다. 본 발명은 배면 대 배면의 깊은 트렌치의 모든 매 쌍 사이의 보디 접촉부를 제공하여 보디 변화에 대해 더 효율적인 평형화 및 덜 효과적인 필드 차단 저항 효과를 낳는다.
도시된 것처럼 각각의 활동 영역 개구는 공통 비트 라인 접촉부에 의해 분리되고 활동 영역 개구부의 대향 단부에서 자신의 캐패시터를 구비한, 한 쌍의 미러(mirror) 이미지 DRAM 셀을 포함한다. 양호하게는 모든 활동 영역 개구부 각각은 이웃 열내의 트랜지스터 보디(도면에서 접촉부 위 및 아래에 있음)로부터 자신의 전류를 끌어내는 한 쌍의 보디 접촉부에 의해 떠받쳐진다(bracket).
본 분야의 기술자는 P+폴리를 사용하는 것은 N+폴리의 효과와 비교할 때 격리 영역부를 셧 오프(shut off)하기 위한 추가의 1V 견조된(built in)바이어스를 제공하는 것임을 인지할 것이다. 추가로 격리 산화물을 통해 임의의 붕소(boron)가 확산하는 것은 격리성을 향상시킨다.
질화물 스페이서(274)는 LPCVD 질화물 피착과 같은 종래의 컨포멀(conformal) 피착 공정에 의해 필드 차단부(260)의 에지 위에 형성되었다. 스페이서(274)는 보디 접촉부(35)의 좌측 및 우측에 형성될 수 있는, 워드 라인과 필드 차단부의 단락에 대한 저항성을 보장한다.
제4b도는 필드 차단부(260)과 질화물 캡(270)을 더한 것의 깊이와 동일 깊이로 폴리 층(310)을 피착하고 이를 제2질화물 캡(320)으로 도포한 결과를 도시한다. 제4b도의 우측으로 게이트 산화물(206)에 소재한 폴리(310)을 나타내는 지지 회로 영역의 일부가 도시되었다. 폴리시(polish) 정지층으로 사용될, 필드 차단 캡(270)의 상부 표면(272)는 어레이 바깥의 층(310)의 공칭 상부 표면과 동일한 어레이 내부의 공통 표면을 규정한다. 이 도면은 제조 허용치로 인해 불가피하게 높이 요동이 나타났다는 것을 예시하기 위해 표면(272) 높이 위에 있는 층(310)의 상부 표면에 대해 도시되었다.
이제 제5도를 참조하면 제1도-제4도의 것에 DRAM 셀의 나머지를 더한 것의 영역을 도시하였다. 이 도면은 제7a도의 절단선(5-5)을 따라 취한 단면도이다. 브래킷(725)는 한 DRAM셀에 상응하고 제7a도에서 화살표(725)로 표지된 대로 배면 대 배면 트렌치 사이의 중간으로부터 비트 라인 접촉부의 중간까지 연장된 영역이 된다.
제5도는 활동 영역에서 노출된 새크리피셜 산화물(204)를 제고하고 종래의 게이트 산화물(206)을 예시적으로 8nm의 두께까지 성장시키고 필드 차단층(260)과 캡(270) 및 질화물 캡층(320)을 더한 것의 동일 두께까지 제1게이트 도전성 폴리층(310)(또한 게이트 접촉층으로 언급됨)을 피착시키고, 향상된 평탄성을 제공하기 위해 아래에 설명된 대로 이것들을 처리한 결과를 도시한다.
지지 회로를 내장한 어레이 바깥의 영역은 마스크되고 제4b도에 도시된 질화물 캡층(320)이 어레이 내의 GC층(310)으로부터 벗겨진다. 기계-화학적 닦기(GMP) 작용은 필드 차단 캡(270)을 닦기 정지물로 사용하여 필드 차단부(260)과 캡(270)을 더한 것의 두께까지 층(310)의 두께를 감소시킨다. 이 작용 결과는 어레이 내부 및 외부의 질화물 캡(320)의 두께 및 허용층(310)의 두께만큼 차이가 나는 공통 표면(272)이 된다. 어레이 내부에서 게이트 접촉부 상부 표면으로 언급된 표면(272)는 노출되고, 어레이 바깥에서 이것은 층(310)과 층(320) 사이에 소재한다. 어레이 바깥에서 이 층은 아직 패턴화되지 않았기 때문에 균일하고, 어레이 내부에서는 필드 차단부(260)의 활동 어레이 개구 내로 인세트(inset)된 폴리 패턴(310)이 된다. 이런 인세트 컨덕터 패턴은 다마신(damascene)으로 지칭된다.
다음으로 질화물 캡(320)은 어레이 바깥 회로 내의 폴리(310)으로부터 제거 된다. 제2게이트 도전성 폴리 층(315)(또는 또다른 도전성 층)가 하부 폴리 상에 증착되고 질화물 캡(322)는 그 상에 증착된다. 이는 필드 차단부(260)[ 및 필드 캡(270)] 상에서 게이트 및 단일 폴리 층(315)가 될 영역 상에 폴리 복합 도전성 층(310-315)를 남긴다. 층(310)과 (315) 사이의 경계부는 제5도에서 점선으로 표지되었고 참조 번호(272)로 표지된 팬텀 라인은 필드 캡의 상부 표면(272)의 레벨을 표지한다.
어레이 내 및 어레이 바깥의 층(322, 315 및 310)은 어레이 내 및 어레이 외부 양자 내의 게이트, 워드 라인( 및 선택 사항으로는 로컬 상호 접속부)을 규정하기 위해 에치된다. 다마신(damascene) 게이트 컨덕터 공정은 게이트 컨덕터 높이를 지지 회로 및 어레이 내에서 균일하게 함으로써 어레이 대 지지부의 게이트 컨덕터 레벨로서 초점 깊이 문제를 해결한다. 소스 및 드레인(17 및 19)에 대해 종래의 주입이 수행되고, 이후 질화물 스페이서(325)가 게이트 에지 위에 형성된다. 소스 및 드레인이 필드 차단 개구(710)을 통해 주입되었기 때문에 이 주입은 개구 바깥의 필드 차단부에 의해 저지된다. 중앙 화살표(725)로 표지된 것처럼 DRAM 셀은 공통 확산부(19)(셀 쌍에 공통됨)로부터 게이트를 통해 트렌치 캐패시터(100)의 에지를 지나기까지 연장된 영역을 갖는다. 도면에서 좌측 및 우측으로의 또다른 화살표(725)는 이웃 셀을 표지한다. 스트랩(125)는 임의의 유용시점에, 예시적으로는 어닐링 및 산화 단계 동안 폴리(110) 및 전극(17)로부터의 확산에 의해 도전성을 갖게 된다.
트랜지스터 몸체로부터의 전류는 제5도의 용지 평면에 수직하게 흐르는데, 이는 제7a도의 절단선(5-5)를 따라 취한 단면이 트랜지스터를 지나서 통과하는 활동 영역 개구 축을 따라 취해졌기 때문이다. 제7a도를 참조하면 정공이 제7a도의 상측 또는 하측에서 괄호(312)로 표지된 게이트 아래의 영역으로부터 필드 차단층(260)이 층(10)과 접촉하도록 형성된 보디 접촉부(35)로 흐른다는 것을 알 수 있다.
비트 및 워드 라인과 접속을 이루는 인-실리케이트 유리(phospho-silicate glass) 또는 또다른 유전층을 피착하고 평활화하고 어레이 내 및 지지 회로 내에서 상호 접속을 형성하는 종래의 단계가 수행되면 회로가 완성된 것으로 취급된다. 기술계에 알려진 대로 층(315)로부터 형성된 게이트 접촉부는 어레이의 워드 라인(선택적으로는 제5도에 도시된 라인 위에 배치된 낮은 저항 라인이 공급함)이 되고 비트 라인은 워드 라인에 대해 직각으로 연장된다. 제7a도의 박스(719)로 도시된 비트 라인 접촉부는 제5도의 확산부(19) 상의 개구(719) 내에 형성되고 비트 라인(제7a도의 715)은 비트 라인 접촉부 상에 형성된다. 제7a도의 점선(325)는 제5도의 질화물 스페이서(325)를 표지하고 폴리 게이트 층의 경로를 표지하는 것이다. 유사하게 점선 박스(100)은 깊은 트렌치(100)을 표지한다.
또한, 제7도는 I/O지지 회로가 블록(702)로 도시되고 종래의 I/O 버퍼, 디코더, 감지 증폭기 및 그와 같은 것을 포함하게 되는, 본 발명에 따른 직접 회로(700)의 전체도를 개략 도시한다. 도면의 상부 영역은 회로(700)의 메모리 어레이(705)의 작은 영역(770)을 자세히 도시한다.
이제 제6도를 참조하면 제7a도의 선 6-6을 따른 직교 단면이 도시되어 산화물(204)에 의해 격리된 필드 차단부(260), 다마신 폴리(310) 및 워드 라인 폴리(315) 사이의 관계를 예시한다. 제6도의 좌측 및 우측의 TEOS(220)은 게이트 컨덕터(310)을 내장한 셀에 인접한 셀들의 트렌치 캐패시터 내에 있다.
전원 버스로부터 필드 차단부까지의 접촉부는 메모리 어레이의 에지에 만들어져서 필드 차단부 및 보디 전위를 설정한다.
본 분야의 기술자는 본 설명을 참조할 때 본 발명이 다른 방법과 비교했을 때 공정 단순화, 양상된 배선성, 더 효율적인 보디 접촉부, 및 더 낮은 필드 차단 저항을 제공한다는 것을 인지할 것이다. 또한 종래 기술의 깊은 트렌치 DRAM의 특징인 깊은 트렌치의 상부에 있는 격리 칼라가 제거된다.
여러 가지 재료, 증착 방법 및 에천트만이 적합한 것은 아니며 본 분야의 기술자는 열거된 단계를 변형시키거나 등가물로 대체할 수 있다는 것을 알 것이다.
표지된 두께 및 도펀트는 어레이 공급 전압이 2V이고, 필드 차단 및 보디가(-1V)에 바이어스되고 기판(30)이 접지 전위에 있는 예시적 회로에 대해 의도되었다. 워드 라인은 3.5V에 부스트되고 비트 라인은 2V로 작동한다. 본 분야의 기술자는 다른 바이어스 값, (N-) 또는 (P-)형 층(10)을 갖는 P-FET 어레이를 구분한 본 발명의 다른 실시예가 상세한 설명을 비추어 볼 때 이뤄질 수 있다는 것과 다음 청구 범위가 개시된 실시예에 제한되지 않는다는 것을 알 것이다.

Claims (16)

  1. 그 내에 트랜지스터 보디 접촉부를 갖는 메모리 어레이를 구비한 SOI DRAM을 형성하는 방법에 있어서, 반도체 기판, 상기 반도체 기판 상의 반도체 디바이스층 및 상기 반도체 기판과 상기 반도체 디바이스층 사이의 절연층을 구비한 SOI 웨이퍼를 준비하는 단계, 상기 메모리 어레이 내에 상기 반도체 기판과 접촉하는 캐패시터 세트를 형성하는 단계, 상기 메모리 어레이 내의 상기 캐패시터 세트 상부에 격리용 유전층을 형성하는 단계, 상기 격리용 유전층을 통해 상기 디바이스층까지 아래로 연장하는 보디 접촉부 개구들의 세트를 형성하는 단계, 필드 차단 상부 표면을 구비하고 상기 보디 접촉부 개구들의 세트를 통해 상기 메모리 어레이 내에서 상기 디바이스층과 전기적 접속하는 필드 차단부를 형성하여, 상기 보디 접촉부 개구 내에 보디 접촉부 세트를 형성하는 단계, 그 각각이 상기 필드 차단부 내에서 활동 영역 축을 갖고 최소한 일부는 상기 보디 접촉부 세트의 한 부재에 인접한, 평행 활동 영역 개구 세트를 형성하는 단계, 및 상기 디바이스층 내 및 상기 활동 영역 개구 아래에 트랜지스터 보디를 구비한 트랜지스터 세트를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  2. 제1항에 있어서, 상기 메모리 어레이 내에서 캐패시터 세트를 형성하는 상기 단계가, 상기 디바이스층 및 상기 절연층을 통해 깊은 트렌치 세트를 형성하여 상기 기판 내로 연장시키는 단계, 및 상기 깊은 트렌치 세트 내에 캐패시터 세트를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  3. 제2항에 있어서, 상기 트랜지스터 세트를 형성하는 단계가 상기 활동 영역 개구 세트 내에 도전성 게이트 접촉부 세트를 형성하고 상기 필드 차단 상부 표면과 동일 평면에 있는 게이트 접촉 상부 표면을 구비하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  4. 제3항에 있어서, 상기 게이트 접촉 상부 표면 및 상기 필드 차단 상부 표면위에 증착되고 상기 활동 영역 축에 수직한 축을 따라 다수의 상기 게이트 접촉부를 접속하는 워드 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  5. 제1항에 있어서, 캐패시터 및 트랜지스터를 형성하는 상기 단계가 최소한 하나는 상기 디바이스층 내의 보디 접촉 영역에 인접하는 캐패시터 및 상기 캐패시터에 접촉죈 트랜지스터를 각각이 내장한 최소한 두 개의 DRAM 셀을 상기 활동 영역 축을 따라 상기 활동 영역 개구 내에 형성하는 단계를 포함하는 것을 특징으로하는 SOI DRAM을 형성하는 방법.
  6. 제5항에 있어서, 상기 최소한 두 개의 DRAM 셀은 제1 및 제2 DRAM셀을 포함하고, 상기 제1 및 제2 셀은 공통 접촉부에 의해 분리된 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  7. 제2항에 있어서, 캐패시터 및 트랜지스터를 형성하는 상기 단계가 최소한 하나는 상기 디바이스층 내의 보디 접촉부에 인접한 캐패시터 및 상기 캐패시터에 접속된 트랜지스터를 각각이 내장한 최소한 두 개의 DRAM 셀을 상기 활동 영역 축을 따라 상기 활동 영역 개구 내에 형성하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  8. 제7항에 있어서, 상기 최소한 두 개의 DRAM 셀은 제1 및 제2 DRAM 셀을 포함하고, 상기 제1 및 제2 셀의 상기 캐패시터가 상기 활동 영역 개구의 대향 단부에 있고, 상기 제1 및 제2 셀은 공통 접속부에 의해 분리된 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  9. 제1 트랜지스터 극성을 내장한 메모리 어레이 및 상기 제1 트랜지스터 극성부와 상기 제1 극성부의 대향한 제2 트랜지스터를 극성부를 내장하고 상기 어레이내의 상기 제1 트랜지스터 극성부들이 보디 접촉부를 갖는 CMOS 지지 회로를 구비한 SOI DRAM을 형성하는 방법에 있어서, 반도체 기판, 상기 반도체 기판 상의 반도체 디바이스층 및 상기 반도체 기판과 상기 반도체 디바이스층 사이의 절연층을 구비한 SOI 웨이퍼를 준비하는 단계, 상기 메모리 어레이 내에 상기 반도체 기판과 접촉하는 캐패시터 세트를 형성하는 단계, 상기 메모리 어레이 내의 상기 캐패시터 세트 상부에 격리용 유전층을 형성하는 단계, 상기 격리용 유전층을 통해 상기 디바이스층까지 아래로 연장하는 보디 접촉부 개구들의 세트를 형성하는 단계, 필드 차단 상부 표면을 구비하고 상기 보디 접촉부 개구들의 세트를 통해 상기 메모리 어레이 내의 상기 다바이스층과 전기적 접속하는 필드 차단부를 형성하여, 상기 보디 접촉부 개구 내에서 보디 접촉부 세트를 형성하는 단계, 그 각각이 상기 필드 차단부 내에서 활동 영역 축을 갖고 최소한 일부는 상기 보디 접촉부 세트의 한 부재에 인접한, 평행 활동 영역 개구 세트를 형성하는 단계, 및 상기 디바이스 층 및 상기 활동 영역 개구 아래에서 상기 제1 극성을 갖는 제1 트랜지스터 세트 및 상기 지지 회로 내의 상기 디바이스 층에서 상기 제1 극성을 갖는 제2트랜지스터 세트를 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  10. 제9항에 있어서, 상기 메모리 어레이 내에서 캐패시터 세트를 형성하는 상기 단계가, 상기 디바이스층 및 상기 절연층을 통해 깊은 트렌치 세트를 형성하여 상기 기판 내로 연장시키는 단계, 및 상기 깊은 트렌치 세트 내에 캐패시터 세트를 형성하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  11. 제10항에 있어서, 트랜지스터 세트를 형성하는 상기 단계가 상기 어레이 내부 및 외부에서 제1 게이트 도전층을 피착하고 상기 활동 영역 개구 세트 내의 상기 제1 게이트 도전층으로부터 도전성 게이트 접촉부 세트를 형성하고 상기 필드 차단 상부 표면과 상기 어레이 외부의 제1 게이트 접촉부 도전층 상부 표면과 동일 평면에 있는 게이트 접촉부 상부 표면을 구비하는 단계를 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  12. 제11항에 있어서, 상기 어레이 내부 및 외부에서 제2 게이트 도전층을 피착하여 상기 어레이 외부에서 복합 게이트 도전층을 형성하는 단계, 상기 게이트 접촉부 상부 표면 및 상기 어레이 내의 상기 필드 차단부 상부 표면 위에 피착되고 상기 어레이 내의 상기 활동 영역 축에 수직한 축을 따라 상기 다수의 게이트 접촉부를 접속하는 워드 라인을 형성하기 위해 상기 제2 게이트 도전층을 패턴화하는 단계, 및 상기 어레이 외부에서 트랜지스터 게이트를 형성하기 위해 복합 게이트 도전층을 패턴화하는 단계를 더 포함하는 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  13. 제9항에 있어서, 캐패시터 및 트랜지스터를 형성하는 상기 단계가 캐패시터 및 상기 캐패시터에 접속된 트랜지스터를 각각이 내장한 최소한 두 개의 DRAM 셀을 상기 활동 영역 축을 따라 상기 활동 영역 개구 내에 형성하는 단계를 포함하고, 상기 캐패시터들이 상기 디바이스층 내의 보디 접촉부 영역에 의해 상기 활동 영역 축을 따라 분리된 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  14. 제13항에 있어서, 상기 최소한 두 개의 DRAM 셀이 제1, 제2, 제3 및 제4 DRAM 셀을 포함하고, 상기 제2 및 제3 셀의 상기 캐패시터가 상기 디바이스층 내의 상기 보디 접촉부 영역에 의해 상기 활동 영역 축을 따라 분리된 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  15. 제10항에 있어서, 캐패시터 및 트랜지스터를 형성하는 상기 단계가 캐패시터 및 상기 캐패시터에 접촉된 트랜지스터를 각각이 내장한 최소한 두 개의 DRAM 셀을 상기 활동 영역 축을 따라 상기 활동 영역 개구 내에 형성하고, 상기 캐패시터들이 상기 디바이스층 내의 보디 접촉부 영역에 의해 상기 활동 영역 축을 따라 분리된 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
  16. 제15항에 있어서, 상기 최소한 두 개의 DRAM 셀이 제1, 제2, 제3 및 제4 DRAM 셀을 포함하고, 상기 제2 및 제3 셀의 상기 캐패시터가 상기 디바이스층 내의 상기 보디 접촉부 영역에 의해 상기 활동 영역 축을 따라 분리된 것을 특징으로 하는 SOI DRAM을 형성하는 방법.
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