KR20020000488A - 트렌치 아이솔레이션내의 트렌치 필드 실드 - Google Patents

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Abstract

트렌치를 포함하는 기판, 트렌치에 의해 분리되는 기판상의 복수의 디바이스, 트렌치내의 도전성 측벽 스페이서, 및 도전성 측벽 스페이서간의 트렌치를 채우는 절연체를 포함하는 반도체 장치용 방법 및 구조. 제1 도전성 측벽 스페이서는 상기 복수의 디바이스 중 제1 디바이스에 전기적으로 접속되고, 제2 도전성 측벽 스페이서는 상기 복수의 디바이스 중 제2 디바이스에 전기적으로 접속된다. 제1 디바이스는 제2 디바이스와는 독립적으로 바이어싱될 수 있다. 컨택트는 기판의 표면상으로 확장된다. 제1 컨택트는 제1 디바이스와 제1 도전성 측벽 스페이서와 접촉한다. 절연체는 도전성 측벽 스페이서를 분리한다. 제1 컨택트는 제1 도전체와 제2 도전체 사이에서 등거리일 수도 있다. 도전성 측벽 스페이서는 필드 실드를 포함한다.

Description

트렌치 아이솔레이션내의 트렌치 필드 실드{TRENCH FIELD SHIELD IN TRENCH ISOLATION}
본 발명은 일반적으로는 얕은 트렌치 아이솔레이션(Shallow Trench Isolation)내의 필드 실드 및 반도체 칩상의 액티브하게 분리된 디바이스들의 독립적인 아이솔레이션 바이어싱에 관한 것이다.
종래의 전자 및 컴퓨터 시스템은 마이크로프로세싱을 위해 커패시터, 레지스터 및 트랜지스터와 같은 디바이스들이 복잡하게 배열된 실리콘 웨이퍼를 이용한다. 디바이스들은 그 자체가 도전체인 실리콘 웨이퍼의 표면상에 배치된다. 그러므로, 인접하는 디바이스들간에서 바람직하지 못한 기생 전류를 방지하기 위해 웨이퍼의 영역들을 분리시킬 필요가 있다.
아이솔레이션은 통상 얕은 트렌치 아이솔레이션(STI)이라 불리는 기술을 이용하여 수행된다. STI는 전류가 흐르지 않기를 원하는 기판(10, 예를 들면 실리콘) 영역을 식별하는 것을 포함한다. 그리고나서, 홀 또는 얕은 트렌치(13)가 도1a에 도시한 바와 같이 생성된다. 다음으로, 도 1b에 도시한 바와 같이, 트렌치는 STI 라이너(1, liner) 및 절연체 STI 필(fill, 2, 예를 들면 산화물)로 채워진다. 기판(10)의 표면은 도 1c에 도시한 바와 같이 평탄화된다. 디바이스들(예를 들면, 트랜지스터, 15)이 기판(10)상에 형성된다. 도 1d에 도시한 바와 같이, 각 디바이스(15)는 디바이스 게이트(3), 디바이스 게이트 측벽 유전체(4), 및 디바이스 소스/드레인 확산층(5)을 구비하고 있다.
STI는 인접 디바이스들을 분리시키지만, 개개의 MOSFET의 전기적 특성(behavior)이 독립적으로 가변되는 것을 허용하지는 않는다. 그러므로, STI는 개개의 디바이스들의 전류-전압 특성의 독립적인 조정을 허용하지 않는다.
종래 기술에서 실시되는 바와 같이, STI는 개개의 MOSFET들의 전기적 특성을 선택적으로 조정하는데 이용될 수 있는 전기 제어 소자를 아이솔레이션 영역내에 제공하지 않는다. 전형적인 CMOS 어플리케이션에서의 최적 성능을 수행하기 위해서는 특정 디바이스에 대해 유일한 값의 임계 전압(Vt)이 바람직하다. 예를 들면, DRAM 어플리케이션에서, 실제 메모리 어레이를 지원하는(에 접속되는) 특정 고성능 MOSFET(예를 들면, 센스 증폭기, 워드라인 구동기)에 대해서는 비교적 낮은 임계 전압(예를 들면 0.4V)이 바람직하다. 그러나, 메모리 어레이 자체에서는 과도하게 큰 서브-Vt 누설을 방지하기 위해 비교적 높은 임계 전압을 갖는 MOSFET이 필요하다. 큰 서브-Vt 누설 전류는 어레이내 저장 커패시터의 데이터 유지 시간을 저하시킨다.
또한, 제조 허용 한계(manufacturing tolerance)로 인해, 임계 전압이 각 칩마다 또는 웨이퍼마다 가변될 수 있다. 이러한 변이는 처리 수단들(즉, 주입, 에칭, 증착)의 주지된 공간 변이 패턴 때문에 어느 정도는 예측 가능하다. 임계 전압에서의 이 공간 변이를 최소화시키는 것이 바람직하다.
개개의 임계 전압들을 선택적으로 조정할 필요가 있음으로 인해, 도펀트 불순물의 선택적 이온 주입 및/또는 선택적 게이트 산화물 두께와 같은 기술들이 채용되었다. 임계 전압을 조정하는 이들 종래 수단들은 추가 마스크 및/또는 처리 복잡성으로 인해 비용이 많이 든다.
그러므로, 내장된 전기 제어 소자를 이용함으로써, 인접 MOSFET들의 임계 전압을 선택적으로 조정할 수 있는 인접 MOSFET들간의 아이솔레이션 방식을 제공하는 것이 필요하다.
STI에 존재하는 또 다른 문제는 갭필(gap fill)이다. 정상적으로는 산화물이 STI 영역에 배치되지만, 반도체 기능에 문제가 되는 갭이 산화물에 발생할 수도 있다.
그러므로, 실리콘 웨이퍼상의 액티브 디바이스들을 독립적으로 제어할 수 있고, 갭필 문제를 감소시키는 개선된 아이솔레이션이 필요하다.
그러므로, 본 발명의 목적은 트렌치를 포함하는 기판, 트렌치에 의해 분리되는 기판상의 복수의 디바이스, 트렌치내의 도전성 측벽 스페이서, 및 도전성 측벽 스페이서간의 트렌치를 채우는 절연체를 포함하는 반도체 장치용 방법 및 구조를 제공하는 것이다.
본 발명은 또한 도전성 측벽 스페이서들 중의 하나에 전기적으로 접속되는, 기판의 표면상의 컨택트, 및 컨택트에 전기적으로 접속되는 전압원을 더 포함한다. 전압원는 복수의 디바이스들 중의 하나를 독립적으로 바이어싱할 수 있다.
또한, 본 발명은 제1 도전성 측벽 스페이서에 전기적으로 접속되는 제1 컨택트; 및 제2 도전성 측벽 스페이서에 전기적으로 접속되는 제2 컨택트를 포함할 수 있다. 제1 도전성 측벽 스페이서 및 제2 도전성 측벽 스페이서에 다른 전압을 인가함으로써, 복수의 디바이스들 중 하나 이상이 독립적으로 바이어싱될 수도 있다.
또한, 절연체는 도전성 측벽 스페이서를 분리한다. 제1 도전체 및 제2 도전체는 필드 실드가 될 수 있고, 기판의 상부면 아래에 있을 수 있다.
제1 컨택트는 제1 도전체와 제2 도전체 사이에서 등거리일 수도 있다.
또한 본 발명은 기판내에 복수의 트렌치를 형성하는 단계, 기판상에 복수의 디바이스를 형성하는 단계, 트렌치의 표면상에 절연층을 형성하는 단계, 트렌치를 도전체로 채우는 단계; 및 트렌치로부터 도전체를 에칭하여 도전성 측벽 스페이서를 형성하는 단계를 포함하는 반도체 장치 제조 방법을 포함한다. 측벽 스페이서의 각각은 인접 디바이스에 개별적으로 용량 결합된다.
상기 및 다른 목적, 양상 및 장점들은 도면을 참조하여 이하에 설명되는 본 발명의 실시예를 통해 더 잘 이해될 것이다.
도 1a 내지 1d는 패시브(passive) STI를 도시하는 개략적인 다이어그램.
도 2는 반도체 기판내의 얕은 트렌치를 도시한 개략적인 다이어그램.
도 3은 STI 라이너 및 도체 필을 도시한 개략적인 다이어그램.
도 4는 필드 실드 형성을 도시한 개략적인 다이어그램.
도 5는 STI 필을 도시한 개략적인 다이어그램.
도 6은 본 발명의 평탄화 공정을 도시한 개략적인 다이어그램.
도 7은 본 발명상의 디바이스들을 도시한 개략적인 다이어그램.
도 8a 내지 8d는 컨택트 필드 실드 구조의 변이를 도시한 개략적인 다이어그램.
도 9a 및 9b는 본 발명의 독립 바이어싱의 상면도.
<도면의 주요 부분에 대한 간단한 설명>
1 : STI 라이너(liner)
2 : STI 필(fill)
3 : 디바이스 게이트
4 : 측벽 유전체
5 : 소스/드레인 확산층
10 : 기판
13 : 트렌치
15 : 디바이스
107 : 필드 실드(측벽 스페이서)
108 : 컨택트
상기 설명한 바와 같이, STI는 실리콘 웨이퍼의 영역들을 분리시키고 웨이퍼상의 액티브 디바이스들간의 기생 전류를 방지하는데 이용된다. 이와같이, STI는패시브하게(passively) 기능한다. 분리될 필요가 있는 웨이퍼의 영역 사이에는 비전도성 재료의 트렌치가 배치된다. 한편, 본 발명은 실리콘 웨이퍼상의 액티브 디바이스들의 액티브 아이솔레이션을 위해 얕은 트렌치를 이용한다.
도 8a에 도시한 바와 같이, 본 발명의 최종 구조는 트렌치(113)를 포함하는 기판(100, 예를들면 실리콘)을 포함한다. 각 트렌치(113)는 절연 STI 라이너(101)와 나란히 배치된다. 필드 실드(107, 예를들면 도전성 측벽 스페이서)는 트렌치(113)의 각 측벽에 배치되어 있고, 절연체 STI 필(116, 예를들면 산화물)에 의해 분리된다.
필드 실드(107)는 종래 기술, 특히 종래의 패시브(passive) STI보다 여러가지 장점을 제공한다. 우선, 패시브 STI와는 달리, 본 발명은 수개의 장점을 제공하는 기판내의 영역들에서 독립적인 전압 제어를 허용한다. 기판 표면상의 디바이스들은 다른 전압을 수신함으로써, 독립적인 임계 전압 제어로 독립적으로 바이어스될 수도 있다. 패시브 STI에서는 필드 실드(107)가 부족하기 때문에, 이러한 임계 전압의 선택적 제어를 제공할 수 없었다.
독립적인 바이어싱은 또한 저장 커패시터상에 데이터를 유지하는 것이 요구되는 디바이스들의 서브- Vt 누설을 감소시킨다. 또한, 필드 실드(107)는 웰 도핑과는 독립적으로 디바이스들(115)을 바이어싱할 수도 있다. 또한 필드 실드는 고농도의 도핑없이 기생 전류를 제어할 수 있게 한다. 또한, 필드 실드(107)는 트렌치(115) 또는 필드 실드(107) 자체내의 로컬 인터커넥트(local interconnect)로서 이용될 수도 있다.
본 발명에 따른 구조는 도전성 필드 실드(107)에 접속된 컨택트를 더 포함한다. 컨택트는 다른 형태일 수도 있다. 도 8a 및 8b에 각각 도시한 바와 같이, 표면 컨택트(108)는 기판(100)의 위에 배치되고, 하부 컨택트(109)는 기판(100)의 아래에 배치될 수 있다. 트렌치(113)의 구조에 따라, 필드 실드(107)가 서로 접촉할 수도 있고 그렇지 않을 수도 있다. 필드 실드가 서로 접촉하고 있는 경우에는, 도 8c에 도시한 바와 같이, 중앙 컨택트(111)가 트렌치(113)내에 배치될 수도 있다. 트렌치(113) 형태가 필드 실드들이 서로 접촉하는 것을 허용하지 않는 경우에는, 도 8d에 도시한 바와 같이, 다이렉트 컨택트(112)는 트렌치의 어느 한쪽 측면에 배치될 수 있고, 필드 실드(107)와 직접 접촉할 수도 있다. 도시하지는 않았지만, 다이렉트 컨택트(112) 또는 중앙 컨택트(112)의 어느 것이나 기판(100) 표면의 상부 또는 하부에 배치될 수 있다.
기판(100) 상에서 디바이스(115, 예를 들면 트랜지스터)들에 전기적으로 용량성 결합되는 컨택트들(108, 109, 111, 및 112)은 그라운드 또는 다른 전위로부터 필드 실드(107) 각각으로 개별적인 전기적 접속을 제공한다. 도 7의 패시브 STI에서와 같이, 각 디바이스는 디바이스 게이트(103), 디바이스 게이트 측벽 유전체(104), 및 소스/드레인 확산층(114)을 구비하고 있다. 그라운드 또는 전위와 각각의 필드 실드(107) 및 디바이스들간의 독립적인 접속은 하나의 필드 실드는 하나의 전위 또는 그라운드에 접속되고, 다른 필드 실드는 다른 전위 또는 그라운드에 접속하는 방식으로 이루어진다. 그러면, 각 필드 실드(107)는 (예를 들면 STI 라이너 101을 통해서) 각 디바이스(115)에 독립적으로 전기적 용량성 결합된다. 각 전위 또는 그라운드의 필드 실드(107) 및 디바이스(115)로의 독립적인 접속으로 인해 각 필드 실드(117) 및 관련 디바이스(115)에 다른 전위가 배치됨으로써, 디바이스(115)의 독립적인 바이어싱이 수행된다.
본 발명은 본 기술계의 통상의 기술자에게 주지된 바와 같은 수개의 프로세스 중 하나로서 제조될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 상기 설명한 패시브 STI에서와 같이, 기판(100, 예를들면 실리콘)내에 트렌치(115)가 에칭되고, 트렌치(113)들은 절연 STI 라이너(101)의 박판으로 채워진다. 그러나, 본 발명은 패시브 STI와는 다르게, 절연 필(102) 대신에 도전체 필(106)이 STI 라이너(101) 및 트렌치(115) 상에 침착된다. 도전체(106)는 도핑된 폴리실리콘, 텅스텐 실리사이드 또는 티타늄 실리사이드 또는 통상의 기술자에게 잘 알려져 있는 다른 재료와 같은 통상의 재료의 하나일 수 있다. 그리고나서, 도전체(106)가 에칭되어 트렌치(115)의 양쪽 측벽에 남아 있고, 트렌치(115)의 측벽과 접촉하고 있다. 잔여 도전체(106)가 도전성 필드 실드(107, 예를들면 측벽 스페이서)를 형성한다. 이제, 절연체 STI 필(116, 예를 들면 산화물)이 필드 실드(107), 트렌치(115), 및 기판(100)을 덮도록 트렌치내에 침착된다.
다음으로, 화학적 기계적 폴리싱(CMP) 또는 본 기술계의 숙련자에게 주지된 다른 제거 공정을 이용하여 디바이스의 상부 표면을 평탄화시킨다. 트렌치(113) 상에 배치된 STI 필(116) 부분도 마찬가지로 제거된다.
도 9a 및 9b에 도시한 바와 같이, 디바이스(115)는 기판(100)의 표면상에 구축되고, 컨택트(108)는 상기 설명한 바와 같은 트렌치(113)내의 위치에 침착되어,컨택트(108)들이 액티브 디바이스의 독립적 바이어싱을 가능하게 한다. 통상의 기술자에게 명백한 바와 같이, 본 발명에 기초하여 컨택트를 여러가지 구조로 형성할 수도 있다. 예를들면, 컨택트들이 트렌치(113)의 양쪽 측면에 배치되어, 각 필드 실드(107)에 접촉되며, 기판(100)의 표면 상까지 확장될 수도 있다. 또한, 컨택트들은 또한 트렌치 아래에도 확장될 수도 있어, 필드 실도와 기판(100)의 표면 하부의 디바이스들(110)간의 전기적 접속을 제공할 수도 있다. 컨택트들은 필드 실드들(107)과 등거리일 수도 있고, 또는 필드 실드(107) 및 디바이스(115)와 접촉할 수도 있다.
주목할 점은, 기저 컨택트의 형성, STI 라운드 룰의 해제, 또는 컨택트를 제조할 때까지 액티브 영역(114) 상에 질화물 패드를 유지하는 것을 포함하는 수개의 기술을 이용함으로써, 필드 실드 컨택트(108)의 액티브 실리콘 영역으로의 단락(shorting)을 방지할 수도 있다는 점이다.
본 발명은 이전 기술, 특히 종래의 패시브 STI에 대해 여러가지 장점을 제공한다. 우선, 패시브 STI와는 달리, 본 발명은 기판 영역들내에서 독립적인 전압 제어를 가능하게 함으로써, 수개의 장점을 제공한다. 기판 표면상의 디바이스들은 다른 전압을 수신하므로, 독립적으로 바이어싱될 수 있다. 예를 들면 전압 V1은 제1 디바이스에 접속된 제1 필드 실드(107)에 인가되고, 전압 V2는 제2 필드 실드(107) 및 제2 디바이스(115)에 인가될 수 있다. 패시브 STI에서는 필드 실드의 부족으로 인해 이러한 바이어싱이 불가능하다.
독립적인 바이어싱은 또한 데이터 저장 커패시터에 접속된 디바이스의 서브-Vt 누설을 감소시킨다. 필드 실드(107)는 임계 전압 조정이 요구되는 트랜지스터에 인접한 필드 실드에만 선택적으로 전압 Va가 인가되는 것을 가능하게 한다. Va가 트랜지스터에 인접한 필드 실드에 인가되는 경우, 그 트랜지스터의 임계 전압은 특정 어플리케이션에 적합하게 된다. 예를 들면, NMOSFET에 인접한 필드 실드에 충분한 음전압이 인가된 경우에, Vt는 증가되고 커패시터로부터의 누설은 감소된다.
또한, 필드 실드(107)는 웰 도핑과는 독립적으로 디바이스(115)를 바이어싱할 수 있다. DRAM 어레이 MOSFET의 최소 특징 크기 F가 감소됨에 따라, 오프-전류 오브젝티브(전형적으로는 1fA/디바이스)가 충족되는 것을 보장하는 임계 전압을 얻기 위해 점진적으로 더 높은 채널 도핑 농도가 요구된다. 그러나, 실험적으로 약 6.0×1017cm-3초과한 피크 채널 토핑 농도는 결국 결함 생성 접합 누설 메카니즘에 의해 유지 시간 테일(retention time tail)의 현저한 저하를 유발하게 된다. 그러므로, 6.0×1017cm-3초과한 피크 채널 토핑 농도를 이용하지 않는 것이 바람직하다. 종래 STI에 있어서는 워드라인 로우 레벨을 위한 제로 볼트를 이용하면서 이러한 높은 채널 도핑 농도를 이용하지 않을 방법이 없었다. 본 발명에 개시된 액티브 아이솔레이션에 있어서는, 선택된 디바이스(예를 들면, 어레이 MOSFET)에 인접한 필드 실드가 충분한 음전위에서 바이어싱되므로, 최대 허용 도핑 농도를 초과하지 않으면서도 임계 전압이 증가되고 오프-전류가 원하는 수준까지 감소된다. NMOSFET(P-웰에 형성되는)에 인접한 도전성 필드 실드 스페이서가 점진적으로 증가되는 음전위로 바이어스되므로, MOSFET 웰 내의 주요 캐리어 농도(P-웰에서는 홀)가 증가한다. MOSFET의 임계 전압을 결정하는데 있어서, 주요 캐리어 농도의 증가는 채널 도핑 농도가 증가한 것과 전기적으로 등가이다. 그러나, 실제 웰 도핑이 증가되지 않았으므로, 주요 캐리어 농도의 증가가 결합 유발 접합 누설을 증가시키지는 않는다.
본 발명은 매우 용도가 넓으며, 구체적으로 도시하지는 않았지만, 수직 디바이스, P-FET, 및 N-FET와 동작한다. 또한, 상기 기술한 바와 같이, 본 발명은 여러가지 컨택트 구조를 가지고 있다. 필드 실드(107)는 다수의 다른 재료로 제조될 수도 있다.
본 발명은 고농도 도핑 없이도 기생전류(parastic) 제어를 가능하게 한다. STI에서 직면하는 문제의 하나는 STI에 인접한 실리콘 코너에서의 기생 MOSFET 전도(IEEE Eletron Device Letters, Vol.14, No.8, Aug. 1993에 실린 A. Bryant 등에 의한 "The Current-Carrying Corner Inherent to Trench Isolation"을 참조할 것)이다. 작은 곡률 반경(예를 들면 5-20nm)의 실리콘 코너에서의 게이트 도전체 주위에서는 코너에서의 게이트 전계의 증가를 유발하고, 코너에서 떨어진 임계 전압에 비해 코너 임계 전압의 감소를 유발한다. 이러한 코너 도전 현상은 원하는 Vt를 갖는 MOSFET과 병렬인 낮은 Vt MOSFET과 등가이다. 여기에서 설명하는 아이솔레이션은 코너 도전 현상을 감소시키는데 이용될 수도 있다. 충분한 음전위를 갖는 기생 코너 전도를 갖는 MOSFET의 채널 에지에 인접한 도전형 스페이서 필드 실드를 선택적으로 바이어싱함으로써, 기생 MOSFET의 Vt는 디바이스내의 다른 곳의Vt보다 증가될 수도 있다. 도전형 스페이서 필드 실드 아이솔레이션의 이러한 응용은 채널 폭이 0.5㎛보다 큰 MOSFET에 특히 유용하다. 이들 비교적 넓은 MOSFET에 대해서, 코너 Vt는 채널의 다른 곳에서의 Vt로부터 실질적으로 디커플링(decoupling)됨으로써, 잔여 디바이스의 Vt에 심각하게 영향을 주지 않고 코너 Vt가 증가되는 것을 가능하게 한다. 이러한 응용에 대해서는 실리콘 기판의 상부면 아래의 도전형 스페이서의 상부의 최소한의 리세스(recess)가 바람직하다.
필드 실드(107)는 트렌치(115) 또는 필드 실드(107) 자체내의 로컬 인터커넥트로서 이용될 수도 있다. 얕은 트렌치의 측벽상의 도전성 스페이서는 추가적인 배선 레벨을 제공함으로써, 복수의 비교적 근접하여 이격된 구조를 서로 접속하는데 이용될 수도 있다. 예를 들면, 도전형 스페이서의 일부로의 컨택트가 스페이서상의 복수의 위치에 만들어질 수 있다. 또한, 컨택트 각각이 다른 구조에 배선될 수도 있다. 이들 컨택트들은 확산층, MOSFET이 형성되는 반도체 기판의 웰 영역, 게이트 도전체, 또는 더 높은 금속화 레벨에 접속될 수도 있다.
필드 실드(107)의 분리 전극 형성은 필드 실드로 채워지는 완전 금속과 비교할때 디바이스 단락을 감소시킨다. 뿐만 아니라, 갭 필의 문제가 감소되고, 필드 실드로서 이용되는 도전성 재료는 금속을 포함하며, 트렌치내의 통상적인 처리된 장소의 다른 재료보다 더욱 더 같은 성질이 된다. 그 결과, 트렌치 에칭에 의해 생성되는 실리콘 기판내의 갭이 더 용이하게 채워진다.
본 발명을 양호한 실시예를 들어 설명했지만, 본 기술계의 숙련자라면 첨부된 청구범위의 사상과 범위내에서 본 발명을 변경하여 실시할 수 있다는 것은 자명하다.

Claims (17)

  1. 반도체 장치에 있어서,
    트렌치를 포함하는 기판;
    상기 트렌치에 의해 분리되는, 상기 기판상의 복수의 디바이스;
    상기 트렌치 표면상의 절연 라이너(insulating liner);
    상기 트렌치내의 도전성 측벽 스페이서들; 및
    상기 도전성 측벽 스페이서들 사이의 상기 트렌치를 채우는 절연체
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 도전성 측벽 스페이서들 중의 하나에 전기적으로 접속되는, 상기 기판의 표면상의 컨택트; 및
    상기 컨택트에 전기적으로 접속되는 전압원
    을 더 포함하고,
    상기 전압원은 상기 복수의 디바이스들의 하나를 독립적으로 바이어싱하는 것이 가능한 반도체 장치.
  3. 제1항에 있어서,
    제1 도전성 측벽 스페이서에 전기적으로 접속되는 제1 컨택트; 및
    제2 도전성 측벽 스페이서에 전기적으로 접속되는 제2 컨택트
    를 더 포함하고,
    상기 제1 도전성 측벽 스페이서 및 상기 제2 도전성 측벽 스페이서에 서로 다른 전압을 인가함으로써, 상기 복수의 디바이스들 중 하나 이상이 독립적으로 바이어싱되는 반도체 장치.
  4. 반도체 장치에 있어서,
    트렌치를 포함하는 기판;
    상기 트렌치에 의해 분리되는 상기 기판상의 복수의 디바이스;
    상기 트렌치의 표면상의 절연 라이너;
    도전성 측벽 스페이서들; 및
    상기 도전성 측벽 스페이서들 사이의 상기 트렌치를 채우는 절연체
    를 포함하고,
    제1 도전성 측벽 스페이서는 상기 복수의 디바이스 중 제1 디바이스에 전기적으로 접속되며, 제2 도전성 측벽 스페이서는 상기 복수의 디바이스 중 제2 디바이스에 전기적으로 접속되고, 상기 제1 디바이스는 상기 제2 디바이스와는 독립적으로 바이어싱될 수 있는 반도체 장치.
  5. 제4항에 있어서, 상기 기판의 표면상으로 확장되는 제1 컨택트를 더 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1 컨택트는 상기 복수의 디바이스 중 제1 디바이스와, 상기 제1 도전성 측벽 스페이서를 접촉시키는 반도체 장치.
  7. 제1항 또는 제4항에 있어서, 상기 절연체는 상기 도전성 측벽 스페이서를 분리시키는 반도체 장치.
  8. 제1항 또는 제4항에 있어서, 상기 도전성 측벽 스페이서는 필드 실드를 포함하는 반도체 장치.
  9. 제1항 또는 제4항에 있어서, 상기 도전성 측벽 스페이서는 상기 기판의 상부면 아래에 있는 반도체 장치.
  10. 제1항 또는 제4항에 있어서, 상기 도전성 측벽 스페이서들 중의 하나와 접촉하는 제1 컨택트를 더 포함하는 반도체 장치.
  11. 반도체 장치를 제조하는 방법에 있어서,
    기판내에 복수의 트렌치를 형성하는 단계;
    기판상에 복수의 디바이스를 형성하는 단계;
    상기 트렌치의 표면상에 절연 라이너를 형성하는 단계;
    상기 트렌치를 도전체로 채우는 단계; 및
    상기 트렌치로부터 상기 도전체를 에칭하여 도전성 측벽 스페이서를 형성하는 단계
    를 포함하고,
    상기 측벽 스페이서의 각각은 상기 디바이스의 인접 디바이스에 개별적으로 접속되는 반도체 장치 제조 방법.
  12. 제11항에 있어서, 상기 도전성 측벽 스페이서들 중의 하나에 접속되는, 상기 기판의 표면상의 제1 컨택트를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  13. 제12항에 있어서, 상기 제1 컨택트는 상기 복수의 디바이스들 중 제1 디바이스와, 상기 도전성 측벽 스페이서들 중 하나를 접촉하도록 형성되는 반도체 장치 제조 방법.
  14. 제11항에 있어서, 상기 도전성 측벽 스페이서들 사이의 상기 트렌치내에 절연체를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  15. 제11항에 있어서, 상기 도전성 측벽 스페이서는 필드 실드를 포함하는 반도체 장치 제조 방법.
  16. 제11항에 있어서, 상기 도전성 측벽 스페이서는 상기 기판의 상부면의 아래에 있는 반도체 장치 제조 방법.
  17. 제12항에 있어서, 상기 제1 컨택트는 상기 도전성 측벽 스페이서들 사이에 있는 반도체 장치 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100738771B1 (ko) * 2005-08-11 2007-07-12 미츠비시덴키 가부시키가이샤 가열 조리기

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253047B2 (en) * 1999-09-01 2007-08-07 Micron Technology, Inc. Semiconductor processing methods of forming transistors, semiconductor processing methods of forming dynamic random access memory circuitry, and related integrated circuitry
US6756619B2 (en) * 2002-08-26 2004-06-29 Micron Technology, Inc. Semiconductor constructions
ITTO20020997A1 (it) * 2002-11-15 2004-05-16 St Microelectronics Srl Procedimento autoalllineato per la fabbricazione di
KR100549591B1 (ko) * 2003-11-05 2006-02-08 매그나칩 반도체 유한회사 비휘발성 메모리 소자 및 그의 제조 방법
KR100826983B1 (ko) * 2007-03-15 2008-05-02 주식회사 하이닉스반도체 모스펫 소자 및 그 제조방법
KR100900232B1 (ko) * 2007-05-22 2009-05-29 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7855428B2 (en) 2008-05-06 2010-12-21 International Business Machines Corporation Conductive liner at an interface between a shallow trench isolation structure and a buried oxide layer
US7704854B2 (en) * 2008-05-06 2010-04-27 International Business Machines Corporation Method for fabricating semiconductor device having conductive liner for rad hard total dose immunity
US9437470B2 (en) 2013-10-08 2016-09-06 Cypress Semiconductor Corporation Self-aligned trench isolation in integrated circuits
US9831304B1 (en) * 2016-09-21 2017-11-28 Globalfoundries Singapore Pte. Ltd. Integrated circuits with deep trench isolations and methods for producing the same
US11764273B2 (en) 2021-06-01 2023-09-19 Globalfoundries Singapore Pte. Ltd. Semiconductor structures for galvanic isolation

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5701022A (en) * 1989-05-22 1997-12-23 Siemens Aktiengesellschaft Semiconductor memory device with trench capacitor
JPH04328861A (ja) * 1991-04-26 1992-11-17 Texas Instr Japan Ltd 半導体集積回路装置及びその製造方法
JPH05109886A (ja) 1991-10-17 1993-04-30 N M B Semiconductor:Kk フイールドシールド分離構造の半導体装置およびその製造方法
KR0175328B1 (ko) * 1992-10-28 1999-02-01 김광호 반도체 장치 및 그의 제조방법
US5422294A (en) 1993-05-03 1995-06-06 Noble, Jr.; Wendell P. Method of making a trench capacitor field shield with sidewall contact
JP3301170B2 (ja) * 1993-08-09 2002-07-15 ソニー株式会社 半導体装置の製法
US5387540A (en) 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
KR0151385B1 (ko) * 1994-11-21 1999-03-30 문정환 반도체 메모리 장치 및 그 제조방법
JPH0982808A (ja) 1995-09-08 1997-03-28 Nittetsu Semiconductor Kk 半導体装置の製造方法
EP0766312B1 (de) * 1995-09-26 2002-01-16 Infineon Technologies AG Selbstverstärkende DRAM-Speicherzellenanordnung
JP3146962B2 (ja) * 1995-12-14 2001-03-19 日本電気株式会社 半導体記憶装置およびその製造方法
US5909044A (en) * 1997-07-18 1999-06-01 International Business Machines Corporation Process for forming a high density semiconductor device
JPH11284146A (ja) * 1998-03-30 1999-10-15 Nippon Steel Corp 半導体記憶装置及びその製造方法
US6294473B1 (en) * 1998-06-03 2001-09-25 Rodel Holdings Inc. Method of polishing substrates comprising silicon dioxide and composition relating thereto
US6762447B1 (en) * 1999-02-05 2004-07-13 Infineon Technologies North America Corp. Field-shield-trench isolation for gigabit DRAMs

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100738771B1 (ko) * 2005-08-11 2007-07-12 미츠비시덴키 가부시키가이샤 가열 조리기

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US6420749B1 (en) 2002-07-16

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