JPS63152148A - 半導体素子 - Google Patents
半導体素子Info
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- JPS63152148A JPS63152148A JP61300673A JP30067386A JPS63152148A JP S63152148 A JPS63152148 A JP S63152148A JP 61300673 A JP61300673 A JP 61300673A JP 30067386 A JP30067386 A JP 30067386A JP S63152148 A JPS63152148 A JP S63152148A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
- H01L23/5254—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- Microelectronics & Electronic Packaging (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、半導体基板上に少なくとも２層の配線を有し
、上下配線間を適宜接、読して構成される半導体素子、
例えば、多数のトランジスタが形成された半導体基板上
に、ユーザの仕様に応じて、１層目メタル配線、２層目
メタル配線及び両、１のメタル配線を結線するだめのコ
ンタクト部を形成し、ユーザの希望する機能を実現する
ゲートアレイ等に関するものである。
、上下配線間を適宜接、読して構成される半導体素子、
例えば、多数のトランジスタが形成された半導体基板上
に、ユーザの仕様に応じて、１層目メタル配線、２層目
メタル配線及び両、１のメタル配線を結線するだめのコ
ンタクト部を形成し、ユーザの希望する機能を実現する
ゲートアレイ等に関するものである。
〈従来の技術〉
半導体関係では一般にＡＳ ＩＣ（Ａｐｐｌｉｃａｔｉ
ｏｎＳｐｅｃｉｆｉｃ ＩＣ） と呼ばれているユ
ーザの仕様に応じたＩ Ｃ／Ｌ Ｓ Ｉを開発すること
が多くなり、今後もますます増加する傾向にある。この
場合、できるだけ早く、また、できるだけ安価に開発で
きることが重要なポイントとなる。−例としてゲートア
レイと呼ばれている方式があり、ゲートアレイではメタ
ル工程前まででトランジスタを多数配列してなき、ユー
ザの仕様に応じて１層月メタル配線、２層目メタル配線
及び両層のメタル配線を結線するためのコンタクト（一
般に「スルーホール」とか「ビア」と呼ばれている）の
３改のマスクを変更して各ユーザの希望する回路構成の
Ｉ Ｃ／Ｌ Ｓ Ｉを製造する。
ｏｎＳｐｅｃｉｆｉｃ ＩＣ） と呼ばれているユ
ーザの仕様に応じたＩ Ｃ／Ｌ Ｓ Ｉを開発すること
が多くなり、今後もますます増加する傾向にある。この
場合、できるだけ早く、また、できるだけ安価に開発で
きることが重要なポイントとなる。−例としてゲートア
レイと呼ばれている方式があり、ゲートアレイではメタ
ル工程前まででトランジスタを多数配列してなき、ユー
ザの仕様に応じて１層月メタル配線、２層目メタル配線
及び両層のメタル配線を結線するためのコンタクト（一
般に「スルーホール」とか「ビア」と呼ばれている）の
３改のマスクを変更して各ユーザの希望する回路構成の
Ｉ Ｃ／Ｌ Ｓ Ｉを製造する。
〈発明が解決しようとする問題点〉
以上のように、ユーザが希望する回路！１成のＩ Ｃ／
Ｌ Ｓ Ｉをでさるだけ早く開発する手去の現在の代表
例）まゲートアレイであるが、前述したよう（て、現在
のゲートアレイではユーザの仕様に応じて各ＩＣ／ＬＳ
Ｉ毎に１層目メタル配線、２層目メタル配線及びコンタ
クトの３枚のマスクを必要とし、且つ、これらのマスク
を使用したメタル工程以降の工程を必要とする。
Ｌ Ｓ Ｉをでさるだけ早く開発する手去の現在の代表
例）まゲートアレイであるが、前述したよう（て、現在
のゲートアレイではユーザの仕様に応じて各ＩＣ／ＬＳ
Ｉ毎に１層目メタル配線、２層目メタル配線及びコンタ
クトの３枚のマスクを必要とし、且つ、これらのマスク
を使用したメタル工程以降の工程を必要とする。
本発明は上記従来の問題点に鑑みてなされたものであり
、開発期間をより短縮でき、またより安価に開発できる
ＩＣ／ＬＳＩの開発方式を提供するものである。
、開発期間をより短縮でき、またより安価に開発できる
ＩＣ／ＬＳＩの開発方式を提供するものである。
く問題点を解決するための手段〉
本発明では、１枚のマスクだけを使用し、ユーザ仕様に
関係なしに最終工程（または、はぼ最終工程）まで進め
ておき、ユーザ仕様の配線情報に応じて選択的イオン注
入を行うことにより、ユーザの要望するＩ Ｃ／Ｌ Ｓ
Ｉができる。なお、直接電子ビーム露光方式であれば
マスクは不要となる。
関係なしに最終工程（または、はぼ最終工程）まで進め
ておき、ユーザ仕様の配線情報に応じて選択的イオン注
入を行うことにより、ユーザの要望するＩ Ｃ／Ｌ Ｓ
Ｉができる。なお、直接電子ビーム露光方式であれば
マスクは不要となる。
すなわち、本発明は２層以上のメタル配線を使用した半
導体素子に関するものであシ、上下配線の交点の必要な
箇所の層間絶縁膜に穴（従来技術ておいて「スルーホー
ル」とか「ピア」とか呼ばれていたものに相当する〕を
開けて、その中に高抵抗ポリシリコンを埋込み、下層の
メタル配線と上層のメタル配線との間は電気的にほぼ絶
縁状態に近い状態にしておく。
導体素子に関するものであシ、上下配線の交点の必要な
箇所の層間絶縁膜に穴（従来技術ておいて「スルーホー
ル」とか「ピア」とか呼ばれていたものに相当する〕を
開けて、その中に高抵抗ポリシリコンを埋込み、下層の
メタル配線と上層のメタル配線との間は電気的にほぼ絶
縁状態に近い状態にしておく。
このような構成にして、半導体素子の最終工程か又はほ
ぼ最終工程に近い状態にまでしておき、その後、ユーザ
の希望する配線情報に応じて選択的に不純物イオンを注
入して、下層のメタル配線と上層のメタル配線間にある
高抵抗ポリシリコンを低抵抗化し、下層メタル配線と上
層メタル配線との間を電気的に導通状態にする。
ぼ最終工程に近い状態にまでしておき、その後、ユーザ
の希望する配線情報に応じて選択的に不純物イオンを注
入して、下層のメタル配線と上層のメタル配線間にある
高抵抗ポリシリコンを低抵抗化し、下層メタル配線と上
層メタル配線との間を電気的に導通状態にする。
〈実施例〉
第１図に本発明の半導体素子の構成例を示す。
図に於いて、１は半導体基板、２ ｉｄ絶縁膜（酸化物
）、３は１層目メタル配線、４は眉間絶縁膜、５はポリ
シリコン部、６ば２層目メタル配線、７は保護膜である
。
）、３は１層目メタル配線、４は眉間絶縁膜、５はポリ
シリコン部、６ば２層目メタル配線、７は保護膜である
。
１層目メタル配線３はアルミニウムとか高融点メタルで
あり、アルミニウムの場合には、融点が低いので、その
上に付けるポリシリコンはプラズマＣＶＤ法や光ＣＶＤ
法などの低温処理技術を使用してデポジットさせる。そ
の後、反応性イオンエツチング等の技術により、不要な
部分のポリシリコンを除く。この状態でのポリシリコン
の比抵抗がもし十分大きくなければ、不純物のイオン注
入によシできるだけ犬きぐしておく。例えば、できたま
まのポリシリコンがＰ形であれば、リンやヒ素のような
Ｎ形不純物をイオン注入し、比抵抗（面積抵抗）が１０
０ＧΩ／口程度になるまで、その抵抗を犬きぐするのが
望ましい。
あり、アルミニウムの場合には、融点が低いので、その
上に付けるポリシリコンはプラズマＣＶＤ法や光ＣＶＤ
法などの低温処理技術を使用してデポジットさせる。そ
の後、反応性イオンエツチング等の技術により、不要な
部分のポリシリコンを除く。この状態でのポリシリコン
の比抵抗がもし十分大きくなければ、不純物のイオン注
入によシできるだけ犬きぐしておく。例えば、できたま
まのポリシリコンがＰ形であれば、リンやヒ素のような
Ｎ形不純物をイオン注入し、比抵抗（面積抵抗）が１０
０ＧΩ／口程度になるまで、その抵抗を犬きぐするのが
望ましい。
その後、２層目メタル配線６を形成し、その上に保護膜
７を形成する。
７を形成する。
以上のよう（でして、１層目メタル配線と２層目メタル
配線の必要とする交点に高抵抗ポリシリコンが埋込まれ
た半導体素子が構成される。この状態では、１層目及び
２層目のメタル配線は電気的に絶縁された状態にある。
配線の必要とする交点に高抵抗ポリシリコンが埋込まれ
た半導体素子が構成される。この状態では、１層目及び
２層目のメタル配線は電気的に絶縁された状態にある。
次に、ユーザ仕様に従い、ＩＪ５目メタル配線と２層目
メタル配線の接続を必要とする箇所のポリシリコン部に
不純物（例えば、リンやヒ素）をイオン注入し、接部を
低抵抗化する。先の例では、リンやヒ素を大量にイオン
注入してポリシリコン部をＮ 形にして低抵抗化する。
メタル配線の接続を必要とする箇所のポリシリコン部に
不純物（例えば、リンやヒ素）をイオン注入し、接部を
低抵抗化する。先の例では、リンやヒ素を大量にイオン
注入してポリシリコン部をＮ 形にして低抵抗化する。
例えば、比抵抗（面積抵抗）が１０Ω／ロ〜１００Ω／
ロ程度となるまで下げるのが望ましい。
ロ程度となるまで下げるのが望ましい。
但し、ポリシリコン部５を低抵抗化するためのイオン注
入はイオン注入装置の能力等にも関係して、保護膜７の
上からは十分注入できないことも考えられ、その場合に
は、２層目メタル配線６の処理前にイオン注入するか、
保護膜７の形成前にイオン注入する必要がある。
入はイオン注入装置の能力等にも関係して、保護膜７の
上からは十分注入できないことも考えられ、その場合に
は、２層目メタル配線６の処理前にイオン注入するか、
保護膜７の形成前にイオン注入する必要がある。
第２図にレイプラト構改例を示す。３０ｎ、３１１〜３
１ｎ、３２ｔ、３２２及び３１ｏ１〜３１゜ｍ。
１ｎ、３２ｔ、３２２及び３１ｏ１〜３１゜ｍ。
３２ｏ１〜３２ｏｍは１層目メタル配線、６０１〜６０
ｍ、６１□〜６１ｍ、６２□〜６２ｍ は２層目メタル
配線、５０ｎ、 〜５０ｎｍ、５１１１〜５１１ｍ 。
ｍ、６１□〜６１ｍ、６２□〜６２ｍ は２層目メタル
配線、５０ｎ、 〜５０ｎｍ、５１１１〜５１１ｍ 。
−、５１ｎ１〜５１ｎｍ、 ５２１１〜５２＋ｍ、５２
□１〜５２２ｍ及び５０ｎ’ １〜ｂ ５１ｎ’１〜５１ｎ’ ｍ＋ ５２０１〜５２゜ｍは埋
込みのポリシリコン部である。１００は１層目メタル配
線と２層目メタル配線の組み合わせによる１つのブロッ
クを示している。ブロックとブロック間は１層目メタル
配線３１ｏ□〜３１ｏｍ１３２゜、〜３２゜ｍ等で接続
している。すべてのポリシリコン部は高抵抗であり、結
線を必要とする箇所にイオン注入を行なって低抵抗化を
旨う。
□１〜５２２ｍ及び５０ｎ’ １〜ｂ ５１ｎ’１〜５１ｎ’ ｍ＋ ５２０１〜５２゜ｍは埋
込みのポリシリコン部である。１００は１層目メタル配
線と２層目メタル配線の組み合わせによる１つのブロッ
クを示している。ブロックとブロック間は１層目メタル
配線３１ｏ□〜３１ｏｍ１３２゜、〜３２゜ｍ等で接続
している。すべてのポリシリコン部は高抵抗であり、結
線を必要とする箇所にイオン注入を行なって低抵抗化を
旨う。
一例をあげれば、１層用メタル配線３１１ の信号を２
層目メタル配線６０ｍに接続し、また、別に、１層目メ
タル配線３１□ と３１ｎ を接続し、それを２層目メ
タル配線６２、と接続する場合、ポリシリコン部の５１
□ｍ ＋ ５１８ｍ ＋ ” Ｏｎ’ ｒｌｌ ＋５１
□１＋ ５１ｎ、 、 ５１ｎ’ｌ及び５２ｏ０ にイ
オン注入を行って低抵抗化を行えばよい。
層目メタル配線６０ｍに接続し、また、別に、１層目メ
タル配線３１□ と３１ｎ を接続し、それを２層目メ
タル配線６２、と接続する場合、ポリシリコン部の５１
□ｍ ＋ ５１８ｍ ＋ ” Ｏｎ’ ｒｌｌ ＋５１
□１＋ ５１ｎ、 、 ５１ｎ’ｌ及び５２ｏ０ にイ
オン注入を行って低抵抗化を行えばよい。
第３図は、論理部と、第２図で例を示した配線部との結
合例を示すものである。１０〜１８ばそれぞれ論理部で
あり、インバータ、ＮＯＲ。
合例を示すものである。１０〜１８ばそれぞれ論理部で
あり、インバータ、ＮＯＲ。
ＮＡＮＤ、ＯＲ，ＡＮＤのような基本的論理回路を含ん
でいるか、又はランチやフリップフロップ等の少し複雑
な論理回路であってもかまわない。
でいるか、又はランチやフリップフロップ等の少し複雑
な論理回路であってもかまわない。
但し、論理部からの入出力線の数はそれぞれの論理によ
って変わる。
って変わる。
第３図の例は、論理部のすべてが２人力ＮＡＮＤ又は２
人力ＮＯＲ等であると仮定して、配線部の接続情報だけ
でユーザの仕様を満足する論理を構成する場合の例であ
るが、論理部の内部にも本発明に係るポリシリコン部を
設け、不純物の選択的イオン注入によってＮＡＮＤとＮ
ＯＨの切替えのように論理構成を切替えたり、使用する
論理部だけを電源に接続したりすることも可能である。
人力ＮＯＲ等であると仮定して、配線部の接続情報だけ
でユーザの仕様を満足する論理を構成する場合の例であ
るが、論理部の内部にも本発明に係るポリシリコン部を
設け、不純物の選択的イオン注入によってＮＡＮＤとＮ
ＯＨの切替えのように論理構成を切替えたり、使用する
論理部だけを電源に接続したりすることも可能である。
第３図の論理部以外の配線部は、簡単のために、１層目
メタル配線を破線で、２層目メタル配線を実線で、また
ポリシリコン部を丸印で示しである。
メタル配線を破線で、２層目メタル配線を実線で、また
ポリシリコン部を丸印で示しである。
第２図の例では１つのブロック１００と隣りのブロック
との間を１層目メタル配線３１８１〜３１８ｍ。
との間を１層目メタル配線３１８１〜３１８ｍ。
３２゜１〜３２０ｍでつないであるが、第４図に示すよ
うに、１つのブロック１００に対し、その両隣のブロッ
ク２００と３００では、１層目メタル配線と２層目メタ
ル配線の構成を逆にして、ブロック間接続におけるポリ
シリコン部を少なくすることも可能である。また、必ず
しも同じ構成のブロックだけを使用して配線する必要は
なく、それぞれ構成の異なるブロックを使用１−でも何
ら不都合はない。
うに、１つのブロック１００に対し、その両隣のブロッ
ク２００と３００では、１層目メタル配線と２層目メタ
ル配線の構成を逆にして、ブロック間接続におけるポリ
シリコン部を少なくすることも可能である。また、必ず
しも同じ構成のブロックだけを使用して配線する必要は
なく、それぞれ構成の異なるブロックを使用１−でも何
ら不都合はない。
〈発明の効果〉
以上詳細に説明したように、本発明の半導体素子は、半
導体基板上に少なくとも２層の配線を有する半導体素子
に於いて、上下配線間の電気的接続を、その積層部分に
予め設けられた高抵抗ポリシリコン部への不純物の選択
的イオン注入によって選択的に形成された低抵抗ポリシ
リコン部によって行う構成としたことを特徴とするもの
であり、例えば、ゲートアレイに実施すれば、その開発
期間を短縮することができると共に、より安価な開発が
可能となるという効果を奏するものである。
導体基板上に少なくとも２層の配線を有する半導体素子
に於いて、上下配線間の電気的接続を、その積層部分に
予め設けられた高抵抗ポリシリコン部への不純物の選択
的イオン注入によって選択的に形成された低抵抗ポリシ
リコン部によって行う構成としたことを特徴とするもの
であり、例えば、ゲートアレイに実施すれば、その開発
期間を短縮することができると共に、より安価な開発が
可能となるという効果を奏するものである。
第１図は本発明に係る半導体素子の断面構成図、第２図
及び第４図は同レイアウト構成例を示す図、第３図は本
発明に係る半導体素子に於ける論理部と配線部との結合
例を示す図であるＯ 符号の説明 に半導体基板、 ２：絶縁層（酸化物）、３：１層目
メタル配線、 ４：眉間絶縁膜、５：ポリシリコン
部、 ６：２層目メタル配線、７：保護膜、 ３
０ｎ、３１１〜３１ｎ、３２１゜３２□、３１゜１〜３
１５ｍ、 ３２６１〜３２（１ｍｍ１層目メタル配線、
６０、〜６０ｍ、６１．〜６１ｍ１６２１〜６２ｍ
：２層目メタル配線、 ５０ｎ１〜５０ｎｍ、ｓ１．
〜５１１ｍ、・・、５１ｎ、〜５１ ｎ ｍ ＋５２．
１〜５２□ｍ、５２□１〜５２□ｍ、５０ｎ’ｔ〜５０
ｎ’ｍ、５１ｏ１〜５１０ｍ、 ５１ ｎ’ １〜５１
ｎ ’ ｍ ＋５２ｏ１〜５２ｏｍ ：ポリシリコン
部。
及び第４図は同レイアウト構成例を示す図、第３図は本
発明に係る半導体素子に於ける論理部と配線部との結合
例を示す図であるＯ 符号の説明 に半導体基板、 ２：絶縁層（酸化物）、３：１層目
メタル配線、 ４：眉間絶縁膜、５：ポリシリコン
部、 ６：２層目メタル配線、７：保護膜、 ３
０ｎ、３１１〜３１ｎ、３２１゜３２□、３１゜１〜３
１５ｍ、 ３２６１〜３２（１ｍｍ１層目メタル配線、
６０、〜６０ｍ、６１．〜６１ｍ１６２１〜６２ｍ
：２層目メタル配線、 ５０ｎ１〜５０ｎｍ、ｓ１．
〜５１１ｍ、・・、５１ｎ、〜５１ ｎ ｍ ＋５２．
１〜５２□ｍ、５２□１〜５２□ｍ、５０ｎ’ｔ〜５０
ｎ’ｍ、５１ｏ１〜５１０ｍ、 ５１ ｎ’ １〜５１
ｎ ’ ｍ ＋５２ｏ１〜５２ｏｍ ：ポリシリコン
部。
Claims (1)
- １、半導体基板上に、少なくとも２層の配線を有する半
導体素子に於いて、上下配線間の電気的接続を、その積
層部分に予め設けられた高抵抗ポリシリコン部への不純
物の選択的イオン注入によって選択的に形成された低抵
抗ポリシリコン部によって行なう構成としたことを特徴
とする半導体素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61300673A JPS63152148A (ja) | 1986-12-16 | 1986-12-16 | 半導体素子 |
| US07/100,920 US4894705A (en) | 1986-12-16 | 1987-09-24 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61300673A JPS63152148A (ja) | 1986-12-16 | 1986-12-16 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63152148A true JPS63152148A (ja) | 1988-06-24 |
| JPH0415618B2 JPH0415618B2 (ja) | 1992-03-18 |
Family
ID=17887694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61300673A Granted JPS63152148A (ja) | 1986-12-16 | 1986-12-16 | 半導体素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4894705A (ja) |
| JP (1) | JPS63152148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0290668A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5451811A (en) * | 1991-10-08 | 1995-09-19 | Aptix Corporation | Electrically programmable interconnect element for integrated circuits |
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