JPS5827357A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体記憶装置に関し、脣にスタティックラン
ダムアクセスメモリ（以下８−ＲＡＭという）＃ＩＣ関
する。

８−ＲＡＭは、使い易さやその高速性から、大型コンビ
エータの大容量メモリシステム以外の殆んど全ての分野
で使用されている。しかし、Ｓ　−ＲＡＭは１ビット当
りのコストがダイナミック几ＡＭ［比べ【かなり高−と
いう問題があった。この問題を解決するため、一枚のウ
ェハーになるべく多くのチップを形成すること、すなわ
ち５−ＲＡＭの集積度を向上してチップサイズを低減さ
せることが要求されている。

本発明の目的は、８−ＲＡＭの集積度を向上することに
ある。

本発明は、８−ＲＡＭのメモリセルに対する接地電位を
、複数のメモリセルに共通の半導体領域を用いて複数の
メモリセルに同時に供給し、個々のメモリセルに対する
アルミニウムから成る接地電位−を省略することを特徴
とする。

まず、本発明の具体的構造を説明する前に、本発明に係
る８−ＲＡＭのメモリセル回路およびそのメモリセル回
路の周辺に構成されている−周辺回路について簡単に説
明する。

〔メモリセル回路〕

第１図は１ビツトのメモリ・セルＭ−０１Ｌの回路を示
す。このメモリ・セルは直列接続された負荷抵抗Ｒ１，
Ｒ，と駆動用ＭＩ８ＦＦ、Ｔ（絶縁ゲート型電界効果ト
ランジスタ）Ｑｓ　＝　Ｑａから成る１対のインバータ
回路の人出方な交差結合したフリツプ・フロップと１対
のトランスミフシ１ン・ゲート用ＭＩ８ＦＢＴＱｍ　−
Ｑａで構成されて＾る。フリップ・フロッグは情報の記
憶手段として用すられ、トランスミッシ璽ン・ゲート用
ＭＩ８ＦＦ３ＴＱｍ　−Ｑ４はフリップ・フロップと相
補データ融封り、ＤＭＪＫおける情報の伝達を制御する
ためのアドレス手段として用いられ、その動作はローデ
コーダ几−ＤＯ凡に接続され＋’７−１’ｌ１ＩＷに印
加されるアドレス信号によって制御される。

〔周辺回路〕

第２図に周辺回路、例えばデータ出力バッファＤＯＢを
示す。このデータ出力バッファＤＯＢでは、制御信号０
ＯＮ’Ｉ’が論理’　１　’（＋ＶｃＣ）のとき、出力
Ｖ。ｕｔが入力ＩＮ＆Ｃ従った論理値となると共に非常
に低い出力インピーダンスが得られ、制御信号０ＯＮＴ
が１０′のとき、■ｏｕｔは入力ＩＮＫ関係しない不定
のレベルとなる、すなわち非常に高い出力インピーダン
スが得られる。このように、高低角出力インピーダンス
を有すバッファは複数のバッファ出力のＷｉｒｅｄ−Ｏ
Ｒを可能とする。

最終段には、重い負荷を高速に駆動できるよう、駆動能
力の大きいバイポーラ・トランジスタＱ、。。

が使用され、ＱａｅｓはＰチャンネルＭＩ８ＦＥＴより
駆動能力の大きいＮチャンネルＭＩ８ＦＢＴＱ１゜、と
−緒にプッシュプル回路を構成している。

次に、本発明の構成につ−て具体的実施例を用いて説明
する。以下に説明する実施例は、本発明を１６キロビツ
トＳ−ＲＡＭＫ適用したものである。

〔本発明の具体的構成〕

本実施例の１ビツトのメモリセルの回路は第１＃ＡＫ示
したようＩ／ｃｌｌ成されて員る。そして、メモリセル
を構成するＮチャンネルＭＩ８ＦＰｉＴＱｔ〜Ｑ、は全
てＮ型半導体基板内のＰウェル領域内に形成されている
。特に本発明によれば、駆動用ＭＩＳＦｇＴＱｉおよび
ＱｔＫ対する接地電位の供給は、アルミニウムから成る
接地電位線を使用せずに主としてＰウェル領域内に形成
された半導体領域を通して行なわれる。このＱ１シよび
Ｑ。

のソース領域であるＮ＋＋半導体領域は、Ｑ、とＱ、と
に共通の傾城であり、かつ他の複数のメモリセルのＱ、
およびＱ、のソース領域であるＮ＋＋半導体領域とも共
通の領域である。一方、この領域は、後述するように、
メモリアレイの左右の端部Ｋまで伸びており、その両端
でそれぞれアルミニウムから成る接地電位層Ｖ、　、　
−Ｌと接続している。従って、この複数のメモリセルに
共通のＮ中型領域は接地されており、メモリセル内では
この領域が各メモリセルのＱｔ　−Ｑｔのソース領域と
して働くと同時に、他の複数のメモリセルへの接地電位
線として用いられて埴る。つまり、接地電位は１つのメ
モリアレイ内の左右の端部に設けられた２本のアルミニ
ウム配線層により供給され、メモリアレイ内での実際の
接地電位線としては上述のＮ＋型領領域用いられている
。従って、本発明によれば、１ビツトのメモリセルに対
してのアルミニウム配線は、１対の相補データ線り、　
Ｄの２本のみである。

〔４マット方式　５−ＲＡＭｌ０のレイアウトパターン
〕 第３図は、記憶容量が１６にビット、出力が１ビツトの
５−ＲＡＭｌ０１％に１個のＩＯチップの中でメモリア
レイが４つに分けられた、いわゆる４マット方式の８−
Ｒ，ＡＭＩＯのレイアウトパターンを示している。

同図に示したようにそれぞれ複数のメモリセルＭ−ＯＷ
Ｌによって構成された４つのメモリアレイＭ−ＡＲＹＩ
〜Ｍ−人ＲＹ４は互いに分離されてＩＯチップの中に配
置されている。

Ｍ−ＡＲＹＩおよびＭ−ＡＲＹ２は工０チップの左＠に
、Ｍ−ＡＲＹ３およびＭ−ＡＲＹ４は右側に、それぞれ
配置されている。

そして、ＩＯ−チツプ中央部にはＭ−ＡＲＹＩ〜Ｍ−Ａ
ＲＹ４のためのロウデコーダＲ−ＤＯＲが配置されてい
る。

Ｍ−人ＲＹＩ〜Ｍ−ＡＨ，Ｙ４の上側にはアドレス信号
Ａ０〜Ａ４　、Ａ、。〜Ａ１．のためのアドレスバッフ
ァＡＤＢｌか配置されている。

そして、このＡＤＢｌの上＠には、ＩＯ−チツプ上部周
辺に沿って、左側よりアドレス信号印加パッドＰ−Ａ４
．Ｐ−Ａ、、Ｐ−Ａ、、Ｐ−Ａ。

およびＰ　　ＡＯ＠　Ｖｃｃ電圧供給パッドＰ−Ｖ、ｃ
。

アドレス信号印加パッドＰ−Ａ、、、　Ｐ−Ａ、、。

Ｐ−Ａ□およびＰ−Ａ、。がそれぞれ配置されている。

−１、Ｍ−ＡＲＹＩ〜Ｍ−人ＢＹ４の下側には、Ｍ−Ａ
ＲＹＩ〜Ｍ−ＡＲＹ４のためのカラムスイッチ０−８Ｗ
Ｉ〜０−８Ｗ４がそれぞれ設置されて込る。０−８Ｗ１
〜０−８Ｗ４の下側に接して、Ｍ−ＡＲＹＩ〜Ｍ−Ａｆ
（、Ｙ４のためのカラムデコーダ０−ＤＯＲＩ〜０−Ｄ
ＯＲ４がそれぞれ配置されている。そして、その下部に
は、Ｍ−人ＢＹ１〜Ｍ−ＡＲＹ４のためのセンスアンプ
ＳＡＩ〜８Ａ４がそれぞれ設置されている。

さらに、８Ａ１〜８Ａ４の下側にはアドレス信号Ａ、〜
Ａ、のためのアドレスバッファＡＤＢ２゜データ出力バ
ッファＤＯＢ、内部制御信号発生回路００Ｍ−ＧＦｉお
よび入力バッファＤＩＲが配置されている。

そして、さらＫＩＯチップの下部周辺に沿って、左側よ
りアドレス信号印加パッドＰ−Ａ、およびＰ　　ｋ＠、
データ信号取出しパッドＰ−ＤＯｕｔ＠−タ信号人カパ
ッドＰ−Ｄｊｎ、　アドレス信号印加パッドＰ−Ａ、、
Ｐ−人、およびＰ−人、が設置されて込る。

以上よりわかるように、チップの中でＭ−ＡＲＹの占め
る面積は最も大きく、４０〜６０％を占める。この傾向
は８−ＲＡＭが高集積化されるに伴い強くなる。従って
、Ｍ−人ＢＹの占有面積の低減が高集積化の最も有効な
手段である。

〔４マット方式８−ＲＡＭＩＣＩＫおけるメモリセルお
よびメモリアレイのレイアウトパターン〕（Ｍ−ＯＥＬ
のレイアウトパターン） 第４Ａ図は４マット方弐８−４ＡＭＩＯにおけるメモリ
セルＭ−ＯＥＬのレイアウトパターン（概略図）を示す
。

同図に示したＭ−ＯＢＬのレイアウトパターンは第１図
のＭ−ＯＥＬ回路を構成している。図中、二点鎖線によ
って８すれた部分（Ａ−Ｂ−０−Ｄ）が１ビツトのＭ−
ＯＥＬの占めるエリアである。

まず、ＩＯチップ内には同図に示したように配線および
ＭＩＳＦＥＴのソース・ドレインとしての役目をはたす
半導体領域ＳＲ，〜ＳＢ、が配置されている。

このＩＯチップ上には、太い実線で示したように絶縁膜
を介して第一層目の導体層（多結晶シリコン層）によっ
てワード＠Ｗおよびゲート電極Ｇ、　、　Ｇ、が形成さ
れて込る。ワード＠Ｗは半導体領域ＳＲ８，ＳＲ，とと
もにトランスミッシ曹ン用ＭＩ８Ｆ１３ＴＱ、そして半
導体領域８Ｒ，。

ＳＲ１ととも、にトランスミッシｌン用ＭＩ　ｓｐｇＴ
Ｑａｖ構成している。また、ゲート電極Ｇ、は半導体領
域８Ｒ，、ＳＲ，、とともに駆動用ＭＩ８ＦｇＴＱｔを
、ゲート電極Ｇ、は半導体領域８Ｒ，。

ＳＲ，とと％に駆動用ＭＩ８ＦｇＴＱ、をそれぞれ構成
して込る。なおゲート電極Ｇ、は接続点Ｎ１においてＭ
ＩＳＦＥＴＱｔとＭＩＳＦＥＴＱ、とを電気的に接続す
る半導体領域８Ｒ，にダイレクトコンタクトしている。

ワード線Ｗおよびゲート電極Ｇ、、Ｇ、上には、太い点
線で示したよう忙絶縁膜を介して第二層目の導体層（多
結晶シリコン層）Ｋよっズ電源電圧供給線■ｃｃ−Ｌ、
負荷抵抗Ｒ１，Ｂ、、および接続点Ｎ、、Ｎ、間の配縁
が一体的に形成されてｂる。

すなわち、負荷抵抗Ｒ，、Ｒ，の一端は分岐している電
源電圧供給ＭＡＹｃｃ−ＬＫ一体的に接続している。そ
して、負荷抵抗８．の他端は接続点Ｎ。

にお論てゲート電極Ｇ、に接続され、かつ配線としてゲ
ート電極Ｇ、を交差し、接続点Ｎ、においてＭＩＳＦＢ
ＴＱｉとＭＩ８ＦｇＴＱ、とを電気的に接続する半導体
領域ＳＲ，に接続されている。

接続点Ｎ、、Ｎｅ間の配ＩＩ（第二層目の導体層）とゲ
ート電極Ｇ１　（第１層目の導体層）との交差によって
、第５区に示した交差結合が達成できる。

−万、負荷抵抗Ｒ，の他端は接続点Ｎ、において、ゲー
ト電極Ｇ、に接続されている。なお、上記負荷抵抗几１
．Ｒ８は、後で説明するよ５に籐１層目の導体層すなわ
ち多結晶シリコン層への不純物導入の制＃によって多結
晶シリコン層の一部分に形成される。

電源電圧供給縁ｖｃｃ−Ｌ、負荷抵抗Ｒ，、、Ｒ。

および接続点Ｎ１．Ｎ、間の配線上には、図示したよう
に絶縁膜を介して第三層目の導体層（アルミニウム層）
Ｋよって接地電位供給線Ｖ、８−Ｌ、データ＃Ｄ、　Ｄ
がそれぞれに対して平行に、かつワード線Ｗおよび電源
電圧供給線ｖＣｃ−Ｌを直交するよ５に形成されている
。接地電位供給１１ｖｓｓ”−Ｌは接続点Ｎ、において
ＭＩＳＦＢＴＱｉとＭＩ８ＦｇＴＱ、とを電気的に接続
する半導体領域ＳＲ，に′Ｍｌ！続され、さらにＷ！絖
点Ｉ９．において半導体領域（ウェル領域）８ｋｌ、、
に接続されてＡる。

データ＠Ｄ、　Ｄはそれぞれ接続点Ｎ、、Ｎ、において
半導体領域ＳＲ，，ＳＲ，に接続されて込る。

こζで注目すべきことは半導体領＄８に、の存在である
。すなわち、このＮ＋戯領領域８Ｒは、隣り合うメモリ
セルのＱ＝　−Ｑ＊のソースであるＮ＋型領領域連続し
ている。そして、このＮ＋、１１１領域８　Ｂ、、　ハ
Ｖ、、−Ｌ　ト少す＜　ト４）　１　箇所（Ｎｓ）で接
続されている。つまり、それぞれのメモリセルへのアル
ミニウムから成る接地電位線を省略している。

（Ｍ−ＡＲＹのレイアウトパターン） 第４Ｂ図は第４Ａ図に示したＭ−ＯＦｉＬがＩＯチップ
内に複数配列されている１つのメモリアレ（Ｍ−ＡＲＹ
のレイアウトパターンを示す。

二点鎖ＷＫよって示した１つのＭ−ＡＲＹは上述したウ
ェル領域によって規定され、そしてそのＭ−ＡＲＹ内に
は、第４Ａ図に示した１ビツトのＭ−ＯＷＬ（人−Ｂ−
０−Ｄ）が、横方向すなわちワード一方向に３２個、縦
方向すな゛ちちデータ線方向に１２８２８個配れている
。

そして、それらのＭ−ＯＥＬは以下の通りに配列されて
いる。

まず、第４Ａ図に示した１ビツトのＭ−ＯＥＬのレイア
ウトパターンをもとに、第４ＢｒｌＪＫ示したようｒｔ
ｃＭ−ＯｇＬｌ〜Ｍ−ＯＥＬ４によってＭ−ＡＲＹＩＩ
成の基本となるブロックが構成されている。この基本ブ
ロックＫ＞ｕて、Ｍ−ＯＷＬＩＫ対して横方向に隣り合
５Ｍ−０ｆｉＬ２はそのＭ−ＯＢＬＩと層対称に配列さ
れ、−万、Ｍ−ＯＥＬ；ＩＫ対して縦方向に隣り合うＭ
−ＯＥＬ３はそのＭ−ＯＢＬＩＫ対して１ｇ０ｆ＠転し
た状態に配列されている。そして、Ｍ−０１１Ｌ３＆Ｃ
対して横方向に隣り合５Ｍ−０ＥＬ４はそのＭ−ＯＥＬ
３と層対称に配列されている。

そして、この基本ブロックが縦横に連続し【配列されて
、１つのＭ−ＡＲＹを構成している。すなわち、第４Ｂ
図に示すように、基本ブロックは横方向［１６個、縦方
向に互込に隣り合う基本ブロックの凹部と凸部がはさみ
込まれるような形態で６４個配列されている。

Ｍ−ＡＲＹ内の両側には第４Ａ図に示した接地電位供給
＠Ｖ、、−Ｌが配列されている。そして、この接地電位
供給１［Ｖ　　−Ｌは接続点Ｎ、におい■ て同図に示した半導体領域８Ｒ，（Ｍ−０１１！：Ｌ、
。

Ｍ−ＯＥＬ、、Ｍ−ＯＥＬ、、Ｍ−ＯＥＬ４に対して共
通半導体領域）Ｋ接続されている。を九、Ｍ−ＡＲＹ外
の両ｌｌＫは接地電位供給ｆｍｖ□−ＬＫ対して平行に
第三層目の導体層より成る電源電圧供給線ｖ０゜−ＬＩ
ＮＥが配列されている。この電源電圧供給＠Ｖｃ、−Ｌ
ＩＮＥは接続点Ｎ、において、第４Ａ図に示した電源電
圧供給＠Ｖ、Ｃ−Ｌに接続されている。

上述した実施例から明らかなように、本発明によれば、
メモリセルの占有面積を低減するととＫより、８−ＲＡ
Ｍの集装置を向上させることができる。

すなわち、本発明によれば、１つのメモリセル内の駆動
トランジスタＱ＊　−Ｑ＊の共通のソース領域であるＮ
＋＋半導体領域を、複数のメモリセルのＱ、　、　Ｑ、
のＮ＋＋ソース領域と共通の領域とし、この共通のＮ“
型領域をＭ−ＡＲＹの外で接地電位線■。−Ｌと接続す
ることにより接地して共通の接地電位線として使用する
。そして上述の共通のＮ＋型領領域対してＶ、、−Ｌは
Ｍ−ＡＲＹの外に１本あるいは２本設けるだけでよ匹。

従って、１つのメモリセルに対するアルミニウム配線層
は相補データ線対り、　Ｄの２本でよい。このように、
本発明によれば、メモリセルへの接地用のアルミニウム
配線を省略することによりセルの占有面積を低減でき、
その結果Ｓ−Ｒ，ＡＭの集積度を向上させ得る。

また、本発明によれば、相補型ＭＩ８ＦＦｌｉＴ回路を
構成する際に必要なＰウェル領域への接地電位線をｆｒ
すに設ける必要がない。すなわち、第４Ａ図に示すよう
に、Ｖ、、−Ｌと接続することにより接地すれば、他に
新たな接地電位線を設ける必要がない。

（Ｓ−ＲＡＭＩＯの製造プロセス〕 ５−ＲＡＭｌ０の製造プロセスを第５Ａ図〜第５Ｑ図に
示す。各図におりて、領域ＸＩは第４Ａ図に示しｔメモ
リセルＭ−０）３Ｌを得るための各工程毎の部分断面図
を示し、領域Ｘ、は第２図に示したデータ出力バッファ
ＤＯＢのバイポーラトランジスタＱ１゜、Ｖ得るための
谷工程毎の部分断面図を示し、領域Ｘ、はデータ出力バ
ッファＤＯＢのＰチャネルＭＩ８ＦＢＴＱ、。、を得る
ための各工程毎の部分断面図を示している。

（Ｎ型不純物打込み工程） 第５Ａ図に示すように、半導体基板１０１を用意する。

この半導体基板としては、例えば（１００）結晶を有す
るＮ型単結晶シリコン基板が用りられる。その比抵抗は
８〜１２Ωｃｍである。

このシリコン基板１０１の主表面全面にＮ型不純物を、
例えばイオン打込みによっ℃導入する。

Ｎ型不純書としてはリンが好ましく、その場合の打込み
エネルギーは１２５ＫｅＶ、　　ドーズ輩は３　ＸＩＯ
”原子／ｃｔＡがよい。

リンを全面に打込むのは次の理由による。すなわち、Ｎ
型不純物をあらかじめ打込んでおくことＫよって、Ｎ＋
型領領域形成しておき、寄生ＭＩＳＦＥＴを防止するた
めのチャンネルストッパを形成するためである。

（ウェル形成のための不純物導入工程）第５Ｂ図に示す
ように、シリコン基板１０１０表面に熱酸化によって約
５０ＯＡの厚さの酸化膜（８ｉ０．膜）１０２を形成す
る。次Ｋ、ウェルが形成されるべき領域上にある８ｉ０
．膜１０２を除去するために、フォトレジストＭｌ［１
０３ヲ８ｉ０゜膜上に選択的に形成する。そして、フォ
トレジスト膜１０３をマスクとして８１０．膜をエッチ
する。

次に、フォトレジス）＠１０３を残した状態で、ウェル
形成のために不純物の導入を行う。不純物としては、Ｐ
型不純物を用いた。導入方法としては、イオン打込みが
好ましい。またＰｆｉ不純物としては、例えばボロン（
Ｂ）が好ましく、この場合の打込みエネルギーは７５Ｋ
ｅＶ、　　ドーズ量は８Ｘ１０′２原子／　ｃｄがよい
。

この時、ボロンはフォトレジスト膜ｌＯ３が残存する領
域のシリコン基板１０１には到達しない。

−万、シリコン基板１０３内に導入されたボロンは、先
に全面に打込まれたリンの製置を補償して、Ｐウェルを
形成するのに十分である。

（ウェル形成工程→ フォトレジスト膜１０３を除去した後、シリコン基板］
０１内に選択的に導入されたＰ型不純吻を、約１２００
℃の温屓で熱拡散させて、第５０図に示されるようなウ
ェル領域１０４およびベース領域１０５として用いられ
るウェル領域が形成される。このとき、シリコン基板１
０１０表面上に薄い酸化膜１０６が形成される。

前記ベース領域１０５は、領域Ｘ、に形成されるバイポ
ーラトランジスタのベースとして働く。

なお、コレクタはＮ型シリコン基板ｉ０１である。

−万、ウェル領域１０４内には第４Ａ図に示したメモリ
セルＭ−ＯＥＬが形成される。

（フィールド絶縁膜およびチャネルストッパ形成のため
の工程） 第５０図に示されているシリコン基板１０１上の全ての
酸化膜を除去し、シリコン基板１０１の清浄な面を露出
する。次に第５ＤＩ５！！Ｉ＃ｃ示すよ５Ｋ。

シリコン基板１０１０表面に熱酸化によって約５０ＯＡ
の厚さの酸化膜（８ｉ０１膜）１０７を形成する。そし
てこの上に酸素を通さない絶縁膜（耐酸１ヒ膜）、例え
ば８ｉ、Ｎ、膜１０８を気相化学反応法（Ｃｈｅｍｉｃ
ａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ、以下ＯＶＤ
法と言う）Ｋよって約１４０ＯＡの厚さに形成する。こ
の８ｉ、Ｎ４膜１０８は後に述べるフィールド絶縁膜を
選択的に形成するためのマスクとして使用される。

なお、前記８ｉ０．膜１０７は、次の理由により形Ｆｌ
ｉ、濾せる。すなわち、８４＠Ｎ４膜１０８を直接シリ
コン基板１０１の表面に形成すると、この両者の間の熱
膨張係数の違１／ｓＫよって起る熱歪によって、シリコ
ン基板１０１の表面に結晶欠陥が発生する。これを防止
するためにＳｉＯ，ｊｌ［１０７が形成されるのである
。

次忙、後述するフィールド絶縁膜を形成するためのマス
クを完成させるため、フォトレジスト膜１０９を８　ｉ
　＠　Ｎ４膜上に選択的に形成する。すなわち、フォト
レジスト膜１０９はフィールド絶縁膜か形成されるべき
領域以外の領域に形成される。

そして、このフォトレジスト膜１０９をマスクとして、
精度のよいエッチが可能なプラズマエッチによりＳｔ、
Ｎ４膜１０８をエッチして、フィールド絶縁膜形成のた
めのマスクが形成される。

フォトレジス）Ｊ［１０９な残した状態で、チャネルス
トッパ形成のためにＰ型不純物をシリコン基板１０１に
導入する。導入の方法としては、例えばイオン打込みが
用いられる。その場合、Ｐ型不純物は、フォトレジスト
膜１０９が残存している領域ではＳｉｎ、膜１０７およ
びシリコン基板１０１　Ｋｋｔ達ｔｆ、−万、８　ｉｏ
、　ｊ［１０７Ｆ）表ｍが露出している領域では、８ｉ
０．膜１０７を通ってシリコン基板１０１の内部に達す
る。

前記Ｐ型不純物としては連化ボロンＢＦ、が好ましい。

その打込みエネルギーは３０ＫｅＶ、　ドーズ量は５Ｘ
１０”原子／ｃｄがよい。

Ｐウェル内に打込まれたボロンイオンはｐ十５領域な形
成し、チャネルストッパとなる。−万Ｎ型シリコン晶板
１０１に打込まれたボロンイオンは、第５λ図で示した
リン打込みによって導入されたリン、つまりＮ型不純物
によって補償される。

従って、この領域はＮ型領域となっており、Ｎ型のチャ
ネルス・トヴパが存在することになる。

（フィールド絶縁膜形成工程） フォトレジスト膜１０９を除去した後、第５Ｅ図に示す
ように、約１０００℃の酸化性雰囲気中でシリコン基板
１０１０表面を選択的に熱酸化して約９５０ＯＡの厚さ
のフィールド絶縁膜１１０を形成する。このとき耐酸化
原である８ｉ、Ｎ、ｊ［１０ｇは酸素な通さないので、
８ｉ、Ｎ、腰下のシリコンは酸化されない。

この熱処理時に、フィールド絶縁膜の直下に前述したチ
ャネルストッパが引き伸し拡散され、所望の深さを有す
るチャネルストッパが形成される。

（図示せず） （表面酸化膜除去工程） ８ｉ、Ｎ４膜１０Ｂを、例えば熱リン酸（Ｈ，ＰＯ，）
を用ｉて除去した後、清浄なゲート酸化膜を得るために
、第５Ｆ図に示すように、一旦、シリコン基板１０１の
表面の８　ｒ　Ｏ，膜１０７を除去する。

例えば、フッ酸（ＨＦ）を用いて全面を薄（エッチして
８ｉ０．膜１０７を除き、フィールド絶縁膜］１０が形
成されていない部分のシリコン基板１０１の表面を露出
させる。この状態のＭ−ＯＥＬの平面図を第６Ａ図忙示
す。すなわち、第６Ａ図のＸ、、−Ｘ、、切断断面図が
第５Ｆ図の領域Ｘ。

に示されている。

（ゲート絶縁膜形成工程およびしきい値電圧制御工程） 約１０００℃の酸化性雰囲気の下で、第５Ｆ図に示され
たシリコン基板の表面に、第５０図に示すように、熱酸
化により約４００人の厚さのゲート絶縁膜１１１を形成
する。このゲート絶縁膜１１１は、シリコン基板１０１
上に形成される全てのＭｌ５ＦＥＴのゲート絶縁膜とな
るものである。

次に、この状態で、Ｐ型不純物のイオン打込みを行う。

これは全てのＭＩＳＦＥＴのしきい値電圧ｖｔｈを規定
するために行う。前記Ｐ型不純物としては、ポロン（Ｂ
）が好ましい。打込みエネルギーは３０ＫｅＶ、ドーズ
量は５．５Ｘ１０”原子／ｃｍｌがよい。このドーズ量
はｖｔｈの値によって変化する。

このイオン打込みは、全くマスクを使用せず、全面に行
なわれる。従って、全てのＮチャネルＭＩＳＦＥＴは同
一のしきい値電圧■ｔｈを有し、−万、全てのＰチャネ
ルＭＩ８ＦＦｌｉＴは同一のしきい値電圧ｖｔｈを有す
ることになる。

−万、領域Ｘ、すなわちバイポーラトランジスタが形成
される領域にも、ボロンイオンは打込まれる。

（ダイレクトコンタクトホール形成工程）第一多結晶シ
リコン層とシリコン基板１０１との間を直接接続するた
めのコンタクトホール、いワユルダイレクトコンタクト
ホールな形成するために、８ｉ０．膜１１１上にフォト
レジスト膜１１２を選択的に形成する。そして、このフ
ォトレジスト膜１１２をマスクとして、第５Ｈ図に示す
ように、ゲート絶縁膜となる８ｊＯ，膜１１１をエッチ
してシリコン基板１０１の表面を露出させ、ダイレクト
コンタクトホールＯＨ，。。、ＯＨ８゜、を形成する。

このＯＨ，。。は第４Ａ図で示したＭＩＳＦＥＴＱＩ、
Ｑ４および高抵抗多結晶シリコンＲ３との接続部である
。ＯＨ，。、はバイポーラトランジスタＱ＋ｏｓのコレ
クタ領域の電極とり出し部分である。この状態でのＭ−
ＯＥＬの平面図を第６Ｂ図に示す。すなわち、第６Ｂ図
のＸＩＨ−Ｘ１Ｈ切断断面図が第５Ｈ図の領域Ｘ１に示
されている。

（第一導体層形成工程） フォトレジスト膜１１２を除去した後、１ＥＳＩ図に示
すよ５＆Ｃ全面に第一導体層１１３を形成する。第一導
体層としては不純物をドープした多結晶シリコン層が用
いられる。

まず、全面ｒＯＶＤ法により約３５００人の厚さの第一
多結晶シリコン層１１３を形成する。次に、第一多結晶
シリコン層１１３の比抵抗を小さくするために、全面Ｋ
Ｎ型不純豐、例えばリンを拡散法により工導入する。

この時、第一多結晶シリコン層１１３から、ダイレクト
コンタクトホールＯＨ，。。、ＯＨ１゜、を通して、シ
リコン基板１０１内にもリンが拡散され、Ｎ＋型領領域
１１４１１５が形成される。

これらＮ＋型領領域後の熱処理工程で所望の深言に拡散
される。領域１１４は、第４Ａ図に示したＭＩＳＦＥＴ
Ｑ、とＱ４の間の接続を行う。領域１１５は、バイポー
ラトランジスタのコレクタとして動作するＮ型シリコン
基板の電極引出し層として用いられる。

（第一導体層選択除去工程） 上述のよ５　Ｋ　１７ン処理を施した第一多結晶シリコ
ン層１１３を、第５Ｊ図に示すよ５に、精度のよいエッ
チが可能なプラズマエッチにより所望の形状に工・ｌチ
してゲート電極１１６，１１８、ワード巌１１７（Ｗ）
、フェル領域１０４にダイレクトコンタクトしたゲート
電極１１９およびシリコン基板１０１にダイレクトコン
タクトした配層層１２０を形成する。

引ぎ続いて、Ｓｉｎ、膜１１１が同一形状にエッチされ
ゲート絶縁膜１２１〜１２３が形成される。

この時、第５Ｊ図に示すように、シリコン基板１０１の
表面が選択的に露出する。この状態でのＭ−ＯＥＬの平
面図を第６０図に示す。すなわち、第６０図のＸ□、−
ＸＸ、切断断面図が第５５図の領域Ｘ、に示されている
。

（ソース・ドレイン領域およびベース電極取出し層形成
工程） Ｐ＋型のソース・ドレイン領域およびベース電極取出し
層形成のために、マスクを形成する。このマスクとして
は、例えばＯＶＤ＠により約１５０ＯＡの厚さに選択的
に形成された８ｉ０１ｊ［１２４が用いられる。すなわ
ち、メモリセルな含むＮチャネルＭＩＳＦＥＴが形成さ
れる領域およびバイポーラトランジスタのＮｆＪ拡散領
域となるべき領域はｓｉｏ、膜１２４によって覆われて
いる。

そして、この状態でＰ型不純物が、例えば拡散法によっ
て導入される。このＰｆＪ不純物としては、ボロン（Ｂ
）が好ましい。第５に図に示すように、ボロンが拡散さ
れて、ベース電極取出層１２５および全てのＰチャネル
ＭＩ８ＦＦ！Ｔのソース・ドレイン領域１２６，１２７
が形成される。なお、この拡散時の熱処理に伴って、シ
リコン基＆１０１の表面に薄い酸化膜（図示せず）が形
成される。

この状態でのＭ−ＯＥＬの平面図を第６Ｄ図に示す。す
なわち、第６Ｄ図のＸｌに−Ｘ１に切断断面図が第５に
図の領域Ｘ、　Ｋ示されている。このとき、第６Ｄ図に
示すように第４Ａ図の接地電位線ｖｓａ−−Ｌとウェル
領域１０４との接続のためのＰ＋型領域１０４’が同時
に形成される。

（ソース・ドレイン領域およびエミッタ領域形成工程） 前記８ｉ０．膜１２４および薄い酸化膜を除去した後、
Ｎ＋型のソース・ドレイン領域およびエミッタ領域形成
のために、新たにマスク１２８を形成する。このマスク
としては、例えばＯＶＤ法により約１５０ＯＡの厚さに
選択的に形成された８ｉ０＠膜１２８が用いられる。す
なわち、全てのＰチャネルＭＩ８ＦＥＴが形成された領
域およびバイポーラトランジスタのＰ中型ベース電極取
出層１２５は、ＳｔＯ，膜１２８によって覆われている
。

そして、第５Ｌ図に示す状態でＮ型不純物が、例えば拡
散法によって導入される。このＮ型不純物としては、リ
ン（Ｐ）が好ましい。リンがシリコン基板１０１内に拡
散されて、Ｎ＋型エミッタ領域１２９および全てのＮチ
ャネルＭＩＳＦＥＴのソース・ドレイン領域が形成され
る。なお、この拡散時の熱処理に伴って、シリコン基板
１０１の表面に薄匹酸化膜（図示せず）が形成される。

この状態でのＭ−ＯＥ！Ｌの平面図を第６Ｅ図に示す。

すなわち、第６Ｅ図のＸ１Ｌ−Ｘ１Ｌ切断断面図が第５
Ｌ図の領域ＸＩＫ示される。

（コンタクトホール形成工程） 前記８ｉ０．膜１２８および薄い酸化膜を除去した後、
第５Ｍ図に示したように、シリコン基板１０１の露出し
ている表面素体に熱酸化により醸化膜１３４を形成する
。このとき、シリコン基板１０１と多結晶シリコン層１
１６〜１２０とでは酸化される速度が異なるので、シリ
コン基板１０１上には約１０ＯＡの厚さの８１Ｏ２膜が
、多結晶シリコン層１１６〜１２０上には約３０ＯＡの
厚さの８ｉ０．膜が形成される。

次に新ｔに全面ＫＯＶＤ法により約１５０ＯＡの厚さの
別Ｏ２膜１３５を形成する。この８ｉ０．膜１３５はシ
リコン基板と後述する第二導体層との間の絶縁のために
設けられるものである。

次に８ｉ０．膜１３５上にフォトレジスト膜（図示せず
）を選択的に形成して、これをマスクとして８ｉ０．膜
１３５およびＳｉｎ、膜１３４を連続的にエッチしてコ
ンタクトホールを形成する。このコンタクトホールは、
後述する第二導体層と、第一多結晶シリコン層１１９，
１２０またはシリコン基板１０１内に形成された半導体
領域のそれぞれの間の接続用に開窓されたものである。

なお、８ｉ０．膜１３４の膜厚は、既に述べたように多
結晶シリコン層１１６〜１２０の上では約３０ＯＡ、シ
リコン基板１０１の上では約１００人と異なる。従って
多結晶シリコン層１１６〜１２０上のＳｉｎ、膜が完全
にエッチされるまで、エツチングを行う必要がある。こ
のときエツチング液としてＨＦ　十Ｎ　Ｈ４Ｆを用する
のが好ましい。すなワチ、このエツチング液はシリコン
に対しては働かなりので、シリコン基板１０１がエッチ
されることはない。

（第二導体層形成工程） 第５Ｎ図に示すように、全面に第二導体層１３６を形成
する。第二導体層としては不純物をドープした多結晶シ
リコン層が用いられる。

まず、全面に第二多結晶シリコン層１３６を、ＯＶＤ法
により約２００ＯＡの厚さに形成する。この第二多結晶
シリコン層１３６は、後述するように、第三導体層と、
シリコン基板１０１内の半導体領域または第一多結晶シ
リコン層１１９，１２０との間を互いに接続するために
用いられる。また、第４Ａ図に示した電源電圧供給層■
ｃｃ−Ｌおよび負荷抵抗Ｒ，、Ｒ，としても用匹られる
。

（抵抗体形成工程） 次に、第５Ｎ図に示されるように、　ｏｖ、Ｄｔ法にに
る約１５０ＯＡノ厚−ｇノＳｔＯ，膜１３７〜１４０を
選択的に形成して、第二多結晶シリコン層１３６を部分
的に覆う。

この状態で、第二多結晶シリコン層１３６の比抵抗を小
さくするために、例えばリンを拡散法によって導入する
。このとき、前記８ｉ０．膜１３７〜１４０によって覆
われた部分の第二多結晶シリコン層にはリンが導入され
ない。従って高い比抵抗のｔまの多結晶シリコンが部分
的に残存する状態となる。なお、第二多結晶シリコン層
１３６内に拡散されたリンは、平面方向にも多少拡散す
るが、マスクチあル８ｉ０．膜１３７〜１４０は、これ
を考慮して設計されている。

８ｉ０．膜１３７によって覆われた高抵抗の第二多結晶
シリコン層１４１は、第４図に示された高抵抗Ｒ２とし
て使用される。また、Ｓｉｎ、＠１３８゜１３９によっ
て覆われた高抵抗の第二多結晶シリコン層１４２〜１４
４は、後述する第三導体層との接続を行う際に、該第三
導体層を構成するＰ型の金属が拡散して、その結果、小
さい比抵抗を有するＰ型の多結晶シリコン層となる。こ
の状態でのＭ−ＯＢＬの平面図を第６Ｆ図に示す。すな
わち、第６Ｆ図のＸ１Ｎ−Ｘ１Ｎ切断断面図が第５Ｎ図
領域Ｘ、に示されている。

（第二導体層選択除去工程） ８ｉ０．、膜１３７〜１４０を除去した後、第二多結晶
シリコン層１３６を、例えはを用いて所望の形状にエッ
チして、第５０図に示すよ５に、電極１４５〜１５１を
形成する。

電極１５０，１５１は全てのＰチャネルＭＩ８ＦＥＴの
ソースおよびドレイン領域への接続用として用いられる
。電極１４９はバイポーラトランジスタのベース電極と
して用いられる。電極１４８はバイポーラトランジスタ
のエミッタ電極として用いられる。電極１４７はバイポ
ーラトランジスタのコレクタ電極として用ｌられ、第一
多結晶シリコン層１２０と後述する第三導体層との間を
接続する。電極１４６は、第４Ａ図に示したＭＩ８Ｆｈ
ＴＱ４の電極として用いられる。電極１４５（Ｖｃｃ−
Ｌ）は、高抵抗多結晶シリコン層１４１（Ｒ２）を介し
てＭＩ　８ＦＥＴＱｓ　−Ｑ４のソース・ドレイン領域
に直接接続して゛いるいわゆるダイレクトコンタクトし
ている第一多結晶シリコン層１１９に接続されている。

この状態でのＭ−ＯＷＬの平面図を第６Ｇ図に示す。す
なわち、第６Ｇ図のＸ□。−Ｘ１０切断断面図が第５０
図領域Ｘ１に示されている。

（層間絶縁膜形成工程） 第５Ｐ図に示されるようＫ、層間絶縁膜１５２を全面に
形成する。層間絶縁膜としては、リンシリケートガラス
膜（以下ｐｓａＨと言う）が好ましい。このＰ２Ｏ［１
５２はＯＶＤ法により約６５０ＯＡの厚さに形成される
。このＰＳＧ膜１５２は、後に述べる第三導体層と、第
二多結晶シリコン層、特に電源電圧■。、が供給される
。電極１４５との間の層間絶縁膜として必要なものであ
る。

次に、フォトレジスト膜（図示せず）を選択的に形成し
、これをマスクとしてＰ２Ｏ３［１５２をエッチしてコ
ンタクトホールな形成する。

（第三導体層形成工程） 第５Ｑ図に示されるように％第三導体層１５３〜１５８
を選択的に形成する。第三導体層としては、例えばシリ
コンに対してＰ型であるアルミニウム（Ａｌ）が好まし
い。アルミニウム層１５３〜１５８は真空蒸着法によっ
て約８００ＯＡの厚さに形成される。

この時、高抵抗の第二多結晶シリコン層からぼる電極１
５０，１５１の内部に、アルはニクムが拡散され、その
結果、Ｐ型の小さい比抵抗の導体層となる。・１極１５
３は、第４Ａ図に示されたデータｆａＤとし【用いられ
る。この状態でのＭ−ＯＥＬの平面図を第６Ｈ図に示す
。すなわち、第６Ｈ図でのＸＩＱ−ＸＩＱの切断断面図
が第５Ｑ図領域Ｘ、に示されている。

【図面の簡単な説明】

図面は全て本発明に係る８−ＲＡＭを説明するためのも
のであって、第１図は８−ＲＡＭ１７）１ビツトのメモ
リセルの回路図、ｇｚ因は８−ＲＡＭの出力回路図、第
３図は５−ＲＡＭのチップレイアウト図、第４Ａ図はＳ
−′ｋＬＡＭの１ビツトのメモリセルのセルレイアウト
パターンを示す図、第４Ｂ図は５−ＲＡＭのメモリアレ
イのレイアウトを示す図、第５Ａ図〜第５Ｑ図は８−Ｒ
ＡＭの製造工程を示す工程断面図、第６Ａ図〜第６Ｈ図
は８８−４Ａの各製造工程での１ビツトのメモリセ面 ルのセルレイアウトパターンを示す上≠図である。 ＳＲ，・・・接地電位供給用の半導体領域、Ｑ、。 Ｑ、・・・駆動トランジスタ、Ｄ、Ｄ・・・データ線、
Ｖ、、−Ｌ・・・接地電位供給縁、ＶＣ，−Ｌ・・・Ｉ
Ｅ源電電圧供給線Ｗ・・・ワード線。 第　　１　　― 第　　２　　図 第　　３　　図 ｌＶ ４り 第４Ａ図 ０　　　　　　　　υ

Claims (1)

【特許請求の範囲】
1. １、抵抗と前記抵抗に直列ｍ続され九駆動トランジスタ
   から成る第１および第２のインバータと、前記第１およ
   び第２のインバータの出力を取り出すための第１および
   第２のトランスミッシ曹ンゲート用トランジスタとを有
   し、前記２つの抵抗に所定電圧を印加し、前記２つの駆
   動トランジスタの一つの端子を接地し、前記第１のイン
   バータの出力と前記第２のインバータの入力および前記
   第２のインバータの出力と前記第１のインバータの入力
   をそれぞれ接続して成る複数のメモリセルな含む半導体
   記憶装置において、複数のメモリセル内の前記駆動トラ
   ンジスタを構成する接地すべき半導体領域をこれら複数
   のメモリセルに共通の領域としたことを特徴とする半導
   体記憶装置。