JPS6271265A - 記憶装置 - Google Patents

記憶装置

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JPS6271265A
JPS6271265A JP60209971A JP20997185A JPS6271265A JP S6271265 A JPS6271265 A JP S6271265A JP 60209971 A JP60209971 A JP 60209971A JP 20997185 A JP20997185 A JP 20997185A JP S6271265 A JPS6271265 A JP S6271265A
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英明 内田
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良和 斉藤
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体記憶装置に関する。
〔背景技術〕
半導体記憶装置は６４に、２５６にビットの大容量製品
の時代を迎えた。この大容量メモリーの時代に対応すべ
く本願出願人はメモリーの大容量化、高速化、低消費電
力化の観点から検討をすすめてきた。その結果、本出願
人等は、特願昭５９−２２８１１号公報に示されるよう
にバイポーラトランジスタとＣＭＯ８とを混在させたい
わゆるＢｉ　−ＣＭＯＳメモリーを開発するのに成功し
た。
Ｂ１−ＣＭＯＳメそり−について簡単に説明すると以下
の通りである。
すなわち半導体メモリ内のアドレス回路、タイミング回
路などにおいて、長距離の信号線に寄生する容量を充電
および放電する出力トランジスタ及びファンアウトの大
きな出力トランジスタはバイポーラトランジスタにより
構成され、論理処理、例えば反転、非反転、ＮＡＮＤ　
、ＮＯＲ等を行う論理回路は０Ｍ０８回路より構成され
ている。０Ｍ０８回路によって構成された論理回路は低
消費電力であり、この論理回路の出力信号は、低出力イ
ンピーダンスのバイポーラ出力トランジスタを介して長
距離の信号線に伝達される。低出力インピーダンスであ
るバイポーラ出力トランジスタを用いて出力信号を信号
線に伝えるようにしたことにより、信号線の浮遊容量に
対する信号伝播遅延時間の依存性を小さくすることがで
きるという作用によって低消費電力で高速度の半導体メ
モリを得るというものである。
第６図は本願出願人により開発されたＢｉ　−０ＭＯ８
型の周辺回路を有するＢｉ　−ＣＭＯ３型Ｓ−ＲＡ、　
Ｍの一部を示す。
同図に示すＢｉ−０ＭＯ８型の５−ＲＡＭ１００はｐ−
型半導体基板１を用いて形成される。このｐ−型半導体
基板１には、ｐ整波散層（ｗｅｌｌ）２＋ｐ＋拡散層（
ｗｅｌｌ）３　、ｎ＋＋埋込層４゜ｎ型ウェル拡散層５
を用いたダブルウェル方式によりアイソレーション層を
不要とした構造となっている。
ｐ型ウェル拡散層３には、ｎチャンネルＭＯ８電界効果
トランジスタＭ４　、Ｍｌ　１を構成するために、ｎ＋
＋ソース・ドレイン拡散層６およびｐ＋型タウエル接続
用拡散層７どが形成されている。８はゲート電極を示す
。ＧＮＤは接地電位を示す。
また、ｎ型ウェル拡散層５には、バイポーラ・トランジ
スタＱｌを構成するために、ｎ＋製型コレクタ電用拡散
層９ｅｐ型ベース拡散層１０゜ｎ＋＋エミッタ拡散層１
１などが形成されている。
Ｃはコレクタ、Ｅはエミッタ、Ｂはベースをそれぞれ示
す。１２は基板表面を覆う酸化膜であって、この酸化膜
１２には電極取り出しのだめの開口が適宜設けられてい
る。
ここで、バイポーラ・トランジスタＱ１とＭＯ８電界効
果トランジスタＭ４は周辺回路部１１０に形成され、Ｍ
Ｏ８電界効果トランジスタＭｌｌは記憶セルアレイ部１
２０に形成される。
第７図は上記５−ＲＡＭの一部における回路状態を示す
。
同図に示すように、周辺回路部１１０の論理回路は、バ
イポーラ・トランジスタＱ１．Ｑ２、ＭＯ８電界効果ト
ランジスタＭｌ　、Ｍ２　、Ｍ３、ダイオードＤ１など
によって構成される。ここで、バイポーラ・トランジス
タＱｌ、Ｑ２はトーテムポール接続されて論理回路の出
力段を構成する。
ＭＯ８電界効果トランジスタＭｌ　、Ｍ２はＣＭＯ８に
よる前段駆動回路を構成する。つまり、周辺回路部１１
０の論理回路はＢｉ−０ＭＯ８型に構成されている。Ｒ
１はバイポーラ・トランジスタＱ１のコレクタ側に寄生
する直列抵抗を示す。
また、記憶セルアレイ部１２０には、多数の記憶セル１
２１が行と列のマトリックス状に配設され、各記憶セル
１２１の間には、選択のためのワード線Ｗとデータ線Ｄ
Ｏ，ＤＩが互いに直交すべく複数本ずつ布線されている
。記憶セル１２１は、一対のｎチャンネルＭＯ８電界効
果トランジスタＭｌ　１　、Ｍｌ　２、ギガオーム単位
の高い抵抗値をもつ負荷抵抗Ｒ１１，Ｒ１２、およびト
ランスファースイッチとしてのＭＯ８電界効果トランジ
スタＭｌ　３　、Ｍｌ　４によって構成され、一種の７
リツプフロツプ型保持回路をなす。
第８図は上記周辺回路部１１０と記憶セルアレイ部１２
０のレイアウト配置関係を部分的に示す。
同図に示すように、周辺回路部１１０は記憶セルアレイ
部１２０の周囲に沿っ曵形成される。そして、上述した
ように、周辺回路部１１０はＢｉ−０ＭＯ８型の論理回
路によって、記憶セルアレイ部１２０はｎチャンネルＭ
Ｏ８いわゆるｎＭ。
Ｓによっ【、それぞれに構成されている。
以上のように、周辺回路部１１０ＫＢｉ　−０ＭＯ８型
の論理回路を用いる構成によって、高速性と低消費電力
性の両方を同時に得ることができるようになっている。
しかしながら、上述したＢｉ−０ＭＯ８型の半導体記憶
装置では、次のような問題点のあることが本発明者らに
よって明らかとされた。
すなわち、第６図に示すように、周辺回路部１１０から
記憶セルアレイ部１２０に跨がる半導体領域には、ｐｎ
ｐ型の寄生バイポーラ・トランジスタＱｓ　１とｎｐｎ
型の寄生バイポーラ・トランジスタＱｓ　２が潜在的に
形成されている。さらに、この２つの寄生バイポーラ・
トランジスタＱｓ　１　、　Ｑｓ　２は拡散層に寄生す
る抵抗Ｒｓｌ。
Ｒ３２を介して互いに結合した形態となっている。
一方、第７図において、電源電圧Ｖｃｃが太きいときに
は、ＣＭＯ８型Ｏ８回路のスイッチング時に、出力段の
バイポーラ・トランジスタＱ１に瞬時的に流れる過渡電
流が増大する。この過渡電流が増大すると、そのバイポ
ーラ・トランジスタＱ１が瞬間的に大きく飽和する。
ここで、第６図および第７図において、バイポーラ・ト
ランジスタＱ１が瞬間的にでも大きく飽和すると、ｐ−
型基板１とｎ型ウェル領域４，５とが順バイアスされ、
バイポーラ・トランジスタＱ１のコレクタ電位がベース
電位よりも低くなる。
すると、そのバイポーラ・トランジスタＱ１のベースＢ
側からコレクタＣ側に向けて電流ｉ１が流れる。これに
よりｐｎｐ型寄生バイポーラ・トランジスタＱｓｌのベ
ース・エミッタ間電圧が発生しこれがオンする。これに
より、ｐｎｐ型寄生バイポーラ・トランジスタＱｓｌに
コレクタ電流五２が流れ、さらにこのコレクタ電流１２
がｎｐｎ型寄生バイポーラ・トランジスタＱｓ２にベー
ス電流を供給する。この結果、ｎｐｎ型寄生バイポーラ
・トランジスタＱｓ２にコレクタ電流ｉ３が流れるよう
になる。このとき、そのｎｐｎ型寄生バイポーラ・トラ
ンジスタＱｓ２のコレクタ電流ｉ３は、記憶セル１２１
を構成するＭＯ８電界効果トランジスタＭｌｌのドレイ
ンから流れる。
仮に第７図に示される上側のメモリセルにおいてＮＭＯ
８ＦＥＴＭＩ　１がオフ、Ｍ１２がオンし、図示される
如くデータが保持されているとする。
この記憶セル１２１０ＭＯ８電界効果トランジスタＭｌ
ｌのドレイン電位は、上述したように、非常に高い抵抗
値の負荷抵抗Ｒ１１で電源電位Ｖｃｅ側に持ち上げられ
るようになっている。従って、上記寄生バイポーラ・ト
ランジスタＱｓｌ、Ｑｓ２によっ【ドレインから引き出
される電流ｉ３が極く僅かであっても、そのＭＯ３電界
効果トランジスタＭｌｌのドレイン電位は簡単に引き下
げられて今までＨレベルに保持されていたものがＬレベ
ルになり７リツプフロツプが反転し記憶情報が破壊され
る。このような情報破壊は第８図に点線で囲って示すよ
うに、記憶セルアレイ部１２０内の゛周辺回路部１１０
に近い部分人にて特に発生しやすいことがわかった。
以上のように、上述した半導体記憶装置では。
例えば動作電源電圧Ｖｃｃが高いときなどに、バイポー
ラ・トランジスタＱ１が飽和しやすく、ゆえに記憶情報
が部分的に破壊される恐れが大きい、と（・う問題点の
あることが本発明者らによって明らかにされた。
〔発明の目的〕
この発明の目的は、周辺回路にＢ　ｉ　−ＣＭ　ＯＳ型
論理回路を用いることによって生じる記憶情報の破壊を
確実に防エロできるようにした半導体記憶装置技術を提
供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添付図面から明らかに
なるであろう。
〔発明の概要〕
本願において開示される発明のうち代表的なものを簡単
に説明すれば、下記のとおりである。
すなわち、周辺回路部と記憶セルアレイ部との間にキャ
リアの移動を妨げるような緩衝帯を設けることにより、
周辺回路側と記憶セルアレイ側との間に形成される寄生
バイポーラ・トランジスタの実効的な電流増幅率を低下
させ、これにより、周辺回路にＢｉ−ＣＭＯ３型Ｏ３回
路を用いることＫよって生じる記憶情報の部分的な破壊
を確実に防止できるようにする、という目的を達成する
ものである。
〔実施例〕
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
なお、図面において同一符号は同一あるいは相当部分を
示す。
第１図、第２図、第３図、および第４図は、この発明に
よる半導体記憶装置の一実施例を示す。
第１図〜第４図に示す半導体記憶装置は、周辺回路にＢ
ｉ　−ＣＭＯ８型Ｏ８回路を用いた５−ＲＡＭであって
、その基本的な構成については、第６図〜第８図に示し
たものと同様である。
すなわち、第１図は第６図に対応するものであって、Ｂ
ｉ−ＣＭＯ８型の周辺回路を有するＳ−ＲＡＭの一部を
示す。
同図ニ示すＢ　ｉ　−ＣＭ　ＯＳ型（７）Ｓ−ＲＡＭ１
００はｐ−型半導体基板１を用いて形成される。このｐ
−型半導体基板１には、ｐ型分離拡散層２、ｐ型ウェル
拡散層３、ｎ＋＋埋込層４、ｎＭつ２ル拡散層５などが
形成され【（・る。
ｐ型ウェル拡散層３には、ｎチャンネルＭＯ８電界効果
トランジスタＭ４　、Ｍｌ　１を構成するために、ｎ＋
＋ソース・ドレイン拡散層６およびｐ＋型タウエル接続
用拡散層７どが形成されている。８はゲート電極を示す
。ＧＮＤは接地電位を示す。
また、口型ウェル拡散層５には、バイポーラ・トランジ
スタＱｌを構成するために、ｎ＋梨型コレクタ集電拡散
層９、ｐ型ベース拡散層１０、ｎ＋＋エミッタ拡散層１
１などが形成されている。
Ｃはコレクタ、Ｅはエミッタ、Ｂはペースをそれぞれ示
す。１２は基板表面を覆う酸化膜であって、この酸化膜
１２には電極取り出しのための開口が適宜設けられてい
る。
ここで、バイポーラトランジスタＱ１とＭＯ８電界効果
トランジスタＭ４は周辺回路部１１０に形成され、ＭＯ
８電界効果トランジスタＭｌｌは記憶セルアレイ部１２
０に形成される。
第２図は第７図に対応するものであって、上記５−ＲＡ
Ｍの一部における回路状態を示す。
同図に示すように、周辺回路部１１０の論理回路は、バ
イポーラ・トランジスタＱｌ、Ｑ２、ＭＯ８ｔ界効果ト
ランジスタＭｌ　、Ｍ２　、Ｍ３、ダイオードＤ１など
によって構成される。ここで、バイポーラ・トランジス
タＱｌ、Ｑ２はトーテムポール接続されて論理回路の出
力段を構成する。
ＭＯ８電界効果トランジスタＭｌ　、Ｍ２は０ＭＯ８に
よる前段駆動回路を構成する。つまり、周辺回路部１１
０の論理回路はＢｉ　−ＣＭＯ８型に構成されている。
Ｒ１はバイポーラ・トランジスタＱ１のコレクタ側に寄
生する直列抵抗を示す。
また、記憶セルアレイ部１２０には、多数の記憶セル１
２１が行と列のマトリックス状に配設され、各記憶セル
１２１の間には、選択のためのワード線Ｗとデータ線Ｄ
ｏ、ＤＩが互いに直交すべく複数本ずつ布線されている
。記憶セル１２１は、一対のｎチャンネルＭＯ８電界効
果トランジスタＭｌｌ、Ｍｌ２、ギガ単位の高い抵抗値
をもつ負荷抵抗Ｒ１１，Ｒ１２、およびトランスファー
スイッチとしてのＭＯ８電界効果トランジスタＭ１３゜
Ｍｌ４によって構成され、一種の７リツプフロツプ型保
持回路をなす。
第３図は第７図に対応するものであって、上記周辺回路
ｇ１１０と記憶セルアレイ部１２０のレイアウト配置関
係を部分的に示す。
同図に示すように、周辺回路部１１０は記憶セルアレイ
部１２０の周囲に沿って形成される。そして、上述した
ように、周辺回路部１１０はＢｉ−ＣＭＯ３型の論理回
路によって、記憶セルアレイ部１２０はｎチャンネ／Ｉ
／ＭＯ８いわゆるｎＭ。
Ｓによって、それぞれに構成されている。
また、第４図は上述した５−ＲＡＭ１００の全体の概要
を示す。
同図に示すように、先ず、上述した５−ＲＡＭ１００は
単一の半導体基板２００上に形成される。
この基板２００の面積の大部分は記憶セルアレ４部１２
０によって占められている。記憶セルアレイ部１２０は
複数の面に分割形成され、各分割記憶セルアレイ部１２
００周辺および間には周辺回路部１１０が配置されてい
る。さらに、その外側には端子パッド１０１が配設され
ている。周辺回路部１１０としては、ワード線デコーダ
およびドライバ部１１１、データ線デコーダおよび選択
スイッチ部１１２、データ線プルアップ回路部１１３な
どが設けられている。
ここで、第１〜第４図に示す５−ＲＡＭ１００では、以
上のような構成に加えて、記憶セルアレイ部１２０と周
辺回路部１１０との間にキャリアの移動を阻止する緩衝
帯１３（１４）が介在させられている。この緩衝帯１３
（１４）は、第１図に示すように、ｎ＋型型数散層９１
よって構成される。このｎ＋型型数散層９１、バイポー
ラ・トランジスタＱ１のｎ＋梨型コレクタ集電拡散層９
と同時に形成されるものであって、その下側にはｎ＋＋
埋込層１４が形成されている。緩衝帯１３としてのｎ＋
型型数散層９１電源電位ＶＣＣに接続される。
以上のように、記憶セルアレイ部１２０と周辺回路部１
１０の間に緩衝帯１３を介在させると、前述した寄生バ
イポーラ・トランジスタＱｓｌ。
Ｑｓ２は、周辺回路部１１０と記憶セルアレイ部１２０
との間には形成され難くなり、その代わりに、第１図お
よび第２図に示すように、周辺回路部１１０と上記緩衝
帯１３の間に形成されるようになる。この場合は、周辺
回路部１１０側から記憶セルアレイ部１２０側に連送す
るキャリア（電子）が記憶セル１２１に達する前Ｋ、上
記緩衝帯１３を構成するｎ＋型型数散層９１よって捕捉
されるようになり、これによって周辺回路部１１０と記
憶セルアレイ部１２０間での寄生バイポーラ・トランジ
スタの実効的な電流増幅率が実害を生じない程度に低下
せしめられるようになる。この結果、周辺回路にＢｉ−
ＣＭＯ８型Ｏ８回路を用いることによって生じる記憶情
報の部分的な破壊が確実に防止されるようになる。これ
とともに、使用できる電源電圧の範囲を広くとることが
できるようになる。
第５図はこの発明の別の実施例を示す。
同図に示すように、上記緩衝帯１３としては、ｎ＋＋ソ
ース・ドレイン拡散層６と同時に形成されるｎ＋型型数
散層６１あってもよい。この場合も、そのｎ′型型数散
層６１電源電位Ｖｃｃに接続することにより、上述した
実施例のものと同様の効果を得ることができる。又、第
１図における緩衝帯（ガートバンド）１３は、バイポー
ラ・トランジスタＱｌのコレクタ拡散層９と同時に形成
してもよい。このようにするとプロセスを簡略化できる
。
〔効果〕
（１）周辺回路部と記憶セルアレイ部との間にキャリア
の移動を妨げるような緩衝帯を設けることにより、周辺
回路側と記憶セルアレイ側との間に形成される寄生バイ
ポーラ・トランジスタの実効的な電流増幅率を低下させ
ることができ、これにより、周辺回路にＢ　ｉ　−ＣＭ
　ＯＳ型論理回路を用いることによって生じる記憶情報
の部分的な破壊を確実に防止することができるようＫな
る、と（・う効果が得られる。
（２）　　これとともに、使用可能な動作電源電圧の範
囲を広くとることができる、という効果も得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能である−ことは（″うまでもない。例えば、上記緩衝
帯１３は而あるいは分離拡散層によって構成してもよい
。又、本発明は、Ｂｉ−ＣＭＯ８ＲＡＭだけでなくＭＯ
Ｓメモリにも適用できる。例えば第９図（ａ）に示され
るようなＣＭＯＳインバータとメモリセルとの相互イン
ターフェアランスを防止するためガートバンド１３を設
ゆることができる。
〔利用分野〕
以上、本発明者によってなされた発明をその背景となっ
た利用分野であるＢｉ−ＣＭＯ８型Ｏ８ＲＡＭの技術に
適用した場合について説明したが、それに限定されるも
のではなく、例えばダイナミック型ＲＡＭの技術などに
も適用できる。
【図面の簡単な説明】
第１図はこの発明による半導体記憶装置の部分的な素子
構造の一実施例を示す断面状態図、第２図はこの発明に
よる半導体記憶装置の部分的な回路状態を示す図、 第３図は周辺回路部と記憶セルアレイ部との間における
レイアウト状態を部分的に示す図、第４図はこの発明が
適用される半導体記憶装置の概要を示すレイアウト図、 第５図はこの発明の別の実施例を示す断面状態図、 第６図はこの発明に先立って検討された半導体記憶装置
の構成を部分的に示す断面状態図、第７図は第６図に部
分的に示した半導体記憶装置の回路状態を部分的に示す
図、 第８図は第６図および第５図に示した半導体記憶装置の
部分的なレイアウト状態を示す図、第９図（ａ）はＭＯ
Ｓメモリにおける寄生トランジスタの発生のようすを示
す断面図であり、第９図６）は第９図（ａ）に示される
寄生トランジスタの発生を防止するためにガートバンド
１３を設けたメモリーの断面図である。 Ｚｏｏ・・・半導体記憶装置（Ｓ−ＲＡＭ）　、１１０
・・・周辺回路部、１２０・・・記憶セルアレイ、１２
１・・・記憶セル、Ｑｌ、Ｑ２・・・Ｂｉ−ＣＭＯ８型
Ｏ８回路を構成するバイポーラ・トランジスタ、Ｍｌ。 Ｍ２　、Ｍ３　、Ｍ４・・・Ｂｉ−ＣＭＯ８型Ｏ８回路
を構成するＭＯ８電界効果トランジスタ、Ｑｓｌ。 Ｑｓ２・・・寄生抵抗、１３・・・緩衝帯、９１．６１
・・・緩衝帯を構成する拡散層。 代理人　弁理士　　小　川　勝　男　　〜゛第　　２　
　図 ： 第　　３　　図 第　　７　　図 第　　８　　図 第　　９　　図 （（：Ｌ） （幻 ／♂′

Claims (1)

  1. 【特許請求の範囲】 １、メモリセルとスイッチング回路との間に、キャリア
    の移動を阻止する緩衝帯を介在させてなる記憶装置。 ２、スイッチング回路はバイポーラ素子と絶縁ゲート型
    電界効果トランジスタとの複合回路からなることを特徴
    とする特許請求の範囲第１項記載の記憶装置。 ３、上記緩衝帯として電源電位に接続された拡散層が設
    けられていることを特徴とする特許請求の範囲第１項記
    載の記憶装置。
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