JPH08130315A

JPH08130315A - 半導体装置およびその製造方法

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Publication number: JPH08130315A
Application number: JP7191654A
Authority: JP
Inventors: Katsutada Horiuchi; 勝忠堀内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1994-09-09
Filing date: 1995-07-27
Publication date: 1996-05-21
Anticipated expiration: 2015-07-27
Also published as: JP3980670B2

Abstract

(57)【要約】【目的】極めて微細なＳＯＩ−ＭＯＳトランジスタおよ
びその製造方法を得る。【構成】支持基板１上に厚い酸化膜２、外部から絶縁さ
れた半導体膜３１、拡散阻止絶縁膜として作用する薄い
酸化膜２１および薄いＳＯＩ層３を順次形成し、ＳＯＩ
層３に、ＭＯＳトランジスタのドレイン拡散層９、１０
およびソース拡散層８、１１を形成する。上記ＭＯＳト
ランジスタのチャネルの下方の上記薄い酸化膜２１に
は、チャネルと同じ導電型を有する高不純物濃度領域３
８が形成される。【効果】ＭＯＳトランジスタの短チャネル効果が抑制さ
れ、ソース・ドレイン耐圧が向上し、さらにドレイン接
合容量が低下するので、極めて微細なＭＯＳトランジス
タをＳＯＩ層に形成できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特に絶縁膜上の単結晶シリコン膜中にＭ
ＯＳ型電界効果トランジスタ等の素子が形成された、シ
リコン・オン・インシュレータ(Silicon On Insulator)
と呼ばれる構造（以下、ＳＯＩ構造と称する）を有する
半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】従来、上記ＳＯＩ構造を有する半導体装
置としては、図２に示すような通常のＭＯＳトランジス
タ（以下、ＭＯＳと略記する。）が、絶縁膜２の上に形
成された構造の半導体装置が知られている。なお、この
ようなＳＯＩ構造の半導体装置は、例えば、１９８９
年、アイ・イー・ディー・エムテクニカルダイジェス
ト、第８２９〜８３２頁（IEDM Technical Digest, pp8
29-832, 1989）に記載されている。

【０００３】図２は相補型ＭＯＳの断面構造を示す図で
あり、図２において、参照符号１は支持基板、２は厚い
シリコン（Ｓｉ）酸化膜、３は単結晶Ｓｉ膜、４はゲー
ト絶縁膜、５および６はゲート電極、７はゲート保護絶
縁膜、８および９はそれぞれ単結晶Ｓｉ膜３内に形成さ
れた、ｎ型低抵抗ソース拡散層およびドレイン拡散層、
１０および１１はそれぞれ単結晶Ｓｉ薄膜３内に形成さ
れたｐ型ドレイン拡散層およびソース拡散層、１２は高
融点金属珪化膜、１３は配線層間絶縁膜、１４、１５お
よび１６はそれぞれ接地電源金属配線、出力金属配線お
よび電源金属配線を、それぞれ示す。

【０００４】厚さが１００ｎｍ以下という極めて薄い単
結晶Ｓｉ膜３を用いて構成されたＳＯＩ構造を有するＭ
ＯＳトランジスタは、各ソース拡散層およびドレイン拡
散層８〜１１の底部が、誘電率がＳｉの約１／３と小さ
い、厚いＳｉ酸化膜２上に直接形成されているため、通
常のＳｉ半導体基板上に形成されたＭＯＳトランジスタ
よりも、ソースおよびドレイン拡散層底面成分の容量を
極度に低減できる。また、ゲート容量に関しても、下地
である厚いＳｉ酸化膜２内で電界が降下する成分だけ、
容量低減の効果を生じる。従って、従来のこのようなＳ
ＯＩ構造を有する半導体装置は、容量低減に比例してＭ
ＯＳトランジスタの遅延時間が低減されて、高速動作が
可能となるという特長を有していた。

【０００５】さらに、上記極めて薄いＳｉ膜を用いたＭ
ＯＳトランジスタにおいては、ソース・ドレイン拡散層
８〜１１の上部を、低抵抗な高融点金属珪化膜１２で置
換して、ソース・ドレイン直列抵抗を低減している。

【０００６】

【発明が解決しようとする課題】しかし、上記従来のＳ
ＯＩ構造を有する半導体装置は、ドレイン電界が単結晶
Ｓｉ薄膜３と下地の厚いＳｉ酸化膜２に分割されるた
め、単結晶Ｓｉ薄膜３内のドレイン電界は、通常のＳｉ
半導体基板に形成されたＭＯＳトランジスタに比べて、
むしろ増大する。ここで、図３に、ｎ導電型ＭＯＳトラ
ンジスタにおけるゲート電極端部付近のドレイン電界分
布を示す。図３はドレイン拡散層９に正の大きな電圧が
印加され（この場合、ドレイン電圧Ｖ_DD＝２．５Ｖが印
加され）、ゲート電極５にはほぼ接地電位に近い電圧が
印加された時の状態を示し、実線は厚さ５００ｎｍの厚
い酸化膜２が存在しない不純物濃度１×１０¹⁶ｃｍ^-3の
通常のＳｉ半導体基板を用いた場合の電界分布を示し、
破線は同じＳｉ半導体基板を用いた支持基板１上に厚さ
５００ｎｍの厚い酸化膜２と厚さ１００ｎｍの単結晶Ｓ
ｉ薄膜を有する、図２に示した超薄膜ＳＯＩ構造の場合
の電界分布を示す。

【０００７】すなわち、図３から明らかなように、通常
のＳｉ半導体基板上に作成した場合よりも、従来のＳＯ
Ｉ構造上に作成した場合のＭＯＳトランジスタの方のド
レイン電界が高い。特に、ゲート電極５直下のドレイン
拡散層９の端部において電界集中が強まり、このため通
常のＳｉ半導体基板上に形成されたＭＯＳトランジスタ
に比べて、ソース・ドレイン間耐圧が低下するという問
題があった。

【０００８】また、極めて薄い単結晶Ｓｉ膜３を用いて
構成されたＳＯＩ構造を有するＭＯＳトランジスタにお
いては、ＭＯＳトランジスタの基板電位の変動を防ぐた
めの基板電極を設置することが困難なため、ＭＯＳトラ
ンジスタ動作中に発生した正孔がチャネル部に蓄積し
て、基板電位浮遊効果、いわゆる寄生バイポーラ効果に
よる閾電圧の変動、あるいは電流・電圧特性におけるキ
ンク現象の発生等が生じるという問題もあった。

【０００９】さらに、上記極めて薄いＳｉ膜を有する構
造のＭＯＳトランジスタにおいて、ソース・ドレイン拡
散層８〜１１の上部を置換した高融点金属珪化膜１２自
体は低抵抗であるが、高不純物濃度Ｓｉとの接触抵抗が
１０Ω／μｍ²程度と無視できない。ＭＯＳトランジス
タの微細化にともなう極めて薄い単結晶Ｓｉ層３がさら
に薄膜化されて、単結晶Ｓｉ層３が極度に薄くなると、
ソース・ドレイン電流経路は実効的に高融点金属珪化膜
１２の側面に集中する分布になり、そのため、上記接触
抵抗によってソース・ドレイン直列抵抗の低下が制限さ
れ、十分低くできないという問題もあった。

【００１０】また、極めて薄い単結晶Ｓｉ膜に形成され
たチャネル領域の不純物濃度を、極めて高くしないと、
パンチスルーが起こり、ゲート長が極度に短い微細なＭ
ＯＳＦＥＴを形成するのは困難であった。

【００１１】本発明の目的は、従来のＳＯＩ構造を有す
るＭＯＳトランジスタトランジスタにおける上記問題を
解決し、ドレイン・ソース間耐圧特性に優れ、寄生バイ
ポーラ効果による閾電圧値の変動、あるいは電流・電圧
特性におけるキンク現象の発生等を防止できる半導体装
置およびその製造方法を提供することにある。

【００１２】本発明の他の目的は、単結晶Ｓｉ層が極度
に薄くなっても、ソース・ドレイン抵抗が接触抵抗によ
ってより制限されることのない半導体装置およびその製
造方法を提供することである。

【００１３】本発明のさらに他の目的は、チャネル領域
の高不純物濃度による障害を防止することができる、極
めて微細な半導体装置およびその製造方法を提供するこ
とである。

【００１４】ここにおいて、従来のＳＯＩ構造を有する
ＭＯＳトランジスタトランジスタにおけるソースおよび
ドレイン接合底面成分容量の低減効果、すなわち動作速
度の向上という特長を損なわせないことは言うまでもな
い。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、支持基板の表面上に形成された第１の絶
縁膜、すなわち図１の場合で言えば単結晶Ｓｉ基板であ
る支持基板１の表面に形成された第１の絶縁膜である酸
化膜２と、当該第１の絶縁膜上に形成されると共に外部
から絶縁された半導体膜すなわちＳｉ膜３１と、当該Ｓ
ｉ膜３１上の第２の絶縁膜である酸化膜２１と、当該第
２の絶縁膜２１上に形成された単結晶半導体膜すなわち
単結晶Ｓｉ層（ＳＯＩ層）３と、当該単結晶半導体膜３
内に所定の間隔を介してそれぞれ形成された上記単結晶
半導体膜と反対導電型を有する領域すなわちソースおよ
びドレイン領域８、９（または１０および１１）と、上
記単結晶半導体膜３上に形成された第３の絶縁膜すなわ
ちゲート酸化膜４と、当該第３の絶縁膜上に形成された
電極すなわちゲート電極５（または６）とを有すること
を特徴とするものである。

【００１６】上記半導体装置において、上記外部から絶
縁された半導体膜３１は、上記ソースおよびドレイン領
域８、９とは反対導電型の不純物を添加して構成するこ
とができる。この場合、上記外部から絶縁された半導体
膜３１は、上記単結晶半導体膜３内に形成されたソー
ス、ドレイン領域８、９の、少なくとも底面と接する部
分の導入不純物を打ち消す程度に高抵抗に形成してもよ
い。

【００１７】また、上記いずれかに記載の半導体装置を
同一支持基板上に互いに分離されて複数個形成するため
に、各半導体装置間の分離領域における上記半導体膜お
よび上記単結晶半導体膜を絶縁膜によって置換して構成
することができる。すなわち、図１の場合は、分離領域
におけるＳｉ膜３１および単結晶Ｓｉ層３を、酸化膜２
２により置換すればよい。さらに、上記第１の絶縁膜２
の厚さを、第２の絶縁膜２１、第３の絶縁膜４および上
記単結晶半導体膜３の厚さよりも厚くすれば極めて好ま
しい結果が得られる。

【００１８】上記半導体装置において、上記電極がゲー
ト電極であり、上記反対導電型を有する領域がそれぞれ
ソース領域およびドレイン領域であるＭＯＳトランジス
タとすることができる。この場合、上記ＭＯＳトランジ
スタのソースおよびドレイン領域の所定領域上に、それ
ぞれ導電性半導体膜を形成するのが好ましい。また、上
記ＭＯＳトランジスタは相補型トランジスタであっても
よい。

【００１９】本発明に係る半導体装置の製造方法は、第
１の絶縁膜を表面に形成した支持基板となる第１の単結
晶半導体基板、すなわち図４で言えば、酸化膜２を表面
に形成した支持基板１となる第１のＳｉ半導体基板と、
第２の絶縁膜および半導体膜すなわち酸化膜２１および
後で外部から絶縁されるＳｉ薄膜３１を順次形成した第
２の単結晶半導体基板とを、上記第１の絶縁膜と上記半
導体膜とが対向するように貼合せるウエーハ貼合せ工程
と、このウエーハ貼合せ工程後に上記第２の単結晶半導
体基板を所要の厚さに薄くした単結晶半導体膜すなわち
ＳＯＩ層３を形成する薄化工程とを有することを特徴と
するものである。

【００２０】また、本発明に係る半導体基板の製造方法
は、第１の絶縁膜を表面に形成した支持基板となる第１
の単結晶半導体基板、すなわち図４で言えば、酸化膜２
を表面に形成した支持基板１となる第１のＳｉ半導体基
板と、第２の絶縁膜および半導体膜すなわち酸化膜２１
および後で外部から絶縁されるＳｉ薄膜３１を順次形成
した第２の単結晶半導体基板とを、上記第１の絶縁膜と
上記半導体膜とが対向するように貼合せるウエーハ貼合
せ工程を経た後、上記第２の単結晶半導体基板を所要の
厚さに薄くした単結晶半導体膜すなわちＳＯＩ層３を形
成する薄化工程によりＳＯＩ構造の半導体基板を形成す
る半導体基板の製造方法において、上記第１の単結晶半
導体基板すなわち支持基板１は、上記第２の単結晶半導
体基板の結晶引き上げ速度よりも速い速度で形成したも
のを用いれば好適である。

【００２１】さらに、本発明に係る半導体基板の製造方
法は、第１の絶縁膜を表面に形成した支持基板となる第
１の単結晶半導体基板と、第２の単結晶半導体基板と
を、上記第１の絶縁膜と第２の単結晶半導体基板とが対
向するように貼合せるウエーハ貼合せ工程を経た後、上
記第２の単結晶半導体基板を所要の厚さに薄くした単結
晶半導体膜を形成する薄化工程によりＳＯＩ構造の半導
体基板を製造する半導体基板の製造方法において、上記
第１の単結晶半導体基板は、上記第２の単結晶半導体基
板の結晶引き上げ速度よりも速い速度で形成した基板を
用いることができる。

【００２２】

【作用】本発明に係る半導体装置によれば、ＭＯＳトラ
ンジスタを形成するＳＯＩ構造の半導体基板自体を、支
持基板上に厚い第１の絶縁膜、低不純物濃度の半導体
膜、薄い第２の絶縁膜および極めて薄い単結晶半導体膜
を積層化した多層構造のＳＯＩ基板とし、低不純物濃度
の半導体膜の膜厚を適当な厚さ（使用電源電圧や膜の不
純物濃度にも依存するが、電源電圧２Ｖで膜の不純物濃
度が１０¹⁶ｃｍ^-3程度の場合は、３００〜５００ｎｍ程
度の膜厚）に設定することにより、ドレイン電界は主に
ゲート電極直下における極めて薄い単結晶半導体膜と低
不純物濃度の半導体膜で大部分分割されて、厚い第１の
絶縁膜での電圧降下成分を無視できるように構成するこ
とができる。すなわち、ドレイン電界は、従来の超薄膜
ＳＯＩ構造のＭＯＳトランジスタよりも、むしろ通常の
低不純物濃度のＳｉ基板に形成したＭＯＳトランジスタ
と類似したドレイン電界分布となる。従って、従来の超
薄膜ＳＯＩ構造のＭＯＳトランジスタのようにソース・
ドレイン耐圧の低下を生じること無く、かつ、従来の超
薄膜ＳＯＩ構造のＭＯＳトランジスタよりも配線容量を
低減することができる。

【００２３】上記多層構造のＳＯＩ基板において、分離
領域すなわち活性領域以外の素子間分離領域の半導体膜
および極めて薄い単結晶半導体膜を絶縁膜に置換するこ
とにより、ドレイン底面接合容量および配線容量は、こ
の置換された絶縁膜および厚い第１の絶縁膜すなわち図
１で言えば、素子間分離酸化膜２２と支持基板１直上の
厚い酸化膜２による寄生容量となるので、支持基板直上
の厚い酸化膜だけによる従来の超薄膜ＳＯＩ構造での寄
生容量に比べて、さらに寄生容量が低減する。このよう
に、ゲート直下領域（活性領域）を除いて極めて薄い単
結晶半導体膜および低不純物濃度の半導体層を絶縁膜に
置換させたＭＯＳトランジスタは、ソース・ドレイン拡
散層領域を可能な限り微細化する構造となる。

【００２４】また、ＭＯＳトランジスタのソースおよび
ドレイン領域の所定領域上に、それぞれ導電性半導体膜
を形成することにより、すなわち図１の場合では、ソー
ス・ドレイン拡散層８〜１１上に積上げた低抵抗の多結
晶Ｓｉ膜による引出し電極２３〜２６を形成することに
より、ソース・ドレイン拡散層８〜１１からの接続を引
出し電極２３〜２６を介して金属電極１４〜１６と行う
ことができるので、ソース・ドレイン拡散層８〜１１が
形成されている極めて薄い単結晶Ｓｉ層３の膜厚が、５
０ｎｍ以下と薄い場合においても、ソース・ドレイン接
続領域での電流経路は極めて薄い単結晶Ｓｉ層３の膜
厚、または上記接触抵抗によって制限されない。従っ
て、従来のＳＯＩ構造のＭＯＳトランジスタに比べてソ
ース・ドレイン直列抵抗を低減することができる。

【００２５】ＭＯＳトランジスタのソース、ドレイン拡
散層が形成されている単結晶シリコン膜（ＳＯＩ層）と
多結晶シリコン膜の間に形成された薄い第２の絶縁膜の
膜厚は、第１の絶縁膜の膜厚より小さく、また、単層の
シリコン酸化膜であってもよく、たとえばシリコン窒化
膜とシリコン酸化膜のように、複数の膜の積層膜であっ
てもよい。積層膜からなる場合は、シリコン窒化膜は電
荷の拡散を阻止する点ではすぐれているが、トランジス
タの安定化という点では、シリコン酸化膜の方がすぐれ
ている。そのため、ＳＯＩ層と直接接する側にシリコン
酸化膜、多結晶シリコン側にシリコン窒化膜を、それぞ
れ配置するのが好ましい。

【００２６】第２の絶縁膜の膜厚があまり小さいと、拡
散バリヤとしての作用が不十分になるので、トンネル効
果による電荷の拡散を防止できる３．５ｎｍ以上の膜厚
（シリコン酸化膜換算膜厚）を有していることが必要で
ある。しかし、シリコン酸化膜換算膜厚が、ほぼ１００
ｎｍより大きくなると、本発明の効果が得られなくなる
ので、良好な結果が得られる第２の酸化膜の膜厚は、シ
リコン酸化膜に換算して３．５ｎｍ以上１００ｎｍ以
下、好ましくは３．５ｎｍ以上３０ｎｍ以下、さらに好
ましくは３．５ｎｍ以上１０ｎｍ以下である。この値
は、第２の絶縁膜が単層膜であっても、積層膜であって
も同じである。

【００２７】ソース、ドレイン拡散層直下の多結晶シリ
コン膜は高抵抗であり、これによって、ソース、ドレイ
ン拡散層と半導体基板の間の寄生容量は従来の１／１０
以下に減少された。

【００２８】また、とチャネル領域直下の多結晶シリコ
ン膜には、ソース、ドレイン拡散層とは逆導電型の不純
物が多量にドープされた高濃度不純物領域が形成され、
この高濃度不純物領域とドレインの端部の間には、ＳＯ
Ｉ層が介在して、寄生容量の増加を防止する。

【００２９】上記高濃度不純物領域の不純物濃度は、パ
ンチスルー現象の発生を効果的に防止するためには５×
１０¹⁷／ｃｍ³以上であることが好ましく、イオン注入
の際におけるＳＯＩ膜の結晶性の破壊を防止するために
は１×１０¹⁹／ｃｍ³以下であることが好ましい。この
ような理由から、上記高濃度不純物領域の不純物濃度
は、５×１０¹⁷／ｃｍ³〜１×１０¹⁹／ｃｍ³に設定され
る。

【００３０】

【実施例】次に、本発明の実施例を、図面を参照しなが
ら詳細に説明する。なお、添付図面において要部は他の
部分よりも拡大して示されている。また、各部の材質、
導電型および製造条件などは実施例の記載に限定される
ものではなく、それぞれ多くの変形が可能であることは
いうまでもない。

【００３１】＜実施例１＞図１は、本発明の一実施例を
示す断面図であり、図４〜図６は図１に示した半導体装
置の製造方法を説明するための主要工程での断面図であ
る。これらの図は、何れもＭＯＳトランジスタのチャネ
ル方向(チャネル長方向)の断面図である。

【００３２】図４において、面方位（１００）、抵抗率
３０Ω・ｃｍ、直径１２．５ｃｍのｐ型単結晶Ｓｉから
なる支持基板１の主表面は、全面にわたって平坦度は２
μｍ以下であり、０．５μｍ²の微細領域における平均
表面粗さは４ｎｍ以下と極めて平坦であった。この支持
基板１の表面に厚さ５００ｎｍのＳｉ酸化膜（以下、単
に酸化膜と称する）２を周知の熱酸化法によって形成し
た。さらに、支持基板１と同一仕様で、表面に厚さ８ｎ
ｍの酸化膜２１および厚さ５００ｎｍのＳｉ薄膜３１が
積層して形成されたＳｉ基板３を別途準備した。Ｓｉ薄
膜３１は、原料ガスとしてＳｉ ₂Ｈ₆（ジシラン）を用
い、温度５２０℃で化学気相蒸着（ＣＶＤ）法によって
形成したが、形成された膜は非晶質であり、表面の平均
粗さは４ｎｍ以下と極めて平坦であった。

【００３３】洗浄処理を行って、上記支持基板１および
Ｓｉ基板３の表面上のゴミ等の異物を除去した後、支持
基板１上のＳｉ酸化膜２の表面と、Ｓｉ基板３上のＳｉ
薄膜３１の表面とを対向させ、これらの表面を気泡が生
じないように無塵環境の下で直接貼合せ、さらに貼合せ
の接合力を強化するために１１００℃で１時間の熱処理
を行った。この熱処理によって貼合せの接合強度は、単
結晶Ｓｉ基板の破壊強度と同程度にまで強化された。な
お、同時に、この熱処理によってＳｉ薄膜３１は非晶質
Ｓｉから多結晶Ｓｉへと変化した。

【００３４】次に、貼合せた単結晶Ｓｉ基板３の裏面側
から、周知の研削および研磨を行って厚さを減少させ、
酸化膜２１上に厚さ約５μｍの単結晶Ｓｉ層（ＳＯＩ
層）３を形成し、図４に示したＳＯＩ構造を有する半導
体基板（ＳＯＩ基板）を得た。得られたＳＯＩ層３の面
内厚さ分布を光学的方法によって測定すると共に、測定
値を計算機に蓄積した。この測定はＳＯＩ面を１０２４
分割し、各分割面ごとにその位置の関数として厚さを求
めた。

【００３５】さらに、このＳＯＩ基板をマイクロ波ドラ
イエッチング装置（不図示）に移し、反応ガスとしてＳ
Ｆ₆を用い、直径１ｍｍに絞ったプラズマビームによっ
てＳＯＩ層３の全面をＳＯＩ層の膜厚に応じて局所エッ
チングし、膜厚の差を減少させた。このエッチングは、
予め測定しておいた前述の膜厚分布に基づいてエッチン
グ量を制御して行った。この局所エッチングにより、Ｓ
ＯＩ層３の厚さは１００ｎｍの設定膜厚に対して５ｎｍ
以内の誤差で制御できた。

【００３６】このような方法により製造された、図４に
示したＳＯＩ基板に対して、周知の選択酸化法を用い
て、活性領域以外の素子間分離領域に厚い素子間分離酸
化膜２２を形成した。この素子間分離酸化膜２２は、底
面が下地である厚い酸化膜２に到達するように、膜厚は
６００ｎｍに設定した。なお、上記素子間分離酸化膜２
２の形成に先立ち、活性領域以外のＳＯＩ層３を選択的
に除去し、Ｓｉ薄膜３１のみを選択酸化しても良い。

【００３７】次に、活性領域上のＳＯＩ層３の表面に厚
さ８ｎｍのゲート酸化膜４を形成した後、ｎ型不純物が
１０²⁰ｃｍ^-3以上の高濃度に添加された厚さ０．３５μ
ｍのＳｉ膜を全面に形成し、パターニングを行ってゲー
ト電極５、６を形成した。本実施例では、ゲート電極長
は０．２μｍに設定した。さらに、ゲート電極５，６の
露出部を覆うように厚さ０．２μｍのゲート保護絶縁膜
７を形成した。

【００３８】周知の化学気相蒸着（ＣＶＤ）法を用いて
Ｓｉ膜を全面に形成した後、周知のＣＶＤ方およびホト
エッチングによって、上記Ｓｉ膜の所望領域のみを選択
的に覆う酸化膜（不図示）を形成し、この酸化膜をマス
クとしてＰＯＣｌ₃を拡散源とする燐の高濃度拡散を行
なって、上記Ｓｉ膜の所望領域を低抵抗化し、ｎ型低抵
抗Ｓｉ膜１７を形成した。

【００３９】ｎ型低抵抗Ｓｉ膜１７以外の領域上の酸化
膜を除去した後、不純物濃度差を利用して、上記ｎ型低
抵抗Ｓｉ膜１７上に酸化膜を再び選択的に形成し、これ
をマスクとして用い、Ｂ₂Ｈ₆を拡散源とする気相拡散を
行なって、Ｓｉ膜１７のうち、不純物が導入されていな
い領域をｐ型低抵抗Ｓｉ膜１８とした。次に、例えば、
Ｎ₂雰囲気中で１０００℃、１０分間程度の熱処理によ
って、ｎ型低抵抗Ｓｉ膜１７およびｐ型低抵抗Ｓｉ膜１
８からＳＯＩ層３への固相拡散を行ない、ｎ型高濃度ソ
ース拡散層８とｎ型高濃度ドレイン拡散層９、およびｐ
型のドレイン拡散層１０とソース拡散層１１をそれぞれ
形成した。

【００４０】なお、上記ソースおよびドレイン拡散層８
〜１１の形成は、低抵抗Ｓｉ膜１７、１８からの固相拡
散によらずに、イオン注入法等の手段によって、ＳＯＩ
層３に予め形成してもよい。また、ｎ型低抵抗Ｓｉ膜１
７およびｐ型低抵抗Ｓｉ膜１８の選択形成も上記のよう
な熱拡散法ではなく、レジスト膜を選択阻止マスクとし
て用いたイオン注入法によって形成してもよい。上記製
造工程により、図５に示した構造が形成された。

【００４１】次に、図６に示したように、ゲート電極
５、６とは逆のパターンで、かつゲート電極５、６とは
１μｍの間隔を有するレジストパターン１９を形成した
後、第２のレジスト膜２０を全面に塗布して表面を平坦
とし、上記レジスト膜１９、２０を垂直方向に全面ドラ
イエッチングして、ゲート保護絶縁膜７上の低抵抗Ｓｉ
膜１７、１８の表面を露出させた。露出された低抵抗Ｓ
ｉ膜１７、１８を等方性ドライエッチングして、ゲート
電極５、６上の低抵抗Ｓｉ膜１７および１８を選択的に
除去し、図６に示した構造を形成した。

【００４２】次に、上記レジスト膜１９、２０を除去し
た後、低抵抗Ｓｉ膜１７、１８をホトリソグラフィ技術
によって所望形状にパターニングし、ｎ型ソース引出し
電極２３、ｎ型ドレイン引出し電極２４、ｐ型ドレイン
引出し電極２５、およびｐ型ソース引出し電極２６を形
成した。

【００４３】最後に、図１に示したように、周知の金属
配線形成工程にもとづいて、厚さが７００〜８００ｎｍ
程度の厚い配線保護絶縁膜１３の形成、この絶縁膜１３
の所望箇所への開口部の形成、アルミニウム（Ａｌ）を
主材料とする金属膜の形成とそのパターニングによる接
地電位線１４、出力端子線１５、電源電圧供給線１６な
どを形成した。

【００４４】このような製造工程を経て製造された薄い
酸化膜２１および高抵抗Ｓｉ膜３１を有するの本実施例
ＳＯＩ構造の半導体装置によれば、ソース・ドレイン間
耐圧が、従来の薄膜ＳＯＩ基板に製造された同一寸法を
有するＭＯＳトランジスタの４Ｖに比べて６Ｖと、１．
５倍にも向上した。このような耐圧向上は、ゲート電極
５、６の直下におけるドレイン拡散層９、１０端部が、
薄い酸化膜２１を介して高抵抗Ｓｉ膜３１上に構成され
ているために得られたものである。

【００４５】すなわち、本実施例の半導体装置のゲート
電極直下におけるドレイン電位は、図３の実線で示した
通常の半導体基板を用いた場合と同様に分布して、ＳＯ
Ｉ層３および高抵抗Ｓｉ膜３１内でほぼ均一に降下し、
下方に形成された厚い酸化膜２の影響は小さい。これに
対して、図３の破線で示した従来の薄膜ＳＯＩ基板に形
成されたＭＯＳトランジスタのドレイン電位は、ＳＯＩ
層３および厚い酸化膜２で完全に吸収され、電界集中が
ＳＯＩ層３において発生する。従って、上記ドレイン端
部における電界集中の程度が、本実施例の半導体装置に
おいては、薄膜ＳＯＩ基板に形成された従来のＭＯＳト
ランジスタの場合より小さいいため、ソース・ドレイン
間耐圧が低下しない。

【００４６】さらに、本実施例の半導体装置において
は、寄生容量となるソース・ドレイン接合容量を０．０
９ｆＦ／μｍ²と極めて小さくすることができた。この
容量値は従来の超薄膜ＳＯＩ基板に形成した同一寸法の
ＭＯＳトランジスタの場合とほぼ同等の値であり、通常
Ｓｉ基板に形成した従来構造のＭＯＳトランジスタにお
ける値の１／１０である。このような寄生容量低減効果
は、ソース拡散層およびドレイン拡散層を、低抵抗Ｓｉ
膜からなる引出し電極２３〜２６を介して外部配線と接
続し、かつ、上記引出し電極を、誘電率がＳｉ基板に比
べて約１／３と小さい、厚い素子間分離絶縁膜２２およ
び厚い酸化膜２を介して、Ｓｉ支持基板１上に形成した
ために得られたものである。

【００４７】ソースおよびドレイン拡散層８〜１１の占
有面積は極めて僅かであり、寄生容量に関与する領域の
直下は、ほとんど厚い素子間分離絶縁膜２２と厚い酸化
膜２上に構成されている。すなわち、本実施例によれ
ば、従来の薄膜ＳＯＩ基板に形成されたＭＯＳトランジ
スタの、最大の問題であったドレイン耐圧の低下、およ
びそれに起因する閾電圧値の変動等の寄生バイポーラ効
果が根本的に解消され、極めて高い信頼性を有する半導
体装置を得ることができた。

【００４８】さらに、本実施例において用いられた造方
法によれば、Ｓｉ薄膜３１は多結晶となるが、このＳｉ
薄膜３１は単結晶であっても、同様の効果が期待でき
る。しかし、多結晶Ｓｉの方が、結晶粒界の働きによっ
て抵抗値の不純物濃度依存性が単結晶Ｓｉに比べてより
大きくなること、結晶粒界の働きによって容量も単結晶
Ｓｉに比べて小さくなるので寄生容量（直列に接続され
る）も単結晶Ｓｉより小さくなる．すなわち、多結晶Ｓ
ｉの方が、同一不純物濃度における抵抗の絶対値が大き
くなり、容量の絶対値が小さくなるので、Ｓｉ薄膜３１
としては単結晶Ｓｉよりも多結晶（又は非晶質）Ｓｉの
方が、より好ましい。

【００４９】本実施例の半導体装置は、図２に示した従
来の薄膜ＳＯＩ基板に形成されたＭＯＳトランジスタの
ように、薄いＳＯＩ層３内に形成された、ソースおよび
ドレイン拡散層の直列抵抗を低減させるための高融点金
属珪化膜１２を形成しなくとも、厚い低抵抗Ｓｉ膜によ
る引出し電極２３〜２６を用いることによって、直列抵
抗を低減できた。また、本実施例の半導体装置において
も、従来のＳＯＩトランジスタの特長である、優れた耐
α線ソフトエラー特性、および相補型トランジスタのラ
ッチアップ現象に無関係であることなどが、損なわれな
いことは言うまでもない。

【００５０】なお、本実施例では、ｐチャネル型ＭＯＳ
トランジスタとｎチャネル型ＭＯＳトランジスタを同一
基板上に形成する相補型ＭＯＳトランジスタを例にして
説明したが、ｎチャネル型ＭＯＳトランジスタ、または
ｐチャネル型ＭＯＳトランジスタのみで構成してもよい
ことは勿論である。

【００５１】＜実施例２＞図７は、本発明の他の実施例
を示す断面図である。なお、上記実施例１で示したもの
と同一の構成部分は、同一の参照符号を用いた。

【００５２】本実施例では、図４で示したＳＯＩ基板ま
で製造した段階において、ｎ型ＭＯＳトランジスタの形
成予定領域のＳｉ膜３１には硼素イオンを、ｐ型ＭＯＳ
トランジスタの形成予定領域のＳｉ膜３１には燐イオン
を、それぞれ５×１０¹⁷ｃｍ^-3の不純物濃度となるよう
に、１５０ＫｅＶ以上の高エネルギーイオン注入法によ
り導入し、それぞれｐ型Ｓｉ層領域４１およびｎ型Ｓｉ
層領域４２を形成している点が実施例１と相違し、その
後は上記実施例１と同様にして相補型ＭＯＳトランジス
タの半導体装置を製造した。

【００５３】このように、チャネル領域を形成するＳＯ
Ｉ層３直下に、薄い酸化膜２１を介して各チャネル領域
と同一導電型の高濃度Ｓｉ層領域４１、４２を形成した
ことによって、これらの領域がパンチスルー現象を抑制
する働きをするため、閾電圧値のゲート長依存性、いわ
つる短チャネル現象を緩和することができた。すなわ
ち、ゲート長が０．３μｍのＭＯＳトランジスタにおい
ても、ゲート長１．０μｍのＭＯＳトランジスタからの
閾電圧値の低下は僅かに０．２Ｖであり、０．２μｍゲ
ート長のＭＯＳトランジスタにおいても、ゲート長１．
０μｍのＭＯＳトランジスタからの閾電圧値の減少は
０．４Ｖであった。

【００５４】さらに、チャネル領域を形成するＳＯＩ層
３の不純物濃度を、１×１０¹⁶ｃｍ^-3と低濃度にしたに
もかかわらず、ｎ型ＭＯＳトランジスタの閾電圧値は、
ゲート長が０．２μｍであっても、正の値すなわちエン
ハンスメントモードを維持することができた。これによ
って、従来の薄膜ＳＯＩ基板に製造されたＭＯＳトラン
ジスタにおいては、短チャネル現象の緩和およびエンハ
ンスメントモードの維持のためには、チャネルを構成す
るＳＯＩ層に、１０¹⁷〜１０¹⁸ｃｍ^-3の不純物濃度とな
るように不純物の導入が不可欠であった欠点が解消でき
た。

【００５５】従って、本実施例によれば、チャネルを構
成するＳＯＩ層は、低濃度不純物で動作可能であり、伝
達コンダクタンスを劣化させずにＭＯＳトランジスタを
形成することができ、従来の薄膜ＳＯＩ基板に製造され
たＭＯＳトランジスタに比べて、伝達コンダクタンスが
約２割増加し、大電流化することができた。しかも、新
規の設備を導入する必要がないので、価格の上昇なしに
半導体装置を製造することができる。

【００５６】さらに、本実施例の半導体装置では、ｐ型
Ｓｉ層領域４１およびｎ型Ｓｉ層領域４２は外部から絶
縁され、電位が固定されない構成となっている。このた
め、ｐ型Ｓｉ層領域４１、またはｎ型Ｓｉ層領域４２が
それぞれ関与するドレイン拡散層９および１０の接合容
量成分は、薄い酸化膜２１とｐ型Ｓｉ層領域４１、また
は薄い酸化膜２１とｎ型Ｓｉ層領域４２、さらには厚い
酸化膜２によるそれぞれの容量の直列接続で決定される
ので、厚い酸化膜２による容量単独よりもさらに低減さ
れる。

【００５７】また、ドレイン引出し電極２４または２５
に関する容量も、素子間分離絶縁膜２２とｐ型Ｓｉ層領
域４１、または素子間分離絶縁膜２２とｎ型Ｓｉ層領域
４２、および厚い酸化膜２によるそれぞれの容量の直列
接続であり、素子間分離絶縁膜２２と厚い酸化膜２だけ
よりも容量は大幅に低減され、従来の超薄膜ＳＯＩ基板
に形成されたＭＯＳトランジスタに比べても寄生容量が
さらに低減される。尚、ｐ型Ｓｉ層領域４１およびｎ型
Ｓｉ層領域４２に外部から電位が与えられる構成とした
場合には、容量値は直列接続とはならず、Ｓｉ層領域４
１、またはＳｉ層領域４２内での電位降下成分がそのま
ま容量として現れるため、容量低減の効果は生じない。

【００５８】本実施例において、ｐ型Ｓｉ層領域４１お
よびｎ型Ｓｉ層領域４２を形成するために行なったイオ
ン注入工程において、不純物濃度が１×１０¹⁸〜１×１
０²⁰ｃｍ^-3となるようにドーズ量を変化させてＭＯＳト
ランジスタを製造したが、上記特長は向上こそすれ何ら
問題は生じなかった。勿論、高濃度にイオン注入を行う
ためには、製造時間の増加を加味する必要があるが、上
記不純物濃度を１×１０²⁰ｃｍ^-3以上にする必要はな
い。

【００５９】また、薄い酸化膜２１は、後の工程の熱処
理条件にもよるが、酸化膜厚の制御し易さの点で５ｎｍ
以上、ウエーハの反りの点から５００ｎｍ以下、すなわ
ち５〜５００ｎｍ程度の厚さの範囲内で、かつ、Ｓｉ膜
３１にイオン注入により導入された不純物がＳＯＩ層３
に拡散するのを防止するのに十分な膜厚を有すればよ
い。勿論、薄い酸化膜２１はシリコン窒化膜等の他の絶
縁膜の単層膜、または積層膜であっても良い。

【００６０】＜実施例３＞図８は、本発明の他の実施例
を示す断面図である。なお、上記実施例２と同一構成部
分については、同一の参照符号を用い、その詳細な説明
は省略した。図６から明らかなように、本実施例では、
ｐ型Ｓｉ膜４１およびｎ型Ｓｉ膜４２のうち、ソースお
よびドレイン拡散層８〜１１が形成される予定の領域、
特にソースおよびドレイン拡散層８〜１１の少なくとも
底面領域に接する領域を高抵抗にして高抵抗Ｓｉ層領域
４３を形成している点が実施例２と相違する。

【００６１】このような高抵抗Ｓｉ層領域４３の形成方
法は、次の通りである。まず、上記実施例２と同様に、
図４で示したＳＯＩ層３まで製造した段階において、ｎ
型ＭＯＳトランジスタの形成予定領域のＳｉ膜３１には
硼素イオンを、ｐ型ＭＯＳトランジスタの形成予定領域
のＳｉ膜３１には燐イオンを、それぞれ高エネルギーイ
オン注入法により導入するが、本実施例の場合にはそれ
ぞれ５×１０¹⁸ｃｍ^-3の不純物濃度となるようにイオン
注入を行って、それぞれｐ型Ｓｉ層領域４１およびｎ型
Ｓｉ層領域４２を形成した。なお、実施例２と同じ不純
物濃度になるようにイオン注入を行っても良いが、この
ように高濃度にすることにより、ＳＯＩ構造を有するＭ
ＯＳトランジスタでは負になりがちなしきい値を、正の
方向へ制御することができる。

【００６２】この後、実施例２と同様に相補型ＭＯＳト
ランジスタを形成するが、本実施例では、ゲート電極５
および６を形成した後に、これらのゲート電極をイオン
注入のマスクとして、ｎ型ＭＯＳトランジスタのソース
およびドレイン拡散層８、９を形成する予定のｐ型Ｓｉ
層領域４１には燐イオンを、ｐ型ＭＯＳトランジスタの
ソースおよびドレイン拡散層１１、１０が形成される予
定のｎ型Ｓｉ層領域４２には硼素イオンを、高エネルギ
ーイオン注入法により導入し、形成予定のソースおよび
ドレイン拡散層８〜１１の少なくとも底面領域に薄い酸
化膜２１を介して隣接するそれぞれのＳｉ層領域４１、
４２内の導入不純物を打ち消すことにより高抵抗化させ
て、高抵抗Ｓｉ層領域４３を形成する。なお、ここで燐
イオンおよび硼素イオンを用いずに、酸素イオン或いは
窒素イオンを高濃度にイオン注入することにより高抵抗
化を行ってもよい。

【００６３】このように、本実施例の半導体装置によれ
ば、ソースおよびドレイン拡散層８〜１１に薄い酸化膜
２１を介して隣接するＳｉ層領域４３は、反対導電型の
イオン注入により高抵抗化されている。このため、薄い
酸化膜２１を介してｐ型Ｓｉ層領域４１またはｎ型Ｓｉ
層領域４２を経路とするソースとドレイン間の容量は無
視できるほど低減でき、これにより、従来の薄膜ＳＯＩ
基板に形成したＭＯＳトランジスタに比べても寄生容量
がさらに低減される。

【００６４】勿論、実施例２と同様に、チャネル領域と
なるＳＯＩ層３直下に薄い酸化膜２１を介してチャネル
領域と同一導電型の高濃度Ｓｉ層領域４１または４２が
形成されているので、この領域がパンチスルー現象を抑
制し、閾電圧値のゲート長依存性、所謂短チャネル現象
を緩和することができる。また、チャネルを構成するＳ
ＯＩ層は低不純物濃度で動作可能であるため、実施例２
と同様に、伝達コンダクタンスが劣化することはなく、
従来のＳＯＩ層に形成されたＭＯＳトランジスタに比べ
て、伝達コンダクタンスは約２割増大した。

【００６５】＜実施例４＞図９は、本発明の半導体基板
の製造方法の別の実施例を示す図であり、貼合せ工程直
前の断面図である。上記実施例１において、図４に示し
た貼合せ基板は、支持基板１と、ＳＯＩ層を構成するＳ
ｉ基板３は、同一仕様のＳｉ基板を用いたが、本実施例
では仕様の異なる支持基板１ａを用いている点が実施例
１と相違する。すなわち、支持基板１ａとして用いるＳ
ｉ基板に、周知のチョクラルスキー（ＣＺ）法に基づく
単結晶インゴットの結晶引上げ速度を、通常の結晶引上
げ速度に比べて最大で５倍にまで速めて５ｍｍ／分にし
て形成したインゴットから得られた単結晶鏡面ウエーハ
を用いている点が異なってる。このインゴットの直径は
１３ｃｍ、結晶引上げ方位は＜１００＞、ｐ型で抵抗率
は３０Ω・ｃｍに設定した。上記インゴットからの直径
１２．５ｃｍの単結晶ウエーハの形成は、周知の半導体
基板の製造工程に基づいてダイヤモンドカッターによる
切り出し、機械研磨および鏡面研磨などを行って形成し
た。

【００６６】このようにして得られたＳｉ基板を用いた
支持基板１ａの表面に、実施例１と同様に、厚さ５００
ｎｍの酸化膜２を熱酸化法により形成し、別途準備して
おいたＳｉ基板３の表面に厚さ８ｎｍの薄い酸化膜２
１、この酸化膜２１の上に厚さ５００ｎｍの厚いＳｉ膜
３１を、ＣＶＤ法によって実施例１と同様に形成した。
Ｓｉ基板３は、１ｍｍ／分と通常の結晶引上げ速度で引
き上げたインゴットから単結晶鏡面ウエーハに加工した
ものであり、仕様は実施例１と同一の、面方位（１０
０）、抵抗率３０Ω・ｃｍ、直径１２．５ｃｍのｐ型で
ある。

【００６７】洗浄処理を行った後、実施例１と同様に、
上記支持基板１ａ上のＳｉ酸化膜２の表面とＳｉ基板３
上のＳｉ薄膜３１の表面とを対向させて貼合せ、熱処
理、Ｓｉ基板３側からの研削、研磨および薄膜化を行
い、極めて薄いＳＯＩ層３を形成した。

【００６８】支持基板１ａには多数の微細結晶欠陥が観
察され、表面を鏡面仕上げする工程では、微小領域にお
ける平均表面粗さは６〜７ｎｍと、比較的大きな値を示
したが、Ｓｉ基板３との貼合せ、およびその後の接合強
度向上のための熱処理の段階で、上記の表面粗さに基づ
くボイドの発生は解消され、実施例１で示した半導体装
置製造工程には何ら影響がなく、製造された半導体装置
の特性においても、何ら差違が見られなかった。

【００６９】本実施例において、支持基板１ａの製造に
要した日数は１２日であり、Ｓｉ基板３を通常の引上げ
速度で形成した場合の製造日数の１８日に比べて大幅に
短縮できた。この製造日数の短縮は、製造原価の低減に
大きく寄与し、ＳＯＩ基板の製造原価を約２割低減する
ことができた。なお、本実施例において、支持基板１ａ
は転位等の結晶欠陥が存在する有転位結晶基板であって
も、表面の微細領域での表面粗さが５ｎｍ程度と小さ
く、且つ平坦度が確保されていれば何ら問題ない。

【００７０】また、本実施例の半導体基板の製造方法
は、図２に示した従来のＳＯＩ構造の半導体装置に用い
るＳＯＩ基板の製造にも、図１０に示すように適用する
ことができる。図１０において、支持基板１ａは単結晶
インゴットの結晶引上げ速度を、通常の結晶引上げ速度
に比べて最大で５倍にまで速めて５ｍｍ／分にして形成
したインゴットから得られた単結晶Ｓｉ基板であり、こ
の支持基板１ａの表面に厚い酸化膜２を形成し、別途準
備しておいた通常の引上げ速度１ｍｍ／分で引き上げた
インゴットからのＳｉ基板３の鏡面仕上げされた表面
と、支持基板１ａ上の酸化膜２とを対向させて、貼合
せ、熱処理を行い、Ｓｉ基板３側からの研削、研磨、お
よび超薄膜化を行い、従来の薄いＳＯＩ層を形成すれば
よい。このように形成することにより、上記本発明に係
るＳＯＩ基板と同様に従来のＳＯＩ基板の製造原価の低
減という効果を得ることができる。

【００７１】＜実施例５＞図１１は、実施例１に示した
半導体装置を信号伝送処理装置に適用した場合の一実施
例を示すシステム構成図である。この信号伝送処理装置
は、ＡＴＭ交換器と呼ばれる非同期伝送方式の信号伝送
装置である。

【００７２】図１１において、参照符号２００は光ファ
イバを示し、複数（図１１の場合、３２本。）の光ファ
イバ２００は、それぞれ入力用の光インタフェースＬＩ
に接続される。各入力用の光インタフェースＬＩは、光
信号を電気信号に変換するＯ／Ｅ変換機能、シリアル信
号をパラレル信号に変換するＳ／Ｐ変換機能、およびヘ
ッダ交換機能を有する。各入力用の光インタフェースＬ
Ｉの複数（図１１の場合、８本。）の出力線２１０はそ
れぞれバッファメモリ集積回路ＢＦＭＬＳＩに接続され
る。各バッファメモリ集積回路ＢＦＭＬＳＩは多重器Ｍ
ＵＸ、バッファメモリＢＦＭ、分離器ＤＭＵＸを有し、
これらの回路は実施例１の本発明に係る半導体装置に基
づいて製造された二重ゲート型ＭＯＳトランジスタで構
成され、メモリ制御ＬＳＩ２２０および空アドレスＦＩ
ＦＯメモリＬＳＩ２３０により制御される。各バッファ
メモリ集積回路ＢＦＭＬＳＩの出力線２４０の１本ずつ
（計８本）が並列に１個の出力用の光インタフェースＬ
Ｉに接続される。各出力用の光インタフェースＬＩは、
電気信号を光信号に変換するＥ／Ｏ変換機能、パラレル
信号をシリアル信号に変換するＰ／Ｓ変換機能、および
ヘッダ交換機能を有し、１本の出力用光ファイバ２５０
が接続されている。

【００７３】このように構成される信号伝送処理装置
は、伝送すべき番地と無関係に送られてくる超高速伝送
信号を所望番地に超高速で伝送するスイッチの機能を有
する装置であり、次のように動作する。光ファイバ２０
０により超高速で直列的に伝送されてきた情報信号は、
入力用の光インタフェースＬＩにおいて電気信号に変換
（Ｏ／Ｅ変換）すると共に、ヘッダ交換、および並列化
（Ｓ／Ｐ変換）を行い、バッファメモリ集積回路ＢＦＭ
ＬＳＩへ複数の信号線２１０を介して導入される。バッ
ファメモリ集積回路ＢＦＭＬＳＩにおいて、上記電気信
号に変換された情報信号は、メモリ制御ＬＳＩ２２０、
および空アドレス振分け制御機能を有する空アドレスＦ
ＩＦＯメモリＬＳＩ２３０により制御されて番地付処理
され、この番地付処理された複数の電気信号は出力用の
光インタフェースＬＩで直列化（Ｐ／Ｓ変換）、ヘッダ
交換、および光信号化（Ｅ／Ｏ変換）されて出力用光フ
ァイバ２５０に出力される。

【００７４】上記バッファメモリ集積回路ＢＦＭＬＳＩ
は、入力光信号の伝送速度に比べて著しく動作速度が遅
いため、入力信号を直接スイッチングできず、入力信号
を一時記憶させ、記憶された信号をスイッチングしてか
ら超高速な光信号に変換して所望番地に伝送する方式を
用いている。このバッファメモリ集積回路ＢＦＭＬＳＩ
の動作速度が遅ければ、大きな記憶容量が要求される。
しかしながら、本実施例のＡＴＭ交換器においては、バ
ッファメモリ集積回路ＢＦＭＬＳＩを実施例１に基づい
て製造した半導体装置で構成することにより、従来のバ
ッファメモリ集積回路に比べて動作速度が３倍と高速な
ため、記憶容量を従来比で約１／３と低減することが可
能となった。しかも、従来のバッファメモリ集積回路に
比べて廉価なため、ＡＴＭ交換器の製造原価を低減する
ことができた。

【００７５】＜実施例６＞図１２は、実施例１〜実施例
３に示した半導体装置を、高速大型計算機を構成するプ
ロセッサや主記憶装置等に適用した場合の一実施例を示
す計算機構成図である。図１２において、参照符号５０
０は命令や演算を処理するプロセッサを示し、このプロ
セッサ５００、システム制御装置５０１および主記憶装
置５０２等に本発明に係る半導体装置を適用した。本発
明に係る半導体装置は、従来の高速バイポーラトランジ
スタを用いた集積回路よりも集積度が高く廉価であるた
め、本発明に係る半導体装置を１辺が１０〜３０ｍｍの
大きさで構成することができた。

【００７６】これら命令や演算を処理する複数個のプロ
セッサ５００、システム制御装置５０１、および化合物
半導体装置からなるデータ通信インタフェース５０３を
同一セラミック基板５０６に実装した。また、データ通
信インタフェース５０３、およびデータ通信制御装置５
０４を同一セラミック基板５０７に実装した。これらセ
ラミック基板５０６、５０７と、主記憶装置５０２が実
装されたセラミック基板５１１とを、１辺の大きさが約
５０ｃｍ程度、或いはそれ以下の基板に実装し、大型計
算機の中央処理ユニット５０８を形成した。この中央処
理ユニット５０８内データ通信や、複数の中央処理ユニ
ット間データ通信、或いはデータ通信インタフェース５
０３と入出力プロセッサ５０５を実装した各基板５０９
との間のデータの通信は、図中の両端矢印線で示した光
ファイバ５１０を介して行われた。

【００７７】この高速大型計算機では、本発明に係る半
導体装置を適用した、命令や演算を処理するプロセサ５
００、システム制御装置５０１、および主記憶装置５０
２等が並列で、且つ高速に動作し、またデータの通信が
光を媒体に行われるため、１秒間当たりの命令処理回数
を大幅に増加することができた。

【００７８】以上、本発明の好適な実施例について説明
したが、本発明は上記実施例に限定されることなく、本
発明の精神を逸脱しない範囲内において種々の設計変更
をなし得ることは勿論である。

【００７９】〈実施例７〉図１３〜１５は、本発明の他
の実施例を示す工程図である。まず、図１３に示したよ
うに、直径１２．５ｃｍ、抵抗率１０Ωｃｍ、面方位
（１００）のｐ導電型の単結晶Ｓｉ基板からなる支持基
板３１上に、厚さ５００ｎｍの酸化シリコン膜３２、厚
さ２００ｎｍの高抵抗多結晶Ｓｉ膜３３、厚さ５ｎｍの
シリコン窒化膜と厚さ３ｎｍ厚の薄い酸化シリコン膜か
らなる重合せ膜３４および、上記支持基板と同一仕様の
厚さ１００ｎｍの単結晶Ｓｉ膜３５からなるＳＯＩ基板
を形成した。

【００８０】活性領域以外の単結晶Ｓｉ膜３５に素子間
分離絶縁膜３６を、周知の方法によって形成した後、ゲ
ート電極が形成される領域にボロンを選択的にイオン注
入して、ｐ型高濃度不純物領域３８を形成した。この際
のイオン注入は、単結晶Ｓｉ膜３５を通過し、高抵抗多
結晶Ｓｉ膜３３内で、最大不純物濃度２×１０¹⁸／ｃｍ
³になり、酸化シリコン膜３２に達するように、加速エ
ネルギー１００ＫｅＶちう条件で行なった。

【００８１】周知のＭＯＳトランジスタ製造方法にもと
づづいて、厚さ５ｎｍのゲート酸化シリコン膜３７、厚
さ１００ｎｍのタングステン（Ｗ）膜からなるゲート電
極３９およびゲート保護絶縁膜４０を形成した後、この
ゲート保護絶縁膜４０を阻止マスクとして用いた砒素の
イオン注入および熱処理を行って、接合深さが２０ｎｍ
のｎ型高濃度のソース拡散層４１およびドレイン拡散層
４２を形成し、さらにゲート側壁絶縁膜４３を形成し
た。なお、高濃度のソース拡散層４１とドレイン拡散層
４２およびゲート側壁絶縁膜４３は、燐が高濃度に添加
された珪燐酸ガラスを全面に堆積した後、熱処理を行っ
てソース、ドレイン拡散層４１、４２を形成してから異
方性ドライエッチングによりゲート側壁絶縁膜４３を形
成してもよい。

【００８２】次に、図１４に示したように、周知ののＭ
ＯＳトランジスタ製造方法に基づいて、酸化シリコン膜
３２に達する相対的に深い拡散層を、燐の高濃度イオン
注入と熱処理によって形成し、第二のソース拡散層４４
およびドレイン拡散層４５とした。タングステン膜４６
を周知の化学気相反応によって形成して、拡散層４４、
４５の露出されている表面を選択的に覆った。なお、上
記タングステン膜４６はスパッタリングによってタング
ステンを全面に堆積した後、パターニングに行ってもよ
い。

【００８３】周知の方法を用いて配線保護絶縁膜４７を
形成した後、所望個所へ開口部を形成し、ソース金属電
極４８とドレイン金属電極４９を含む金属配線を、周知
の方法を用いて形成し、図１５に示す半導体装置を形成
した。

【００８４】本実施例において形成された半導体装置
は、ｐ型高濃度多結晶Ｓｉ領域３８が薄い重合せ絶縁膜
３４を介してチャネル直下に構成されているため、チャ
ネルを構成する単結晶Ｓｉ膜３５の不純物濃度が１×１
０¹⁵／ｃｍ³と低いにもかかわらず、実効ゲート長０．
１μｍ、ドレイン電圧２Ｖという条件においても、パン
チスルーを生じることなしに正常に動作することが確認
された。また、この条件におけるソース・ドレイン電流
も、チャネル不純物濃度を高くしてパンチスルーを防止
した同一寸法の従来構造ＳＯＩトランジスタに比べて、
約１．５倍の大電流が得られた。さらに、実効ゲート長
が０．１μｍと極度に短いにもかかわらず、ドレインコ
ンダクタンスが低ドレイン電圧では大きく、高ドレイン
電圧では小さい、いわゆる長チャネル特性が得られた。
そのため、本実施例において形成されたトランジスタを
用いて製造されたリングオシレータの遅延時間は、従来
ＳＯＩトランジスタを用いた場合の特性に比べて約１／
２倍となり、はるかに高速な動作特性が達成された。こ
のような大電流および高速動作は、本実施例において形
成されたトランジスタの、チャネル領域における不純物
濃度が低く、移動度が劣化しないために得られたものと
考えられる。製造工程中に高温度の熱処理が行なわれて
いるにもかかわらず、チャネル領域の不純物濃度が低く
保たれたのは、多結晶Ｓｉ膜内の高濃度不純物領域３８
からのボロンの拡散が、薄い重合せ絶縁膜３４によって
完全に阻止されたためと考えられる。

【００８５】重合せ絶縁膜３４に代えて、同じ膜厚を有
する単一の酸化シリコン膜を用いた場合は、ソース・ド
レイン電流が従来のＳＯＩトランジスタの１．１から
１．２倍程度に過ぎず、窒化シリコン膜と酸化シリコン
膜の重合せ膜が、不純物拡散阻止に極めて有効であるこ
とが確認された。重合せ絶縁膜３４としては、不純物拡
散阻止能力以外に、単結晶Ｓｉ膜３５との間で電荷の充
放電が直接起こらないように、比誘電率を考慮して、酸
化シリコン膜換算での実効トンネル膜厚が３．５ｎｍ以
上であることが好ましく、また、パンチスルー抑制効果
を考慮して、シリコン酸化シリコン膜換算で１００ｎｍ
以下が好ましく、１０ｎｍ以下にするのが最も好まし
い。上記重合せ絶縁膜３４の最適膜厚は、高濃度不純物
領域３８に導入された不純物の種類および濃度にも依存
する。高濃度不純物多結晶Ｓｉ領域３８への導入不純物
濃度は、パンチスルー抑制効果の観点から５×１０¹⁷／
ｃｍ³以上、イオン注入時の単結晶Ｓｉ膜５への結晶性
破壊防止の観点から１×１０¹⁹／ｃｍ³以下であること
が好ましい。

【００８６】本実施例において得られたトランジスタを
用いて製造されたリングオシレータの高い動作速度は、
ドレイン寄生容量の低減効果にも起因する。すなわち、
本実施例の半導体装置は、図１６から明らかなように、
高濃度不純物領域３８とドレイン拡散層４５の端部間に
は、重合せ絶縁膜３４と低濃度単結晶Ｓｉ膜３５が介在
されている。このような構造のドレイン・支持基板間容
量は、高濃度不純物領域３８とドレイン拡散層４５の端
部の間に、重合せ絶縁膜３４のみが介在され、低濃度単
結晶Ｓｉ膜３５が介在されていない場合のドレイン・支
持基板間容量の約１／３に低減されることが認められ
た。このような顕著な効果は、ドレイン拡散層端部から
発し、高濃度不純物領域８に終端する電気力線が、低濃
度単結晶Ｓｉ膜３５によって分散され、寄生容量が大き
く低減されたために得られたものであり、したがって、
高濃度不純物領域３８内における不純物分布を、チャネ
ル中央部直下では高濃度とし、ドレイン接合に接近する
に従って低濃度になるようにすれば、ドレイン・支持基
板間寄生容量をさらに低減できる。

【００８７】本実施例において、半導体装置を製造する
ＳＯＩ基板として多結晶高抵抗Ｓｉ膜３３を有する多層
構造のＳＯＩ基板を用いた。上記Ｓｉ膜３３は単結晶膜
ではなく多結晶あるいは非晶質膜であることが好まし
い。多結晶あるいは非晶質膜は結晶粒界が存在している
ため、不純物含有量が同じであっても、極めて活性化さ
れ難く、過渡的動作に対する応答が極めて遅い。そのた
め、高抵抗多結晶Ｓｉ膜３３は接地電位に対して実効的
に開放状態にあり、このような理由から、寄生容量を低
減するために、上記Ｓｉ膜３３は多結晶あるいは非晶質
膜であることが望ましい。

【００８８】〈実施例８〉図１６およびず１７は本発明
の他の実施例を示す断面図である。上記実施例７におい
て、浅いソース拡散層４１およびドレイン拡散層４２の
接合深さを５０ｎｍとし、第二のソース拡散層４４およ
びドレイン拡散層４５を形成する代りに、浅いソース拡
散層４１およびドレイン拡散層４２の露出された表面
に、高濃度に燐が添加された厚さ１００ｎｍの単結晶Ｓ
ｉ膜を選択エピタキシャル法によって形成して、積上げ
ソース拡散層１４１および積上げドレイン拡散層１５１
を形成した。なお、本実施例においては、上記実施例７
におけるＷ膜１６の形成は行なわなかった。

【００８９】以下、上記実施例７と同じの製造工程に従
って処理を行ない、図１７に示す半導体装置を完成し
た。本実施例において形成された半導体装置において
は、上記実施例７の場合と同様に、同一寸法の従来のＳ
ＯＩトランジスタに比べて、パンチスルーを生じること
なしに、電流を約１．５倍に増大させることができた。
このような電流増大の効果は、単結晶Ｓｉ膜が低濃度で
あるのに加えて、積上げソース拡散層１４１を使用する
ことによってＷ膜１６を省略することができ、ソース抵
抗が低減されたためと考えられる。本実施例の半導体装
置を用いて形成されたリングオシレータの遅延特性は、
上記実施例７の半導体装置を用いた場合と同様に高速で
あった。このような効果は、高濃度不純物領域３８に終
端する電気力線が、上記実施例７の場合と同様に、低濃
度単結晶Ｓｉ膜３５によって分散され、寄生容量が著し
く低減されたために達成されたことを意味する。

【００９０】〈実施例９〉図１８は本発明の他の実施例
を示す断面図である。上記実施例８において、積上げソ
ース拡散層１４１および積上げドレイン拡散層１５１を
形成した後、タングステン膜４６を全面に形成した後、
不要部分を除去して、上記ソースおよびドレイン拡散層
１４１、１５１の露出部分上のみに選択的に残した。上
記タングステン膜１６はＷ、Ｔｉ、Ｍｏ、Ｔａ、Ｃｏ、
Ｎｉ、Ａｌ等の金属膜、またはその金属珪化膜であって
もよい。タングステン膜４６を上記ソースおよびドレイ
ン拡散層１４１、１５１の露出部分上に選択的に残した
後、上記実施例８と同様に処理して半導体装置を製造し
た。

【００９１】本実施例によって形成された半導体装置
は、上記実施例７の半導体装置と同様に、同一寸法の従
来のＳＯＩトランジスタに比べて、パンチスルーを生じ
ることなしに、電流は約１．５倍のに増大した。本実施
例の半導体装置においては、タングステン膜４６が用い
られているため、上記実施例８の半導体装置よりも、さ
らにソース抵抗が低減されたものと考えられる。

【００９２】〈実施例１０〉図１９は、本発明の半導体
装置を論理回路装置の構成に適用した例を示すである。
図１９は複合ゲート回路の例であるが、本発明の半導体
装置によって複合ゲート回路にＮＡＮＤ回路とＮＯＲ回
路を含む論理回路に適用した。図１９に示した複合回路
は、Ｖｏｕｔ＝Ｖ₁・Ｖ₂＋Ｖ₃・Ｖ₄なる論理演算を行う回
路であり、上記演算をＮＡＮＤ回路とＮＯＲ回路の組合
せで構成することによってトランジスタ数を１／２に低
減できた。

【００９３】本発明の半導体装置を用いることによっ
て、従来の論理回路装置に比べて遅延時間を２０％以上
低減することができた。これは、ＳＯＩ構造による寄生
容量低減効果および上記各実施例において示した電流の
増大と低電圧におけるドレインコンダクタンスの大幅な
向上によって得られたものである。

【００９４】〈実施例１１〉図２０は、本発明の半導体
装置を用いて構成された随時書込み読出し型記憶装置
（ＤＲＡＭ）の例を示す図である。一記憶単位であるメ
モリセルは、図２０（ｂ）に示したように、一つの本発
明の半導体装置と一つの容量素子Ｃｓの直列接続により
構成され、データ伝達線であるビット線および入出力制
御のワード線に接続される。この随時書込み読出し型記
憶装置は、図２１（ａ）に示したように、メモリセルが
行列状に配置されたメモリセルアレイと制御用周辺回路
から構成されるが、周辺回路も本発明の半導体装置を用
いて構成した。メモリセル選択のアドレス信号端子数を
低減するため、列アドレス信号と行アドレス信号をずら
し多重化して印加するが。ＲＡＳとＣＡＳは、それぞれ
パルス信号であり、クロック発生器１および２を制御し
てアドレス信号を行デコーダと列デコーダに振分けてい
る。緩衝回路であるアドレスバッファにより行デコーダ
および列デコーダに振分られたアドレス信号に従って、
特定のワード線、およびビット線が選択される。各ビッ
ト線には、フリップフロップ型増幅器によるセンスアン
プが接続され、メモリセルから読出された信号を増幅す
る。パルス信号ＷＥは書込みクロック発生器を制御する
ことにより、書込みと読出しの切換えが制御される。Ｄ
は書込みおよび読出し信号である。

【００９５】本実施例の随時書込み読出し型記憶装置
を、本発明の半導体装置を用いて構成することにより、
アクセス時間を従来比で３０％以上低減できるた。さら
に、リフレッシュ特性も１6メガビットメモリ構成にお
いて、最悪で０．５秒と従来に比べて約１０倍に向上す
ることができた。このような高速化は、ＳＯＩ構造によ
る寄生容量の低減および大電流化によって得られたもの
である。リフレッシュ特性の向上はＳＯＩ構造による接
合面積の低減と基板浮遊効果の解消によって閾電圧変動
のなくなったためである。

【００９６】〈実施例１２〉図２１は本発明の半導体装
置を用いて構成された常時書込み読出し型記憶装置（Ｓ
ＲＡＭ）の例を示す図である。一記憶単位であるメモリ
セルは、図２１（ｂ）に示したように、本発明による相
補型ＭＯＳ二組と信号の入出力を制御する二つのＭＯＳ
（トランスファＭＯＳと称される）で構成される。本Ｓ
ＲＡＭは、図２１（ａ）に示したように、メモリセルが
行列状に配置されたメモリセルアレイと制御用周辺回路
で構成されるが、周辺回路も本発明の半導体装置により
構成した。本実施例の構成は基本的に前記実施例５のも
のとほぼ同一であるが、ＳＲＡＭの高速性、低消費電力
性を図るためにアドレス遷移検出器を設け、これによっ
て発生したパルスによって内部回路が制御される。さら
に、アドレスバッファからデコーダまでの回路を高速化
するため、行デコーダをプリデコーダと主デコーダの二
段によって構成されている。チップセレクトは、信号Ｃ
ＳびＷＥによって、情報の書込みおよび読出し時のデー
タの競合を避け、かつ書込みサイクル時間と読出しサイ
クル時間をほぼ同じにして、高速動作を可能にするため
の回路である。

【００９７】本実施例の常時書込み読出し型記憶装置
を、本発明の半導体装置を用いて構成することにより、
電源電圧を３．５Ｖから２．０Ｖに低減でき、かつアク
セス時間を従来比で３０％以上低減できた。このような
効果は、ＳＯＩ構造による寄生容量の低減と本発明によ
る大電流化、および低電圧におけるドレインコンダクタ
ンスの大幅な向上によって得られたものである。さら
に、基板浮遊効果の解消によって閾電圧変動がなくな
り、センスアンプの動作範囲が縮小されて高速動作が実
現された。

【００９８】〈実施例１３〉本実施例は上記実施例７〜
９に示した半導体装置を用いて計算機を構成した例であ
り、図１２を用いて説明する。本実施例は、命令や演算
を処理するプロセッサ５００が、複数個並列に接続され
た高速大型計算機に、本発明の半導体装置を、使用した
例である。本実施例では本発明による半導体装置が従来
のバイポーラトランジスタを用いた集積回路よりも集積
度が高く低価格であるため、命令や演算を処理するプロ
セッサ５００、システム制御装置５０１および主記憶装
置５０２等を１辺が１０から３０ｍｍの本発明の半導体
装置で構成した。

【００９９】これら命令や演算を処理するプロセッサ５
００、システム制御装置５０１および化合物半導体装置
からなるデータ通信インタフェース５０３を同一セラミ
ック基板５０６に実装した。また、データ通信インタフ
ェース５０３、およびデータ通信制御装置５０4を同一
セラミック基板５０７に実装した。これらセラミック基
板５０６、５０７および主記憶装置５０２が実装された
セラミック基板を大きさは、１辺が約５０ｃｍ程度ある
いはそれ以下の基板に実装し、計算機の中央処理ユニッ
ト５０８を形成した。この中央処理ユニット５０８内デ
ータ通信や、複数の中央処理ユニット間データ通信、あ
るいはデータ通信インタフェース５０３と入出力プロセ
ッサ５０５を実装した基板５０9との間のデータの通信
は図中の両端矢印線で示される光ファイバ５１０を介し
て行われた。

【０１００】この計算機では命令や演算を処理するプロ
セッサ５００、システム制御装置５０１、および主記憶
装置５０２等の本発明による半導体装置が並列で、かつ
高速に動作し、またデータの通信が光を媒体に行われる
ため、１秒間当たりの命令処理回数を大幅に増加するこ
とができた。

【０１０１】〈実施例１４〉本実施例は、本発明の半導
体装置を用いて構成された信号伝送処理装置、特に非同
期伝送方式（ＡＴＭ交換器と称される）に関する信号伝
送処理装置を構成した例であり、図１１を用いて説明す
る。

【０１０２】図１１において、光ファイバーによって極
めて高速で直列的に伝送されてきた情報信号を電気信号
に変換し（Ｏ／Ｅ変換）、かつ並列化（Ｓ／Ｐ変換）さ
せる装置を介して、本発明の半導体装置により構成され
る集積回路（ＢＦＭＬＳＩ）に導入した。この集積回路
で番地付処理された電気信号は、直列化（Ｐ／Ｓ変換）
および光信号化（Ｅ／Ｏ変換）されて光ファイバーで出
力される。上記ＢＦＭＬＳＩは、多重器（ＭＵＸ）、バ
ッファメモリ（ＢＥＭ）および分離器（ＤＭＵＸ）によ
って構成される。このＭＦＭＬＳＩは、メモリ制御ＬＳ
Ｉおよび空アドレス振分け制御の機能を有するＬＳＩ
（空アドレスＦＩＦＯメモリＬＳＩ）によって制御され
る。本信号伝送処理装置は伝送すべき番地と無関係に送
られてくる高速伝送信号を所望番地に高速で伝送するス
イッチの機能を有する装置である。ＢＦＭＬＳＩは入力
光信号の伝送速度に比べて著しく動作速度が遅いため、
入力信号を直接スイッチングできず、入力信号を一時記
憶させ、記憶された信号をスイッチングしてから超高速
な光信号に変換して所望番地に伝送する方式を用いた。
ＢＦＭＬＳＩの動作速度が遅ければ、大きな記憶容量が
要求される。本実施例のＡＴＭ交換器に於いては、ＢＦ
ＭＬＳＩが本発明の半導体装置により構成されることに
より、従来のＢＦＭＬＳＩに比べて動作速度が３倍と高
速であり、かつ低価格であるため、ＢＦＭＬＳＩの記憶
容量を従来比で約１/３と低減することがとができ、こ
れにより、ＡＴＭ交換器の製造原価を低減することがで
きた。

【０１０３】

【発明の効果】上記実施例から明らかなように、本発明
によれば、極めて薄いＳＯＩ層直下に薄い酸化膜と、外
部から絶縁されたＳｉ層を、この薄い酸化膜の下に形成
し、さらに、このＳｉ層の下に厚い酸化膜および支持基
板を重ねて形成したことにより、前記ＳＯＩ層に形成さ
れたＭＯＳトランジスタの短チャネル効果の抑制、ソー
ス・ドレイン耐圧の向上およびドレイン接合容量の低減
に極めて有効である。すなわち、極めて薄ＳＯＩ層直下
の薄い酸化膜を介して、外部から絶縁された前記Ｓｉ層
が存在することにより、ゲート電極直下のドレイン電界
が緩和されて、ソース・ドレイン耐圧が向上する。さら
に、チャネル領域直下の薄い酸化膜を介した前記Ｓｉ層
をチャネル領域と同一導電型の高濃度とすることによ
り、チャネル領域のパンチスルー現象を抑制する働きを
するため、従来のように短チャネル効果の抑制にチャネ
ル領域を高濃度にする必要がない。このため、伝達コン
ダクタンスの劣化が生ぜず、従来の超薄膜ＳＯＩ層に形
成したＭＯＳトランジスタに比べて２割以上の大電流化
を図ることができる。

【０１０４】また、薄い酸化膜直下に設けた、外部から
絶縁された前記Ｓｉ層は、電位が固定されない構造とな
っているため、ドレイン拡散層の接合容量成分は、薄い
酸化膜、前記Ｓｉ層、および厚い酸化膜によるそれぞれ
の容量の直列接続となり、従来のＳＯＩ構造の厚い酸化
膜による容量単独よりも低減することができる。

【０１０５】さらに、前記大電流化は、超薄膜ＳＯＩ層
の層厚で電流経路が制限されないように厚いソース・ド
レイン引出し電極を用いているため、超薄膜ＳＯＩ層の
層厚がさらに薄膜化された超微細ＭＯＳトランジスタに
おいても制限されることがないという効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例を示す断面図、

【図２】従来のＳＯＩ構造を有する半導体装置を示す断
面図、

【図３】従来のＳＯＩ構造および通常のＳｉ基板上に形
成されたＭＯＳトランジスタの特性を比較した図、

【図４】本発明の製造方法を説明するための工程図、

【図５】本発明の製造方法を説明するための工程図、

【図６】本発明の製造方法を説明するための工程図、

【図７】本発明の他の実施例を示す断面図、

【図８】本発明の他の実施例を示す断面図、

【図９】本発明の半導体基板の製造方法を示す断面図、

【図１０】本発明の半導体基板の製造方法を従来の製造
方法に適用した例を示す断面図、

【図１１】本発明の半導体装置を信号伝送処理装置に適
用した一実施例を示図、

【図１２】本発明の半導体装置を高速大型計算機のプロ
セッサなどに適用した例を示す図、

【図１３】本発明の他の実施例を説明するための工程
図、

【図１４】本発明の他の実施例を説明するための工程
図、

【図１５】本発明の他の実施例を説明するための工程
図、

【図１６】本発明の他の実施例を示す断面図、

【図１７】本発明の他の実施例を示す断面図、

【図１８】本発明の他の実施例を示す断面図、

【図１９】本発明の半導体装置を論理回路装置に適用し
た例を示す図、

【図２０】本発明の半導体装置を随時書込み読出し記憶
装置に適用した例を示す図、

【図２１】本発明の半導体装置を常時書込み読出し記憶
装置に適用した例を示す図。

【符号の説明】

１、１ａ……支持基板、２……厚い酸化膜、３……
ＳＯＩ層、４……ゲ-ト酸化膜、５、６……ゲート電
極、７……ゲート保護絶縁膜、８……ｎ型ソース拡散
層、９……ｎ型ドレイン拡散層、１０……ｐ型ドレイ
ン拡散層、１１……ｐ型ソース拡散層、１２……高融
点金属珪化膜、１３……配線保護絶縁膜、１４……接
地電位線、１５……出力端子線、１６……電源電圧
供給線、１７……ｎ型低抵抗Si膜、１８……ｐ型低抵
抗Si膜、１９、２０……レジスト膜、２１……酸化
膜、２２……素子間分離絶縁膜、２３……ｎ型ソース
引出し電極、２４……ｎ型ドレイン引出し電極、２５
……ｐ型ドレイン引出し電極、２６……ｐ型ソース引
出し電極、３１……Ｓｉ膜、３１´……支持基板、
３３……高抵抗Ｓｉ膜、３３´……重ね会わせ絶縁膜、
４１……ｐ型Ｓｉ膜、４１´……浅いソース拡散層、
４２……ｎ型Ｓｉ膜、４２……ｎ型Ｓｉ膜４２´……浅いドレイン拡散層、４３……高抵抗Ｓｉ
層領域、４３´……ゲート側壁絶縁膜、４４……深いソ
ース拡散層、４５……深いドレイン拡散層、４６……金
属膜、４７……配線保護絶縁膜。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所 9056−4ＭＨ０１Ｌ 29/78 ６１６Ｓ 9056−4Ｍ６２７Ｄ

Claims

【特許請求の範囲】

【請求項１】支持基板の表面上に形成された第１の絶縁
膜と、当該第１の絶縁膜上に形成されると共に外部から
絶縁された半導体膜と、当該半導体膜上に形成された第
２の絶縁膜と、当該第２の絶縁膜上に形成された単結晶
半導体膜と、当該単結晶半導体膜内に所定の間隔を介し
てそれぞれ形成された上記単結晶半導体膜と反対導電型
を有する領域と、上記単結晶半導体膜上に形成された第
３の絶縁膜と、当該第３の絶縁膜上に形成された電極を
有することを特徴とする半導体装置。
【請求項２】上記外部から絶縁された半導体膜は、上記
単結晶半導体膜内に所定の間隔を介してそれぞれ形成さ
れた領域とは反対導電型の不純物が添加されて成る請求
項１記載の半導体装置。
【請求項３】上記外部から絶縁された半導体膜は、上記
単結晶半導体膜内に所定の間隔を介してそれぞれ形成さ
れた領域の少なくとも底面と接する部分の導入不純物を
打ち消す程度に高抵抗に形成して成る請求項２記載の半
導体装置。
【請求項４】請求項１〜３のいずれか１項に記載の半導
体装置が同一支持基板上に互いに分離されて複数個構成
され、上記半導体装置間の分離領域における上記半導体
膜および上記単結晶半導体膜が絶縁膜に置換されて構成
されることを特徴とする半導体装置。
【請求項５】上記第１の絶縁膜の厚さは、第２の絶縁膜
および第３の絶縁膜並びに上記単結晶半導体膜の厚さよ
りも厚く形成されて成る請求項１〜４のいずれか１項に
記載の半導体装置。
【請求項６】上記電極がゲート電極となり、上記反対導
電型を有する領域が各々ソース領域およびドレイン領域
となるＭＯＳトランジスタである請求項１〜５のいずれ
か一に記載の半導体装置。
【請求項７】上記ＭＯＳトランジスタのソースおよびド
レイン領域の所定領域上に、それぞれ導電性半導体膜が
形成されて成る請求項６記載の半導体装置。
【請求項８】上記ＭＯＳトランジスタは相補型トランジ
スタである請求項６又は７記載の半導体装置。
【請求項９】上記第二の絶縁膜は少なくとも二種類の絶
縁膜からなる積層膜からなることを特徴とする請求項１
に記載の半導体装置。
【請求項１０】支持基板上に順次積層して形成された第
一の絶縁膜、第一の半導体膜、第二の絶縁膜および単結
晶半導体膜と、当該単結晶半導体膜に構成されたＭＯＳ
型トランジスタを具備し、上記単結晶半導体膜に形成さ
れた上記ＭＯＳ型トランジスタのチャネル領域直下の上
記第一の半導体膜には、上記単結晶半導体膜内に上記チ
ャネル領域を介して互いに離間して形成された上記ＭＯ
Ｓトランジスタのソース領域およびドレイン領域どは逆
の導電型を有する高濃度不純物領域が形成されているこ
とを特徴とする半導体装置。
【請求項１１】上記高濃度不純物領域と上記ドレイン領
域の間の最短領域には、上記第二の絶縁膜および上記単
結晶半導体膜の低不純物濃度領域が介在していることを
特徴とする請求項９若しくは１０に記載の半導体装置。
【請求項１２】上記第二の絶縁膜は少なくとも二種類の
絶縁膜からなる積層膜であり、かつ上記第一の絶縁膜よ
り膜厚が小さいことを特徴とする請求項９から１１のい
ずれか一に記載の半導体装置。
【請求項１３】上記第二の絶縁膜は少なくともシリコン
窒化膜を含むことを特徴とする半請求項９から１２のい
ずれか一に記載の半導体装置。
【請求項１４】上記第２の絶縁膜はシリコン窒化膜とシ
リコン酸化膜の積層膜からなり、かつ上記シリコン窒化
膜は上記上記単結晶半導体膜の側に配置されていること
を特徴とする請求項１３に記載の半導体装置。
【請求項１５】上記ドレイン領域は、浅い接合を有する
第一領域と当該第１の領域より深い接合を有する第２の
領域からなることを特徴とする請求項６から８、１０お
よび１１のいずれか一に記載の半導体装置。
【請求項１６】上記第２の絶縁膜の膜厚は、シリコン酸
化膜に換算して３．５ｎｍ以上３０ｎｍ以下であること
を特徴とする請求項１から１５のいずれか一に記載の半
導体装置。
【請求項１７】上記ドレイン拡散層直下の上記第一の半
導体膜は、高抵抗であることを特徴とする請求項６から
８、１０、１１および１６のいずれか一に記載の半導体
装置。
【請求項１８】第１の絶縁膜を表面に形成した支持基板
となる第１の単結晶半導体基板と、第２の絶縁膜および
半導体膜を順次形成した第２の単結晶半導体基板とを、
上記第１の絶縁膜と上記半導体膜とが対向するように貼
合せるウエーハ貼合せ工程と、このウエーハ貼合せ工程
後に上記第２の単結晶半導体基板を所要の厚さに薄くし
た単結晶半導体膜を形成する薄化工程とを有することを
特徴とする半導体装置の製造方法。
【請求項１９】第１の絶縁膜を表面に形成した支持基板
となる第１の単結晶半導体基板と、第２の絶縁膜および
半導体膜を順次形成した第２の単結晶半導体基板とを、
上記第１の絶縁膜と上記半導体膜とが対向するように貼
合せるウエーハ貼合せ工程を経た後、上記第２の単結晶
半導体基板を所要の厚さに薄くした単結晶半導体膜を形
成する薄化工程によりシリコン・オン・インシュレータ
構造の半導体基板を製造する半導体基板の製造方法にお
いて、上記第１の単結晶半導体基板は、上記第２の単結
晶半導体基板の結晶引き上げ速度よりも速い速度で形成
したものを用いることを特徴とする半導体基板の製造方
法。
【請求項２０】第１の絶縁膜を表面に形成した支持基板
となる第１の単結晶半導体基板と、第２の単結晶半導体
基板とを、上記第１の絶縁膜と第２の単結晶半導体基板
とが対向するように貼合せるウエーハ貼合せ工程を経た
後、上記第２の単結晶半導体基板を所要の厚さに薄くし
た単結晶半導体膜を形成する薄化工程によりシリコン・
オン・インシュレータ構造の半導体基板を製造する半導
体基板の製造方法において、上記第１の単結晶半導体基
板は、上記第２の単結晶半導体基板の結晶引き上げ速度
よりも速い速度で形成した基板を用いることを特徴とす
る半導体基板の製造方法。