JPH10189959A

JPH10189959A - 半導体装置

Info

Publication number: JPH10189959A
Application number: JP8349413A
Authority: JP
Inventors: Katsutada Horiuchi; 勝忠堀内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-12-27
Filing date: 1996-12-27
Publication date: 1998-07-21

Abstract

(57)【要約】【課題】絶縁膜上の単結晶半導体層に構成されたｐ型
ＭＩＳＦＥＴにおいては、基板浮遊効果の解消を行うこ
とができない。【解決手段】絶縁膜上の単結晶半導体装置に構成され
たＭＩＳＦＥＴを有する半導体装置において、ＭＩＳＦ
ＥＴのソース／ドレイン拡散層底部に接して再結合中心
として作用する結晶欠陥領域を形成する。【効果】ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの何
れに対しても基板浮遊効果の解消を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、絶縁膜上の単結晶半導体層に構成されたＭＩ
ＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield
Ｅffect Ｔransistor)を有する半導体装置に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】絶縁膜上の単結晶半導体層にＭＯＳＦＥ
Ｔ(Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔr
ansistor）を構成する手法はＳＯＩ（Ｓilicon Ｏn Ｉn
sulator)構造として公知であり、図１５に示されるごと
き構造が１９９５年春季応用物理学会講演予稿集７５５
頁等に記載されている。ＭＯＳＦＥＴは、支持基板１か
ら厚い埋め込み絶縁膜２によって隔離された単結晶シリ
コン(Ｓｉ)層３０に構成されている。図１５において、
符号４は素子分離絶縁膜、符号５はゲート絶縁膜、符号
６１はゲート電極、符号７はゲート保護絶縁膜、符号８
はゲート側壁絶縁膜、符号９及び符号１０はｎ型高濃度
拡散層で各々ソース、ドレイン領域である。

【０００３】図２に示すように、ＳＯＩ構造はＭＯＳＦ
ＥＴの直下に厚い埋込み絶縁膜２を有しているため、通
常の半導体基板を用いた構造に比べてドレイン接合容量
及び配線寄生容量を１／１０程度に低減できる特徴を有
している。更に、ＭＯＳＦＥＴが支持基板１から絶縁分
離されているため、α線照射による誤動作及びラッチア
ップ現象を根本的に解消できる等の特徴を有している。

【０００４】前記ＳＯＩ構造の技術的な課題は、単結晶
シリコン層３０が支持基板１から絶縁されているため、
ドレイン強電界等により発生した少数キャリアが単結晶
シリコン層３０内に過渡的に蓄積され、これによってＭ
ＯＳＦＥＴのしきい電圧値が変動する所謂基板浮遊効果
にある。基板浮遊効果は、少数キャリアの単結晶シリコ
ン層３０内蓄積による電位上昇に伴い、ソースからの多
数キャリア流入で生じる寄生バイポーラ効果でもある。
ｎ型ＭＯＳＦＥＴにおいては正孔が蓄積され、しきい電
圧値は負値方向に変動し、電流電圧特性に特異なこぶが
観測されたり、オフ状態における漏洩電流の増大、更に
はソース・ドレイン間耐圧の低下をもたらす。基板浮遊
効果は微小電流差の検出を要する差動増幅器やアナログ
回路にとっては致命的な問題となる。

【０００５】図１５に示すＭＯＳＦＥＴは、前述の基板
浮遊効果を解消するために提案された構造で、高濃度ソ
ース拡散層９内にゲルマニュウム(Ｇｅ)をイオン注入
し、Ｇｅ成分比で１０［％］程度のＳｉＧｅ混晶１６を
形成している。このＳｉＧｅ混晶１６の形成により、バ
ンドギャップが約０．１［ｅＶ］狭まり、ソース近傍に
おける正孔に対する拡散電位差が低減される。これによ
り、ドレイン近傍で発生し、単結晶Ｓｉ層３０に注入さ
れた正孔は容易にソース内に拡散して消滅する。伝導帯
ＥｃはＳｉＧｅ混晶１６により影響を受けず、多数キャ
リアである電子の振舞に悪影響は無いとされている。

【０００６】課題を同じくする他の従来公知例として、
特開平５−７５１２０号公報及び特開平６−２９１１４
２号公報がある。前者の従来公知例は、ｎ型高濃度ソー
ス散層内に埋込み絶縁膜と接する構成でｐ型高濃度領域
を設け、このｐ型高濃度領域をコレクタとするｐｎｐ寄
生バイポーラにより、ｎ型高濃度ソース拡散層に注入さ
れた正孔を消滅せんとするものである。後者の従来公知
例は、ｎ型高濃度ソース拡散層底部に接してｐ型拡散層
を別途構成するものである。ｐ型拡散層は、正孔の発生
箇所であるｐ型ＳＯＩ基板と側面で接している。この構
造においては、発生した正孔がｐ型拡散層にも分散され
るため、チャネル形成領域における正孔密度が相対的に
低下し、基板浮遊効果が低減される。

【０００７】

【発明が解決しようとする課題】図１５に示す構造にお
いて、ＳｉＧｅ混晶１６の存在は、ｐ型ＭＯＳＦＥＴに
おいても、ソース拡散層近傍における価電子帯の拡散電
位差を解消し、伝導帯の拡散電位差が保存される。この
状況は多数キャリアである正孔によってパンチスルー現
象を引き起こし、ゲート電位で制御できなくなることを
意味する。また、逆に単結晶シリコン層３０に注入され
た少数キャリアの電子はソース内に注入されず、基板浮
遊効果を解消できないことを意味する。即ち、基板浮遊
効果の解消はｎ型ＭＯＳＦＥＴに限られる。

【０００８】また、図１５に示す構造では基板浮遊効果
解消が十分ではなく、基板浮遊効果解消を更に推し進め
るためにはＳｉＧｅ混晶１６におけるＧｅの混晶比の上
昇を伴う。これに伴い、結晶歪みの発生による接合リー
ク電流の増加、更には接合破壊をもたらす致命的な問題
を生じる。

【０００９】特開平５−７５１２０号公報に記載の構造
において、ｐｎｐ寄生バイポーラのベースとして作用す
ベきｎ型拡散層が高濃度で構成されているため、ｐ型Ｓ
ＯＩ基板から正孔がｎ型高濃度ソース拡散層に注入され
るには拡散電位が高すぎ、正孔注入効率が極端に低くな
る。仮りに正孔が注入されたとしても、コレクタとして
作用すベきｐ型高濃度領域自体が正孔の再結合中心とし
て作用するものでなく、正孔の吸入が保持できない。ｐ
型高濃度領域自体に正孔消滅機構を有しない場合、正孔
の流れを保持するためには、コレクタとして作用するｐ
型高濃度領域はｎ型高濃度ソース拡散層に対して負電圧
が印加されなければならない。コレクタ端子が開放状態
ではコレクタ電流が流れないのは自明であり、ｐ型ＳＯ
Ｉ基板に発生した正孔を引き抜くことは原理的に不可能
である。

【００１０】特開平６−２９１１４２号公報に記載の構
造においては、発生した正孔が消滅するものでなく、本
質的な解決とはならない。特に、基板浮遊効果を図るた
めには、ｐ型拡散層領域面積を大きくする必要があり、
微細化、低寄生容量化及び高速動作化に反する。

【００１１】本発明の目的は、ｎ型ＭＩＳＦＥＴ及びｐ
型ＭＩＳＦＥＴに適用可能な基板浮遊効果解消技術を提
供することにある。

【００１２】本発明の他の目的は、接合特性の劣化を伴
うことなく、基板浮遊効果解消を更に推し進めることが
可能な技術を提供することにある。

【００１３】本発明の他の目的は、微細化及び高速動作
化に特に有効な超薄膜ＳＯＩ構造の基板浮遊効果解消に
関し、簡便で廉価な製造方法で実現可能な技術を提供す
ることにある。

【００１４】本発明の他の目的は、製造工程の簡略化及
び製造原価の低減化を図ることが可能な技術を提供する
ことにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１６】

【課題を解決するための手段】本発明の動作原理を要約
する。本発明は単結晶シリコン層が極めて薄く、完全空
乏化されたＭＩＳＦＥＴに特に有効であり、理解を容易
にする為に完全空乏型のｎ型ＭＩＳＦＥＴを例として説
明する。ｐ型ＭＩＳＦＥＴに関しては導電型を反対導電
型に置換えることにより同様に作用させることができ
る。

【００１７】ドレイン近傍で発生した正孔を速やかにソ
ース拡散層内に注入、消滅させる手段として、正孔に対
して再結合中心として作用する領域をソース底面接合の
一部で接するごとく構成する。正孔消滅に要する電子は
ｎ型高濃度ソース拡散層領域から供給される。再結合中
心による正孔消滅機構として結晶欠陥等に基づく再結合
中心を利用する。再結合中心として作用する結晶欠陥の
形成はｎ型低濃度拡散層における正孔に対する拡散電位
差を増大させない元素によるイオン注入を施し、ＳＯＩ
層底面部を非晶質化させる。前記非晶質はその後の短時
間高温熱処理においても底部が絶縁膜であるため再結晶
化熱処理による単結晶化はゲート直下の単結晶半導体層
側面部を除いて行なわれず、多結晶化が進行するだけで
ある。前記多結晶又は非晶質性は熱処理条件により制御
可能であり、再結合中心特性を制御できる。

【００１８】前記構成において、ソース接合底部は埋込
み絶縁膜に達しない接合深さになるごとく設定する。即
ち、ソース接合底部と埋込み絶縁膜との間には低濃度の
極めて薄い単結晶シリコン層領域が残置された構成と
し、ソース接合底部の一部に再結合中心機構が極在する
ごとく構成する。ドレイン近傍で発生した正孔はソース
接合底部の極めて薄い低濃度単結晶シリコン層領域を経
て再結合中心領域で消滅される。前記構成はＭＩＳＦＥ
Ｔの対称性からドレイン領域にも同様に構成される。ド
レイン底面接合の一部に極在する再結合中心領域はドレ
イン電圧印加により接合リーク箇所として作用する。し
かしながら、ドレイン接合底部の極めて薄い低濃度単結
晶シリコン層はドレイン電圧印加による空乏層が埋込み
絶縁膜に達し、ソース方向への電荷の経路を遮断するご
とく働き、リーク電流の発生は抑止される。

【００１９】ＭＩＳＦＥＴを有する半導体装置として、
ｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴを有する半導体
装置に本発明手法を適用するに当り、ｎ型ＭＩＳＦＥＴ
とｐ型ＭＩＳＦＥＴを各々個別に適用することは製造工
程数の増加及び良品歩留まりの低下を招き、製造コスト
の上昇につながる。従って、再結合中心を形成するイオ
ン注入源としてはｎ型低濃度拡散層及びｐ型低濃度拡散
層における少数キャリアに対する拡散電位差を増大させ
ない元素を同一工程でｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳ
ＦＥＴの各低濃度ソース拡散領域にイオン注入させ、再
結合を形成することが望ましい。

【００２０】前記観点からＳｉ半導体によるＭＩＳＦＥ
Ｔにおいてはイオン注入源としてＰ(燐)、Ｂ(ボロン)、
Ａｓ(砒素)、Ｓｂ(アンチモン)、Ｇａ(ゲルマニウム)の
ごとく容易に活性化してｎ型又はｐ型を形成する元素以
外の元素であることが望ましい。更に、イオン注入によ
り半導体基板を非晶質化する元素であることが望まし
く、原子質量が１０以下の元素は好ましくない。Ｓｉ半
導体内において拡散係数が異常に大きく信頼性を損なう
Ｎａ(ナトリウム)、Ｋ(カリウム)のごときアルカリ金
属、Ｍｇ(マグネシウム)を含むアルカリ土類金属も好ま
しくない。本発明においては半導体を構成するＳｉ、Ｇ
ｅ、Ｃ(炭素)等の１４族元素、Ｆ(フッ素)、Ｃｌ(塩素)
等のハロゲン元素、Ｎｅ(ネオン)、Ａｒ(アルゴン)等の
希ガス元素が好ましい。特に廉価で、供給も安定し、イ
オン化が容易で且つ安定なＳｉ、Ｃ、Ｎｅ、Ａｒ、Ｃｌ
等の元素が最も好ましい。

【００２１】半導体装置の形成方法としては、従来製造
方法に基づき所望の拡散層構造を有するソース・ドレイ
ン領域を１００［ｎｍ］以下の層厚を有する超薄膜ＳＯ
Ｉ層に形成した後、ソース電極との接続の為のコンタク
ト穴形成において、前記コンタクト穴から選択的に再結
合中心領域形成のイオン注入、例えばＳｉのイオン注入
をＳＯＩ層直下の厚い絶縁膜に達するごとく施して前記
酸化膜界面領域のＳＯＩ層を非晶質化させる。前記非晶
質領域は、その後の熱処理によっても界面部が単結晶化
されず、微少粒界よりなる多結晶化が進行し、再結合中
心として機能する。

【００２２】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２３】なお、発明の実施の形態を説明するための
全図において、同一機能を有するものは同一符号を付
け、その繰り返しの説明は省略する。

【００２４】また、各部の材質、導電型及び製造条件な
どは実施形態の記載に限定されるものではなく、それぞ
れ多くの変形が可能であることはいうまでもない。

【００２５】（実施形態１）図１は、本発明の実施形態
１である半導体装置の要部断面図であり、図２及び図３
は、前記半導体装置の製造方法を説明するための要部断
面図である。

【００２６】まず、支持基板１上に絶縁膜２を介在して
ｐ型単結晶シリコン(Ｓｉ)層３２が設けられたＳＯＩ基
板を用意する。支持基板１は単結晶シリコンで形成され
ている。絶縁膜２は５００［ｎｍ］厚のシリコン酸化膜
で形成されている。ｐ型単結晶シリコン層３２は、１０
０［ｎｍ］程度の膜厚及び１×１０¹⁶［atoms／cm³］程
度の不純物濃度に設定されている。また、ｐ型単結晶シ
リコン層３２は面方位(１００)に設定されている。

【００２７】次に、前記ｐ型単結晶シリコン層３２の主
面の非活性領域上に素子間分離絶縁膜４を形成し、その
後、前記ｐ型単結晶シリコン層３２の主面の活性領域上
に３．５［ｎｍ］厚のゲート絶縁膜５を形成し、その
後、ゲート電極６及びゲート保護絶縁膜７を形成する。
ゲート電極６はｐ型低抵抗多結晶シリコン膜で形成され
ている。ゲート絶縁膜５はシリコン熱酸化膜で形成され
ている。ゲート電極６のゲート長は１００［ｎｍ］であ
る。

【００２８】次に、前記ゲート保護絶縁膜７及びゲート
電極６を注入阻止マスクとして使用し、加速エネルギー
１０［Ｋｅｖ］、ドーズ量５×１０¹⁴［atoms／cm²］、
注入角度３０°の条件によりＡｓのイオン注入を行い、
その後、熱処理を施して、ｎ型高濃度ソース拡散層９１
及びｎ型高濃度ドレイン拡散層１０１を形成する。な
お、最終製造工程を経た単結晶シリコン層３２の厚さは
洗浄化処理等により減少し、６５［ｎｍ］となった。ま
た、ｎ型高濃度ソース拡散層９１及びｎ型高濃度ドレイ
ン拡散層１０１の接合深さは約４０［ｎｍ］であり、こ
れらの接合底面と絶縁膜２との間の単結晶シリコン層３
２の間隔は約２０［ｎｍ］となった。また、前記ｎ型不
純物イオン注入領域は熱処理後において単結晶性を維持
していた。

【００２９】次に、前記ＳＯＩ基板上の全面に１００
［ｎｍ］厚の堆積性絶縁膜を形成し、その後、前記堆積
性絶縁膜に異方性ドライエッチングを施し、ゲート電極
６の側壁部にゲート側壁絶縁膜(サイドウォールスペー
サ)８を形成する。ここまでの製造工程を図２に示す。

【００３０】次に、ソース抵抗の低減化を図る目的で化
学気相反応による１５０［ｎｍ］厚のタングステン(Ｗ)
膜１２を、露出しているシリコン面に選択的に形成す
る。タングステン膜１２は、スパッタリングによる全面
被着と、少なくともｎ型高濃度ソース拡散層９１及びｎ
型高濃度ドレイン拡散層１０１の表面を覆うごとくパタ
ーニングして形成しても良い。

【００３１】次に、前記ＳＯＩ基板上の全面に、燐が添
加されたシリコン酸化膜からなる配線保護絶縁膜１３を
形成し、その後、前記配線保護絶縁膜１３の所望箇所に
開口を形成する。

【００３２】次に、前記配線保護絶縁膜１３に形成され
た開口を通して、前記ｎ型高濃度ソース拡散層９１及び
ｎ型高濃度ドレイン拡散層１０１の下部の絶縁膜２界面
で濃度が最大となるごとく、ドーズ量１×１０¹⁴［atom
s／cm²］なる条件でＢ及びドーズ量３×１０¹⁵［atoms
／cm²］なる条件でＡｒの垂直イオン注入を行い、その
後、８００［℃］、１０分の熱処理を施す。ここまでの
製造工程で別途製造した試料についてその断面を透過型
電子顕微鏡により観測した結果、図３に示すように、絶
縁膜２界面近傍に微細粒径多結晶よりなるｐ型結晶欠陥
領域１１が形成されていることが明らかとなった。Ａｒ
のイオン注入はその最大濃度が絶縁膜２内になるごとく
加速エネルギーを設定してもよい。更に、別途実験の結
果、結晶欠陥領域１１を形成するためのイオン注入はイ
オン種としてＡｒでなくとも良く、Ｎｅ等の希ガス元
素、Ｆ、Ｃｌ等のハロゲン元素、及びＳｉ、Ｃ、Ｇｅ等
の１４族元素であっても同等の効果が得られることが判
明した。しかし、ＰのごとくＳｉ単結晶中でｎ型を構成
する元素のイオン注入では後述のごとく効果が得られな
いことが判明した。

【００３３】次に、公知の製造技術に基づき、配線金層
の蒸着とそのパターンニングを行い、ソース電極１４及
びドレイン電極１５を含む配線を形成することにより、
図１に示す半導体装置が形成される。

【００３４】このように製造されたＭＩＳＦＥＴを有す
る半導装置において、ＭＩＳＦＥＴのゲート電圧０
［Ｖ］におけるソース・ドレイン間耐圧は６．６［Ｖ］
となり、ソース内の結晶欠陥領域１１が構成されていな
い、同一寸法からなる従来のＳＯＩ構造のＭＩＳＦＥＴ
に比べて約３．６［Ｖ］向上し、通常の半導体基板に製
造された同一寸法のＭＩＳＦＥＴと同等の耐圧値を確保
することができた。

【００３５】また、電流電圧特性においてもキンク特性
と称される異常なこぶ状特性は観測されず、正常な特性
を示した。更に、ソース・ドレイン電流・ゲート電圧特
性において、従来のＳＯＩ構造のＭＩＳＦＥＴで観測さ
れた低ゲート電圧におけるリーク電流の存在も観測され
なかった。また、前記リーク電流及びしきい電圧値はド
レイン電圧を変化させても変化が見出せなかった。

【００３６】これらの特性から、本実施形態のＭＩＳＦ
ＥＴでは基板浮遊効果に伴う緒特性から完全に解消され
たことが明らかとなった。本実施形態のＭＩＳＦＥＴの
電流電圧特性は正常な特性を示し、ソース及びドレイン
内部に形成された結晶欠陥領域１１は何ら悪影響を及ぼ
さないことも判明した。

【００３７】なお、結晶欠陥領域１１の形成をＰのイオ
ン注入に基づいて形成した試料においては基板浮遊効果
解消が殆ど見出せなかった。本実施形態に基づく半導体
装置がＭＩＳＦＥＴの基板浮遊効果解消に有効なことか
ら、絶縁膜２に接して構成された結晶欠陥領域１１の多
結晶性が注入された正孔の再結晶中心として十分に作用
することが推測された。

【００３８】また、本実施形態に基づく半導体装置にお
いては、単結晶シリコン層３２の厚さが最終的に６５
［ｎｍ］と極めて薄く、ゲート電極６直下の単結晶シリ
コン層３２はしきい電圧値以上のゲート電圧条件で中性
領域が存在しない完全空乏状態が実現された。これによ
り駆動すべき容量が低減され、低電圧で大電流特性を得
ることができた。

【００３９】（実施形態２）図４は本発明の実施形態２
である半導体装置の要部断面図であり、図５は前記半導
体装置の製造方法を説明するための要部断面図である。

【００４０】まず、支持基板１上に絶縁膜２を介在して
ｐ型単結晶シリコン(Ｓｉ)層３２が設けられたＳＯＩ基
板を用意する。本実施形態のｐ型単結晶シリコン層３２
は、２００［ｎｍ］程度の膜厚に設定されている。

【００４１】次に、前記ｐ型単結晶シリコン層３２の主
面の非活性領域上に素子間分離絶縁膜４を形成し、その
後、前記ｐ型単結晶シリコン層３２の主面の活性領域上
に３．５［ｎｍ］厚のゲート絶縁膜５を形成し、その
後、ゲート電極６及びゲート保護絶縁膜７を形成する。

【００４２】次に、前記ゲート保護絶縁膜７及びゲート
電極６を注入阻止マスクとして使用し、加速エネルギー
１０［Ｋｅｖ］、ドーズ量５×１０¹⁴［atoms／cm²］、
注入角度３０°の条件によりＡｓのイオン注入を行い、
その後、短時間活性化熱処理を施して、高濃度浅接合ソ
ース３及び高濃度浅接合ドレイン３１を形成する。

【００４３】次に、前記ＳＯＩ基板上の全面に１００
［ｎｍ］厚の堆積性絶縁膜を形成し、その後、前記堆積
性絶縁膜に異方性ドライエッチングを施し、ゲート電極
６の側壁部にゲート側壁絶縁膜(サイドウォールスペー
サ)８を形成する。

【００４４】次に、前記ゲート電極６及びゲート側壁絶
縁膜８を注入阻止マスクとして使用し、前述の実施形態
１と同様に、ｎ型高濃度ソース拡散層９１及びｎ型高濃
度ドレイン拡散層１０１を形成する。なお、最終製造工
程を経た単結晶シリコン層３２の厚さは洗浄化処理等に
より減少し、１５０［ｎｍ］となった。また、ｎ型高濃
度ソース拡散層９１及びｎ型高濃度ドレイン拡散層１０
１の接合底面と絶縁膜２との間の単結晶シリコン層３２
の間隔は約６０［ｎｍ］となった。ここまでの製造工程
を図５に示す。

【００４５】次に、前述の実施形態１と同様に、配線保
護絶縁膜１３、開口、ｐ型結晶欠陥領域１１、ソース電
極１４、ドレイン電極１５等を形成することにより、図
４に示す半導体装置が形成される。

【００４６】このように製造されたＭＩＳＦＥＴを有す
る半導体装置において、前述の実施形態１と同様に、基
板浮遊効果に伴う緒現象、即ち電流電圧特性におけるキ
ンク現象、しきい電圧値の変動は見出せなかった。ま
た、ソース・ドレイン間のリーク電流も観測されず、ゲ
ート電圧０［Ｖ］におけるＭＩＳＦＥＴのソース・ドレ
イン間耐圧は６．６［Ｖ］となり、ソース内の結晶欠陥
領域１１が構成されていない、同一寸法からなる従来の
ＳＯＩ構造のＭＩＳＦＥＴに比べて約３．６［Ｖ］向上
し、通常の半導体基板に製造された同一寸法のＭＩＳＦ
ＥＴと同等の耐圧値を確保することができた。

【００４７】なお、本実形態に基づく半導体装置におい
て、ソース拡散層９１及びドレイン拡散層１０１の底面
接合と絶縁膜２界面間の厚さが最終的に８０［ｎｍ］、
１００［ｎｍ］、１２０［ｎｍ］となるごとく単結晶シ
リコン層３２の厚さを制御し、別途製造した半導体装置
につきＭＩＳＦＥＴのソース・ドレイン間リーク電流を
測定した。ソース拡散層９０及びドレイン拡散層１０１
の底面接合と絶縁膜２界面間の厚さが１００［ｎｍ］以
上と厚く設定された半導体装置において、リーク電流は
ドレイン電圧２［Ｖ］の条件下でゲート幅１［μｍ］当
たり１［ｐＡ］となり、前記厚さの増加と共に急激に増
加する傾向を示した。したがって、ソース拡散層９１及
びドレイン拡散層１０１の底面接合と絶縁膜２界面間の
厚さは１００［ｎｍ］以下になるごとく厳密に設計する
ことが望ましい。

【００４８】（実施形態３）図６は本発明の実施形態３
である半導体装置の要部断面図であり、図７は前記半導
体装置の製造方法を説明するための要部断面図である。

【００４９】まず、支持基板１上に絶縁膜２を介在して
ｐ型単結晶シリコン(Ｓｉ)層３２が設けられたＳＯＩ基
板を用意する。

【００５０】次に、前記ｐ型単結晶シリコン層３２の主
面の非活性領域上に素子間分離絶縁膜４を形成し、その
後、前記ｐ型単結晶シリコン層３２の主面の活性領域上
に３．５［ｎｍ］厚のゲート絶縁膜５を形成し、その
後、ゲート電極６及びゲート保護絶縁膜７を形成する。

【００５１】次に、前記ゲート電極６と並行で、且つ前
記素子間分離絶縁膜４に接する領域の一部にＡｓイオン
注入が阻止されるごとくレジストパターンを選択的に形
成し、その後、イオン注入を施し、その後、前記レジス
トパターンを除去し、その後、熱処理を施して、ｎ型高
濃度ソース拡散層９１及びｎ型高濃度ドレイン拡散層１
０１を形成する。

【００５２】次に、前記ＳＯＩ基板上の全面に１００
［ｎｍ］厚の堆積性絶縁膜を形成し、その後、前記堆積
性絶縁膜に異方性ドライエッチングを施し、ゲート電極
６の側壁部にゲート側壁絶縁膜８を形成する。

【００５３】次に、前記ゲート電極６の周囲の活性領域
上の絶縁膜を除去し、単結晶シリコン層３２の表面を露
出させる。ここまでの製造工程を図７に示す。

【００５４】次に、前記露出された単結晶シリコン層３
２の表面上にタングステン(Ｗ)膜１２を選択的に形成
し、その後、前述の実施形態１と同様に、配線保護絶縁
膜１３、開口、ｐ型結晶欠陥領域１１、ソース電極１
４、ドレイン電極１５等を形成することにより、図６に
示す半導体装置が形成される。なお、本実施形態におい
て、Ａｒのイオン注入は行なわなかった。

【００５５】このように製造されたＭＩＳＦＥＴを有す
る半導体装置において、前述の実施形態１と同様に、基
板浮遊効果に伴う緒現象、即ち電流電圧特性におけるキ
ンク現象、しきい電圧値の変動は見出せなかった。ま
た、ソース・ドレイン間のリーク電流も観測されず、ゲ
ート電圧０［Ｖ］におけるＭＩＳＦＥＴのソース・ドレ
イン間耐圧は６．６［Ｖ］となり、ソース内の結晶欠陥
領域１１が構成されていない、同一寸法からなる従来の
ＳＯＩ構造のＭＩＳＦＥＴに比べて約３．６［Ｖ］向上
し、通常の半導体基板に製造された同一寸法のＭＩＳＦ
ＥＴと同等の耐圧値を確保することができた。

【００５６】前記結果は単結晶シリコン層３２に蓄積さ
れた正孔がソース拡散層９１底部を経て、ソース拡散層
９１以外の単結晶シリコン層３２表面領域に構成された
タングステン膜１２で消滅するためと推定される。ドレ
イン領域に於いてはタングステン膜１２がｐ型単結晶シ
リコン層３２と接続されており、ドレイン電圧の印加に
よりドレイン・ソース間が短絡することが心配される
が、ドレイン電圧の印加は一方でドレイン接合底部のｐ
型単結晶シリコン層３２を空乏化し、短絡経路を遮断す
るごとく作用するため、ドレイン・ソース間短絡は生じ
ない。即ち、本実施例に基づく半導体装置においては、
ドレイン・ソースを入れ替えて動作させても通常動作を
損なうことなく、且つ基板浮遊に基づく緒現象を解消す
ることができる。

【００５７】（実施形態４）図８は本発明の実施形態４
であるＤＲＡＭ(Ｄynamic Ｒandom Ａccess Ｍemory)の
概略構成図であり、図９は前記ＤＲＡＭに塔載されるメ
モリセルの等価回路図である。

【００５８】図８に示すように、ＤＲＡＭ(半導体装置)
は、メモリセル４０Ａが行列状に配置されたメモリセル
アレイ４０及び制御用周辺回路で構成されている。制御
用周辺回路としては、クロック発生器４２、クロック発
生器４３、行アドレスバッファ回路４４、列アドレスバ
ッファ回路４５、行デコーダ回路４６、列デコーダ回路
４７、センスアンプ回路４８、書込みクロック発生器４
９、データ入力バッファ回路５０、データ出力バッファ
回路５１等を備えている。

【００５９】前記ＤＲＡＭは、メモリセル選択のアドレ
ス信号端子数を低減するため、列アドレス信号と行アド
レス信号をずらし多重化して印加する構成になってい
る。ＲＡＳとＣＡＳは各々パルス信号であり、クロック
発生器４２及びクロック発生器４３を制御してアドレス
信号を行デコーダ回路４６と列デコーダ回路４７に振分
けている。緩衝回路であるアドレスバッファ回路４４及
び４５により、行デコーダ回路４６及び列デコーダ回路
４７に振分けられたアドレス信号に従って特定のワード
線及びビット線を選択する。各ビット線にはフリップフ
ロップ型増幅器によるセンスアンプ回路４８が接続さ
れ、１ビットの情報を記憶するメモリセル４０Ａから読
出された信号を増幅する。パルス信号ＷＥは書込みクロ
ック発生器４９を制御することにより書込みと読出しの
切り換えを制御する。Ｄinは書込み信号であり、Ｄout
は読出し信号である。

【００６０】前記メモリセル４０Ａは、図９に示すよう
に、ワード線ＷＬとビット線ＢＬとの交差部に配置さ
れ、メモリセル選択用ＭＩＳＦＥＴＱと情報蓄積用容量
素子Ｃとを直列に接続した構造で構成されている。メモ
リセル選択用ＭＩＳＦＥＴＱのゲート電極はワード線Ｗ
Ｌに電気的に接続されている。また、メモリセル選択用
ＭＩＳＦＥＴＱのソース領域及びドレイン領域である一
対の半導体領域のうち、一方の半導体領域はビット線Ｂ
Ｌに電気的に接続され、他方の半導体領域は情報蓄積用
容量素子Ｃの一方の電極に電気的に接続されている。

【００６１】前記メモリセル４０Ａのメモリセル選択用
ＭＩＳＦＥＴＱは、本発明に基づく構造で構成された前
述の実施形態１のＭＩＳＦＥＴと同様の構造で構成され
ている。また、前記制御用周辺回路を構成する周辺回路
用ＭＩＳＦＥＴも、本発明に基づく構造で構成された前
述の実施形態１のＭＩＳＦＥＴと同様の構造で構成され
ている。即ち、本実施形態のＤＲＡＭに塔載されるＭＩ
ＳＦＥＴは、基板浮遊効果を解消する本発明に基づく構
造で構成されている。

【００６２】このように、ＤＲＡＭ（半導体装置）に塔
載されるＭＩＳＦＥＴを、基板浮遊効果を解消する本発
明の構造で構成することにより、アクセス時間を従来比
で３０［％］以上低減できる高速性が可能となった。更
に、リフレッシュ特性も１６［Ｍbit ］メモリ構造にお
いて、最悪で０．５［秒］と従来に比べて約１０倍に向
上することが可能となった。高速動作化はＳＯＩ構造に
よる寄生容量低減効果及び大電流化によると考えられ
る。リフレッシュ特性の向上は、ＳＯＩ構造による接合
面積の低減、基板浮遊効果解消によるしきい電圧値の解
消に基づくと考えられる。

【００６３】（実施形態５）図１０は本発明の実施形態
５であるＳＲＡＭ(Ｓtatic Ｒandom Ａccess Ｍemory）
の概略構成図であり、図１１は前記ＳＲＡＭに塔載され
るメモリセルの等価回路図である。

【００６４】図１０に示すように、ＳＲＡＭ(半導体装
置)は、メモリセル６０Ａが行列状に配置されたメモリ
セルアレイ６０及び制御用周辺回路で構成されている。
制御用周辺回路としては、行アドレスバッファ回路６
１、アドレス遷移検出器６２、行プレデコーダ回路６
３、イコライザ回路６４、列デコーダ回路６５、チップ
セレクト回路６６、入力バッファ回路６７、列アドレス
バッファ回路６８、センスアンプ回路６９、出力バッフ
ァ回路７０等を備えている。

【００６５】前記ＳＲＡＭは、高速性、低消費電力性を
図るためにアドレス遷移検出器６２を備え、これにより
発生するパルスによって内部回路を制御している。更
に、アドレスバッファ回路からデコーダ回路までの回路
の高速化を図るため、行デコーダ回路をプリデコーダ回
路と主デコーダ回路の二段により構成している。チップ
セレクト回路６６は、信号ＣＳ及びＷＥにより情報の書
込み及び読出し時のデータの競合を避け、且つ書込みサ
イクル時間と読出しサイクル時間をほぼ同じにして高速
動作を可能にするための回路である。

【００６６】前記メモリセル６０Ａは、図１１に示すよ
うに、ワード線ＷＬとビット線ＢＬ１及びビット線ＢＬ
２との交差部に配置されている。メモリセル６０Ａは、
２つのインバータ回路からなるフリップフロック回路及
び２つの転送用ＭＩＳＦＥＴＱｔで構成されている。２
つのインバータ回路の夫々は、負荷用ＭＩＳＦＥＴＱｆ
及び駆動用ＭＩＳＦＥＴＱｄで構成されている。転送用
ＭＩＳＦＥＴＱｔ及び駆動用ＭＩＳＦＥＴＱｄはｎチャ
ネル導電型で構成され、負荷用ＭＩＳＦＥＴＱｆはｐチ
ャネル導電型で構成されている。即ち、メモリセル６０
Ａはｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴで構成され
ている。

【００６７】前記メモリセル６１Ａの転送用ＭＩＳＦＥ
ＴＱｔ、駆動用ＭＩＳＦＥＴＱｄ及び負荷用ＭＩＳＦＥ
ＴＱｆは、本発明に基づく構造で構成された前述の実施
形態１のＭＩＳＦＥＴと同様の構造で構成されている。
また、前記制御用周辺回路を構成する周辺回路用ＭＩＳ
ＦＥＴも、本発明に基づく構造で構成された前述の実施
形態１のＭＩＳＦＥＴと同様の構造で構成されている。
即ち、本実施形態のＳＲＡＭに塔載されるＭＩＳＦＥＴ
は、基板浮遊効果を解消する本発明の構造で構成されて
いる。

【００６８】このように、ＳＲＡＭ（半導体装置）に塔
載されるＭＩＳＦＥＴを、基板浮遊効果を解消する本発
明の構造で構成することにより、電源電圧を３．５
［Ｖ］から２．０［Ｖ］と低減でき、且つアクセス時間
を従来比で３０［％］以上低減できる高速性が可能とな
った。これは、ＳＯＩ構造による寄生容量低減効果によ
ると考えられる。更に、基板浮遊効果解消によるしきい
電圧変動が解消され、センスアンプ回路６９の動作範囲
の縮小による高速化が可能になったためと考えられる。

【００６９】（実施形態６）図１２は、本発明の実施形
態６である半導体装置に塔載された論理回路の等価回路
図である。

【００７０】図１２に示すように、半導体装置に塔載さ
れた論理回路７０は、４個のｎ型ＭＩＳＦＥＴＱｎ及び
４個のｐ型ＭＩＳＦＥＴＱｐで構成されている。この論
理回路７０は、ＮＡＮＤ回路とＮＯＲ回路からなる複合
ゲート回路として構成され、Ｖout ＝Ｖ₁ ・Ｖ₂ ＋Ｖ₃
・Ｖ₄ なる論理演算を行う回路である。この論理回路
は、ＮＡＮＤ回路とＮＯＲ回路を組合せて前記論理演算
を行う回路に比べてＭＩＳＦＥＴの数を１／２に低減で
きる。

【００７１】前記論理回路７０のｎ型ＭＩＳＦＥＴＱｎ
及びｐ型ＭＩＳＦＥＴＱｐは、本発明に基づく構造で構
成された前述の実施形態１のＭＩＳＦＥＴと同様の構造
で構成されている。即ち、本実施形態の半導体装置に塔
載されたＭＩＳＦＥＴは、基板浮遊効果を解消する本発
明の構造で構成されている。

【００７２】このように、半導体装置に塔載される論理
回路７０のＭＩＳＦＥＴを、基板浮遊効果を解消する本
発明の構造で構成することにより、従来の半導体装置に
比べて遅延時間で２０［％］以上の低減化が可能となっ
た。これは、ＳＯＩ構造による寄生容量低減効果、大電
流化、低電圧化におけるドレインコンダクタンの大幅な
向上によると考えられる。

【００７３】（実施形態７）本実施形態７は、信号伝送
処理装置に関し、特に、特に非同期伝送方式（ＡＴＭ交
換器と称される）に関する信号伝送処理装置について説
明する。図１２は信号伝送処理装置のシステム図であ
る。

【００７４】図１２において、光ファイバーにより超高
速で直列的に伝送されてきた情報信号は、電気信号化
(Ｏ／Ｅ変換)及び並列化(Ｓ／Ｐ変換)させる装置８０を
介して、本発明に基づく構造で構成された信号伝送処理
装置(ＢＦＭＬＳＩ)８１に導入される。前記信号伝送処
理装置８１で番地付処理された電気信号は、直列化（Ｐ
／Ｓ変換）及び光信号化(Ｅ／Ｏ変換)させる装置８２を
介して、光ファイバーに出力される。

【００７５】前記信号伝送処理装置８１は、多重器(Ｍ
ＵＸ)、バッファメモリ(ＢＦＭ)及び分離器(ＤＭＵＸ)
により構成されている。信号伝送処理装置(ＢＦＭＬＳ
Ｉ)８１はメモリ制御用半導体装置(ＬＳＩ)８３及び空
アドレス振分け制御の機能を有する半導体装置(アドレ
スＦＩＦＯメモリＬＳＩ)８４により制御される。

【００７６】前記信号伝送処理装置８１は、伝送すべき
番地と無関係に送られてくる超高速伝送信号を所望番地
に超高速で伝送するスイッチの機能を有する装置であ
る。信号伝送処理装置(ＢＦＭＬＳＩ)８１は、入力光信
号の伝送速度に比べて著しく動作速度が遅い為、入力信
号を直接スイッチングできず、入力信号を一時記憶さ
せ、記憶された信号をスイッチングしてから超高速な光
信号に変換して所望番地に伝送する方式を用いている。
信号伝送処理装置(ＢＦＭＬＳＩ)８１の動作速度が遅け
れば、大きな記憶容量が要求される。本実施形態に基づ
くＡＴＭ交換器においては、信号伝送処理装置(ＢＦＭ
ＬＳＩ)８１が本発明の構造に基づくＭＩＳＦＥＴで構
成されることにより、従来の信号伝送処理装置(ＢＦＭ
ＬＳＩ)に比べて動作速度が三倍と高速で且つ廉価なた
め、信号伝送処理装置(ＢＦＭＬＳＩ)８１の記憶容量を
従来比で約１／３と低減することがとが可能となった。
これにより、ＡＴＭ交換器の製造原価を低減することが
できた。

【００７７】（実施形態８）図１４は本発明の実施形態
８である高速大型計算機の概略構成図である。

【００７８】本実施形態は、本発明の半導体装置を、命
令や演算を処理するプロセッサ５００が複数個並列に接
続された高速大型計算機に適用した例である。本実施形
態では、本発明による半導体装置が従来のバイポーラト
ランジスタを用いた集積回路よりも集積度が高く廉価な
ため、命令や演算を処理するプロセッサ５００、システ
ム制御装置５０１、及び主記憶装置５０２等を１辺が１
０から３０［ｍｍ］の本発明の半導体装置で構成した。

【００７９】これら命令や演算を処理するプロセッサ５
００、システム制御装置５０１、及び化合物半導体装置
からなるデータ通信インタフェース５０３を同一セラミ
ック基板５０６に実装した。また、データ通信インタフ
ェース５０３、及びデータ通信制御装置５０４を同一セ
ラミック基板５０７に実装した。これらセラミック基板
５０６及び５０７と主記憶装置５０２が実装されたセラ
ミック基板を大きさが１辺約５０［ｃｍ］程度、あるい
はそれ以下の基板に実装し、計算機の中央処理ユニット
５０８を形成した。この中央処理ユニット５０８内デー
タ通信や、複数の中央処理ユニット間データ通信、ある
いはデータ通信インタフェース５０３と入出力プロセッ
サ５０５を実装した基板５０９との間のデータの通信は
図中の両端矢印線で示される光ファイバ４１０を介して
行われた。

【００８０】この計算機では命令や演算を処理するプロ
セッサ５００、システム制御装置５０１、及び主記憶装
置５０２等の本発明による半導体装置が並列で、且つ高
速に動作し、またデータの通信が光を媒体に行われるた
め、１秒間当たりの命令処理回数を大幅に増加すること
ができた。

【００８１】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００８２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００８３】本発明によれば、ＳＯＩ基板上に構成され
たＭＩＳＦＥＴを有する半導体装置の最大の問題であっ
た基板浮遊効果に基づくしきい電圧の変動や電流電圧特
性上の異常なこぶ上特性の発生を占有面積の増大や、ソ
ースへのＧｅイオン注入等の如きイオン源が不安定で、
且つ専用装置を必要とする製造方法に基づくことなく、
既存の半導体装置の製造装置によって、廉価に製造する
ことができる。

【００８４】更に、本発明によれば、従来不可能であっ
たＳＯＩ基板上のｐ型ＭＩＳＦＥＴの基板浮遊効果に対
しても廉価な製造方法により解決することができる。従
って、本発明によれば、ＳＯＩ基板上のｐ型ＭＩＳＦＥ
Ｔ及びｎ型ＭＩＳＦＥＴに対して廉価な製造方法により
基板浮遊効果を完全に解消することができる。これによ
り、低電圧、停電力で且つ超高速の半導体装置、及びそ
れにより構成されるシステムを提供することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１である半導体装置の要部断
面図である。

【図２】前記半導体装置の製造方法を説明するための要
部断面図である。

【図３】前記半導体装置の製造方法を説明するための要
部断面図である。

【図４】本発明の実施形態２である半導体装置の要部断
面図である。

【図５】前記半導体装置の製造方法を説明するための要
部断面図である。

【図６】本発明の実施形態３である半導体装置の要部断
面図である。

【図７】前記半導体装置の製造方法を説明するための要
部断面図である。

【図８】本発明の実施形態４であるＤＲＡＭの概略構成
図である。

【図９】前記ＤＲＡＭのメモリセルの等価回路図であ
る。

【図１０】本発明の実施形態５であるＳＲＡＭの概略構
成図である。

【図１１】前記ＳＲＡＭのメモリセルの等価回路図であ
る。

【図１２】本発明の実施形態６である半導体装置に塔載
された論理回路の等価回路図である。

【図１３】本発明の実施形態７である非同期伝送モード
システムの概略構成図である。

【図１４】本発明の実施形態８である高速大型計算機の
概略構成図である。

【図１５】従来の半導体装置の要部断面図である。

【符号の説明】

１…支持基板、２…絶縁膜、３２…ｐ型単結晶シリコン
(Ｓｉ)層、４…素子間分離絶縁膜、５…ゲート絶縁膜、
６…ゲート電極、７…ゲート保護絶縁膜、８…ゲート側
壁絶縁膜、１１…ｐ型結晶欠陥領域、１２…タングステ
ム膜、１３…配線保護絶縁膜、１４…ソース電極、１５
…ドレイン電極、９１…ｎ型高濃度ソース拡散層、１０
１…ｎ型高濃度ドレイン拡散層、Ｑ…メモリセル選択用
ＭＩＳＦＥＴ、Ｑｔ…転送用ＭＩＳＦＥＴ、Ｑｄ…駆動
用ＭＩＳＦＥＴ、Ｑｆ…負荷用ＭＩＳＦＥＴ、Ｑｎ…ｎ
型ＭＩＳＦＥＴ、Ｑｐ…ｐ型ＭＩＳＦＥＴ。

フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/11 Ｈ０１Ｌ 27/10 ６７１Ｃ 27/108 Ｈ０３Ｋ 19/094 Ａ 21/8242 Ｈ０３Ｋ 19/0944 19/20

Claims

【特許請求の範囲】

【請求項１】絶縁膜上の単結晶半導体層に構成された
ＭＩＳＦＥＴを有する半導体装置において、ソース、ド
レイン拡散層底部と少なくとも一部領域を共有するごと
く再結合中心機構を有する領域が構成されていることを
特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、
前記ＭＩＳＦＥＴは完全空乏型で構成されていることを
特徴とする半導体装置。
【請求項３】請求項１に記載の半導体装置において、
前記ドレイン拡散層接合底面と下地絶縁膜との間の間隔
が１００［ｎｍ］以下で構成されていることを特徴とす
る半導体装置。
【請求項４】請求項１乃至請求項３のうちいずれか１
項に記載の半導体装置において、前記再結合中心機構領
域は、配線接続孔直下の単結晶半導体層に構成されてい
ることを特徴とする半導体装置。
【請求項５】請求項１乃至請求項４のうちいずれか１
項に記載の半導体装置において、前記再結合中心機構領
域は、ソース拡散層と反対導電型の不純物で構成されて
いることを特徴とする半導体装置。
【請求項６】請求項１乃至請求項５のうちいずれか１
項に記載の半導体装置において、再結合中心機構は、１
４族元素、ハロゲン元素、及び希ガス元素の何れかの元
素のイオン注入法に基づく結晶欠陥により形成されてい
ることを特徴とする半導体装置。
【請求項７】絶縁膜上の第一導電型を有する単結晶半
導体層に構成されたＭＩＳＦＥＴを有する半導体装置に
おいて、各々の再結合中心機構領域が第二導電型を有す
るソース拡散層、及びドレイン拡散層と単結晶半導体層
表面で接続されてなり、且つ前記再結合中心機構領域は
ソース拡散層、又はドレイン拡散層の底面の第一の導電
型を有する単結晶半導体層領域を介してゲート電極直下
の単結晶半導体層領域と接続されてなることを特徴とす
る半導体装置。
【請求項８】請求項７に記載の半導体装置において、
再結合中心機構は、金属、又は金属珪化膜と半導体によ
る接合であることを特徴とする半導体装置。
【請求項９】請求項１乃至請求項８のうちいずれか１
項に記載の半導体装置において、前記ＭＩＳＦＥＴは、
ＤＲＡＭのメモリセルを構成するＭＩＳＦＥＴであるこ
とを特徴とする半導体装置。
【請求項１０】請求項１乃至請求項８のうちいずれか
１項に記載の半導体装置において、前記ＭＩＳＦＥＴ
は、ＳＲＡＭのメモリセルを構成するＭＩＳＦＥＴであ
ることを特徴とする半導体装置。
【請求項１１】請求項１乃至請求項８のうちいずれか
１項に記載の半導体装置において、前記ＭＩＳＦＥＴは
論理回路を構成するＭＩＳＦＥＴであることを特徴とす
る半導体装置。
【請求項１２】請求項１乃至請求項８のうちいずれか
１項に記載の半導体装置は非同期型伝送モード装置であ
ることを特徴とする半導体装置。
【請求項１３】請求項１乃至請求項８のうちいずれか
１項に記載の半導体装置はプロセッサ装置であることを
特徴とする半導体装置。