JP3433405B2 - 深いサブミクロン様式のｖｌｓｉ設計用の低しきい値電圧ｍｏｓｆｅｔデバイスと正規しきい値電圧ｍｏｓｆｅｔデバイスを混合した論理ブロック - Google Patents

深いサブミクロン様式のｖｌｓｉ設計用の低しきい値電圧ｍｏｓｆｅｔデバイスと正規しきい値電圧ｍｏｓｆｅｔデバイスを混合した論理ブロック

Info

Publication number
JP3433405B2
JP3433405B2 JP14412698A JP14412698A JP3433405B2 JP 3433405 B2 JP3433405 B2 JP 3433405B2 JP 14412698 A JP14412698 A JP 14412698A JP 14412698 A JP14412698 A JP 14412698A JP 3433405 B2 JP3433405 B2 JP 3433405B2
Authority
JP
Japan
Prior art keywords
threshold voltage
logic
circuit
low
book
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP14412698A
Other languages
English (en)
Other versions
JPH1117522A (ja
Inventor
ウェイ・チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH1117522A publication Critical patent/JPH1117522A/ja
Application granted granted Critical
Publication of JP3433405B2 publication Critical patent/JP3433405B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/50—Adding; Subtracting
    • G06F7/501—Half or full adders, i.e. basic adder cells for one denomination
    • G06F7/5016—Half or full adders, i.e. basic adder cells for one denomination forming at least one of the output signals directly from the minterms of the input signals, i.e. with a minimum number of gate levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Analysis (AREA)
  • Computational Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Mathematical Optimization (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、一般に、超大規模
集積（ＶＬＳＩ）回路設計用の論理ブックの使用に関
し、詳細には、深いサブミクロン方式の低電圧しきい値
（Ｖt）と正規電圧しきい値の金属酸化物半導体電界効
果トランジスタ（ＭＯＳＦＥＴ）デバイスを混合した新
規の技術論理ブックに関する。
【０００２】
【従来の技術】深いサブミクロンＶＬＳＩ回路の設計に
おいて、処理速度と電力が最も重要である。ＶＬＳＩ回
路設計者は、通常、これらの競合する２つの要件を、最
適な設計を達成するために設計トレードオフにより解決
しなければならない。ＶＬＳＩ回路で使用されるトラン
ジスタのチャネル長を深いサブミクロン様式に縮小する
とき、基準動作電圧（Ｖdd）は、２ボルト（２Ｖ）未満
に下がる。たとえば、次のような参考文献を参照された
い。
【０００３】・ Ｒ．Ｈ．デナルド（Dennard）、Ｆ．
Ｈ．ガンスレン（Gaensslen）、Ｈ．Ｎ．ユー（Yu）、
Ｖ．Ｌ．ライドアウト（Rideout）、Ｅ．バソー（Basso
us）、およびＡ．Ｒ．レブラン（LeBlanc）、「IEEE Jo
urnal of Solid-State Circuits」vol.9、No.5、256（1
974年）。
【０００４】・ Ｂ．デバリ（Davari）、Ｒ．Ｈ．デナ
ルド（Dennard）、およびＧ．Ｇ．シャヒディ（Shahid
i）、「Proceedings of the IEEE」vol.83、No.4、595
（1995年）。
【０００５】・ Ｙ．トール（Taur）、Ｄ．Ａ．ブキャ
ナン（Buchanan）、Ｗ．チェン（Chen）、Ｄ．Ｊ．フラ
ンク（Frank）、Ｋ．Ｅ．イシマル（Ismail）、Ｓ．
Ｈ．ロー（Lo）、Ｇ．Ａ．サイハラツ（Sai-Halasz）、
Ｒ．Ｇ．イスワナサン（Wiswanathan）、Ｈ．Ｊ．Ｃ．
ワン（Wann）、Ｓ．Ｊ．ウインド（Wind）、およびＨ．
Ｓ．ウォン（Wong）、「Proceedings of the IEEE」Vo
l.85、No.4、486（1997年）。
【０００６】デバイスのオフ電流を妥当なレベルに維持
するために、しきい値電圧（Ｖt）は、３００〜４００
ミリボルト（ｍＶ）のレベルに維持される。Ｌ．スー
（Su）、Ｓ．スバンナ（Subbanna）、Ｅ．クラブ（Crab
be）、Ｐ．アグネロ（Agnello）、Ｅ．ノワク（Nowa
k）、Ｒ．シュルツ（Shulz）、Ｓ．ラッチ（Rauch）、
Ｈ．Ｎｇ、Ｔ．ニューマン（Newman）、Ａ．レイ（Ra
y）、Ｍ．ハグラブ（Hargrove）、Ａ．アコビック（Aco
vic）、Ｊ．スナレ（Snare）、Ｓ．クロウダー（Crowde
r）、Ｂ．チェン（Chen）、Ｊ．サン（Sun）、および
Ｂ．ダバリ（Davari）、「1996 Symposium on VLSI Tec
hnology Digest of Technical Papers」、P.13、ホノル
ル、１９９６年６月１１〜１３日を参照されたい。高性
能マイクロプロセッサのようなＶＬＳＩシステムの性能
（すなわち速度）は、オーバードライブ値（Ｖdd−
Ｖt）と密接な関連がある。第１近似では、反転器の遅
延（ｔd）は、次の式で表される。
【数１】
【０００７】上述で、ｎ＝Ｖt／Ｖdd、β＝μＣoxＷ／
Ｌおよびμは、検討しているスイッチオフ（またはオ
ン）状態に依存する電子（またはホール）移動度であ
り、Ｃoxはゲート容量、Ｗ／Ｌは長さに対する幅の比、
ＣLはゲート容量である。Ｎ．Ｈ．Ｅ．ウェスト（West
e）およびＫ．アシュラヒアン（Eshraghian）、「Princ
iples of CMOS VLSI Design: A System Perspective」
第２版、ＡｄｄｉｓｏｎＷｅｓｌｅｙ、Ｃｈａｐｔｅｒ
４、１９９４年を参照されたい。相補型金属酸化膜半
導体（ＣＭＯＳ）技術により性能を高めるためには、低
いＶtのＭＯＳＦＥＳを作成することが必要とされてい
る。この性能の向上は、Ｖddが小さくなるほど大きくな
る。Ｙ．トール（Taur）他による前述の参考文献を参照
されたい。ＣＭＯＳ回路において、本技術における典型
的な低Ｖtデバイスは、正規Ｖtデバイスよりも約１００
ｍＶ低い２５０ｍＶのＶtを備え、上記の式から評価さ
れた標準的な向上率は約１０％であり、これはシミュレ
ーションとよく一致している。Ｌ．スー（Su）他による
前述の参考文献を参照されたい。しかしながら、低Ｖ t
デバイスは、通常、正規Ｖtデバイスよりも漏れ電流が
かなり大きい（５〜１０倍大きい）。他の検討事項の中
でも特にこの大きな漏れ電流が、ＶＬＳＩ設計に低Ｖt
デバイスが幅広く使用されるのを妨げている。
【０００８】課せられたこの制限を回避する１つの手法
は、ＮＡＮＤ、ＮＯＲその他の論理ゲートなどの低Ｖt
静的論理ブックおよびすべて低Ｖtデバイスからなるブ
ロックを作成し、回路のクリティカル・パス部分でのみ
それらを実施することである。１つの低Ｖt論理ブック
が大きな待機電力を引き起こす場合でも、クリティカル
・パスのブック・カウントが、システムの全ブック／デ
バイス・カウントのうちの少しの部分でしかないため、
システムの待機電力を増大させることなく処理速度を高
めることができる。定義により、本明細書における論理
ブックは、ＮＡＮＤゲートやＮＯＲゲートなどの基本論
理ユニット／ブロック、ＡＮＤゲート、ＯＲゲートおよ
び反転器（ＮＡＮＤゲートおよびＮＯＲゲート）の組み
合せ、あるいは加算器、マルチプレクサ、バッファなど
の論理ブロックを意味し、これらは、ある一定の論理機
能を実行し、高レベルの回路／論理またはシステムの設
計者によってユニットとして扱われる。
【０００９】処理速度を高める設計のいくつかのクリテ
ィカル部分における低Ｖt論理ブロックの大きな漏れ電
流は、ＶＬＳＩ回路設計の深いサブミクロン様式におけ
る特別の関心事である。この大きな漏れ電流の関心は、
他の検討事項と共に、設計における低Ｖt論理ブックの
使用を制限する。これは、特に、現世代のマイクロプロ
セッサに使用されている何百万ものトランジスタが、す
でにシングル・チップ上の数十ワットの電力を消費して
いるときに当てはまる。したがって、次世代のＶＬＳＩ
回路の設計者に提示された問題は、待機電力を大幅に増
大させることなく処理速度を高めることができる方法
で、１つの論理ブック内に低Ｖtデバイスと正規Ｖtデバ
イスを混合することができるかどうかである。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
目的は、論理ブックの待機電力を大幅に増大させずに性
能を高めた、低Ｖtデバイスと正規Ｖtデバイスを混合し
た静的論理回路を提供することである。
【００１１】本発明のもう１つの目的は、混合した低Ｖ
tデバイスと正規Ｖtデバイスの使用を動的回路に拡張
し、それにより、待機電力を大幅に増大させることなく
動的回路の性能向上において類似の改善を達成すること
である。
【００１２】
【課題を解決するための手段】本発明によれば、低Ｖt
デバイスが、速度を高めるために使用され、正規Ｖtデ
バイスが、論理ブックのオフ電流を遮断するために使用
される。混合Ｖt構成の最適化が重要である。本発明に
おいて、出力とアースの間にすべて低Ｖtデバイスから
なる単一経路を作成することはできず、出力とＶddの間
にすべて低Ｖtデバイスからなる単一経路を作成するこ
とはできない。一般に、Ｖddとアースに接続されたデバ
イスは、正規Ｖtデバイスでなければならず、低Ｖtデバ
イスは、出力の最も近くに接続されなければならない。
低Ｖtデバイスはすべて、そのオフ状態で適切に逆バイ
アスされなければならない。待機電力、処理速度および
雑音余裕度におけるメリットのため、そのような混合、
低および正規Ｖt論理ブックを、ＶＬＳＩ設計（たとえ
ば、高性能マイクロプロセッサの設計）に広く使用する
ことができる。
【００１３】
【発明の実施の形態】次に図面を参照し、より詳細には
図１を参照すると、本発明の教示に従って実現すること
ができる典型的でかつ複雑なＶＬＳＩ回路の例としてマ
イクロプロセッサ１０のブロック図を示す。マイクロプ
ロセッサは、命令ユニット（ＩＵＮＩＴ）１０１と、複
数の実行ユニット、このケースでは固定小数点ユニット
（ＦＸＵ）１０２および１０３と浮動小数点ユニット
（ＦＰＵ）１０４および１０５と、レジスタ・ファイル
１０６のアレイならびにその他の様々な支援回路を含む
いくつかのブロックからなる。ＦＰＵ１０４は、ＶＬＳ
Ｉ設計者が論理ブックから構成する基本論理ゲートおよ
びブロックの構成を例示するためにより詳細に示され
る。
【００１４】図２は、本発明の原理の例として、きわめ
て基本的なスタティック論理ブックのための、２入力Ｎ
ＡＮＤゲートを示す。ゲートは、スタック型の２つのｎ
チャネル電界電界効果トランジスタ（ＮＦＥＴＳ）２１
および２２と、並列の２つのｐチャネル電界効果トラン
ジスタ（ＰＦＥＴＳ）２３および２４を含む。ＮＦＥＴ
２２とＰＦＥＴ２３のゲートが接続され、Ａと名付けた
入力の一方を受け、ＮＦＥＴ２１とＰＦＥＴ２４のゲー
トは、Ｂと名付けられた第２の入力に接続される。Ｙと
名付けられた出力が節点２５から得られる。回路の設計
は、基本的に従来のものであるが、スタック型の２つの
ＮＦＥＴ２１および２２において、これらのうちの一方
のＮＦＥＴ２２が低Ｖtデバイスであり、他方のＮＦＥ
Ｔ２１は正規Ｖtデバイスであることに留意されたい。
この開示において使用する表記規則は、低Ｖtデバイス
を丸で囲むことであり、その他のデバイスは正規Ｖtデ
バイスである。また、低ＶtデバイスＮＦＥＴ２２は、
アースから分離され出力Ｙの隣りにあり、一方、正規Ｖ
tデバイスのソース（またはドレイン）はアース（また
はＶt）に接続される。
【００１５】当然ながら、一般に、混合Ｖt論理ブック
において低Ｖtデバイスをどこにどのように配置し、ま
た何個の低Ｖtデバイスを配置するかに関しては多くの
変形が可能である。たとえば、１つの可能な構成は、図
３に示したような低ＶtＮＦＥＴを備えることであり、
この場合は、低Ｖtデバイスのソースがアースに接続さ
れ、もう１つの可能な構成は、低ＶtＮＦＥＴデバイス
と低ＶtＰＦＥＴデバイスの両方を備えることである。
これらは、同一の基本概念を少し拡張したものにすぎな
い。本発明の最適化アルゴリズムを後で示すが、これら
の構成は、処理速度を高め漏れ電流を最小にするという
点では、図２に示した構成よりも劣る。
【００１６】ＡＮＤ−ＯＲ−ＩＮＶＥＲＴ（ＡＯＩ）論
理ブロック、ＯＲ−ＡＮＤ−ＩＮＶＥＲＴ（ＯＡＩ）論
理ブロック、４つの入力ＮＡＮＤゲート、３つの入力Ｎ
ＯＲゲートなどの様々な論理ブックを、この混合Ｖt方
式で構成することができ、その例を図４から図７に示
す。特に、図４は、それがＡＮＤ−ＯＲ−ＩＮＶＥＲＴ
機能を実行するために、一般にＡＯＩブロックと呼ばれ
る論理ブロックを示す。論理的に、出力Ｙは、
【数２】 である。入力Ａ１とＡ２のスタック型のＮＦＥＴ４１お
よび４２と並列のＰＦＥＴ４３および４４だけを検討す
ると、この構造は、図２のＮＡＮＤゲート（ＡＮＤ−Ｉ
ＮＶＥＲＴ）である。同様に、入力Ｂ１およびＢ２のス
タック型のＮＦＥＴ４５および４６と並列のＰＦＥＴ４
７および４８は、ＮＡＮＤゲートの構造を構成する。こ
の回路において、出力に最も近いＮＦＥＴ４２および４
６とＰＦＥＴ４３および４４は、低Ｖtデバイスである
ことに注意されたい。アースに最も近いＮＦＥＴ４１お
よび４５と、Ｖddに最も近いＰＦＥＴ４７および４８
は、正規Ｖtデバイスである。
【００１７】図５は、ＯＲ−ＡＮＤ−ＩＮＶＥＲＴ機能
を実行するために一般にＯＡＩブロックと呼ばれる論理
ブロックを示す。論理的には、出力Ｙは、
【数３】 である。この回路は、並列のＮＦＥＴ５１および５２と
スタック型のＰＦＥＴ５３および５４を含むＯＲゲート
で構成される。ＡＮＤ機能は、ＮＦＥＴ５５とＰＦＥＴ
５６の組み合わせで作成される。このケースでは、出力
に最も近いＰＦＥＴ５３およびＮＦＥＴ５５が低Ｖtデ
バイスである。アースに最も近いＮＦＥＴ５１および５
２と、Ｖddに最も近いＰＦＥＴ５４および５６が、正規
Ｖtデバイスである。
【００１８】図６は、４入力ＮＡＮＤゲートを示し、図
７は、３入力ＮＯＲゲートを示す。図６において、スタ
ック型のＮＦＥＴ６２、６３および６４が低Ｖtデバイ
スであり、アースに最も近いＮＦＥＴ６１と、Ｖddに最
も近いＰＦＥＴ６５から６８が、正規Ｖtデバイスであ
る。図７において、出力に最も近いスタック型のＰＦＥ
Ｔ７４および７５が低Ｖtデバイスであり、アースに最
も近いＮＦＥＴ７１、７２および７３と、Ｖddに最も近
いＰＦＥＴが、正規Ｖtデバイスである。
【００１９】本発明による混合Ｖtブックの処理速度の
向上と少ない漏れ電流を示すために、これらの論理ブッ
クを使っていくつかの簡単な回路を構成する。図８に示
した第１の回路は、入力の約２倍の容量、すなわち約２
４フェムトファラド（ｆＦ）を駆動する２入力ＮＡＮＤ
ゲートである（ゲイン２）。入力スルーは、１００ピコ
秒（ｐｓｅｃ）の典型的なスルーに設定される。表１
に、混合型２入力ＮＡＮＤゲート・ブックならびに本技
術に基づく正規Ｖtおよび低Ｖtの２入力ＮＡＮＤゲート
・ブックによるシミュレーション結果を示す。
【表１】
【００２０】結果（上昇から下降まで欄）は、明らか
に、低Ｖtブックにより約１０％速度が向上したことを
示す。しかしながら、オフ電流はきわめて大きい（正規
Ｖtブックの７００％大きい）。図２に示した構成１の
原理を利用した混合Ｖtブックの場合は、わずか２０％
の漏れ電流の増大で速度を約５％高めることができる。
【００２１】混合Ｖt論理ブックにおいて、デバイスを
低Ｖtにすべきか正規Ｖtのままにすべきか自由度がある
ことは明らかである。処理速度、漏れ電流および雑音の
検討事項に関して後で説明する最適化アルゴリズムは、
どのデバイスを低Ｖtにしてどれをしないかに関しては
っきりした選択をするに役立つ。混合Ｖt論理ブックに
おけるそのような最適化の重要性を理解するために、図
２に示した構成１と図３に示した構成２の異なる２つの
混合Ｖt論理ブックの構成によるシミュレーション結果
を比較されたい。この２つの唯一の違いは、低Ｖtデバ
イスと正規Ｖtデバイスの順序である。２つの結果が大
きく異なることに注意されたい。テーブル１にまとめた
ように、構成１は、構成２よりも４％高速であるが、そ
の漏れ電流は、構成２のわずか１／３である。すなわ
ち、構成１は、漏れ電流がわずか２０％増大するだけで
正規Ｖtブックよりも５％高速であるが、構成２は、漏
れ電流が２５０％も増大するが正規のＶtブックよりも
１％高速である。
【００２２】混合Ｖt論理ブックによるもう１つの簡単
な回路の例として、図９に示したような２ウェイ・マル
チプレクサを検討されたい。この基本論理ブックは、３
つの２入力ＮＡＮＤブックから構成することができる。
表２に、遅延と漏れ電流のシミュレーション結果を示
す。
【表２】
【００２３】低Ｖtブックによって速度を１０％高める
ことができることは明らかであるが、回路には７倍大き
な漏れ電流が生じる。混合Ｖtブックによって速度を５
％高めることができるが、漏れ電流は、正規ブックより
も約１０％多いだけである。したがって、設計におい
て、同じ漏れ電力消費を発生させる低Ｖtブックの７０
倍の混合Ｖtブックを適用することができる。すなわ
ち、ＶＬＳＩ設計者は、設計上低Ｖtブックの７０倍以
上の場所に混合Ｖtブックを利用することができる。
【００２４】より複雑な回路を、図１０に示す。これ
は、ＳＵＭとＣＡＲＲＹの出力を有する１ビット全加算
器である。これは、２６個のトランジスタのみから成
る。表３に、速度と漏れ電流の両方の明らかな改善を示
す比較結果を示す。
【表３】
【００２５】混合Ｖtの手法は、特に、ブール特性 ｆ（ｘ1'，ｘ2'，ｘ3'，．．．）＝ｆ'（ｘ1，ｘ2，
ｘ3，．．．） を含む算術論理演算ユニット（ＡＬＵ）における１つの
重要タイプの回路に有利であり、ここで、ｘ'は、ｘの
補数である。そのような特性の場合、ＮＦＥＴとＰＦＥ
Ｔは、互いに対となる電子回路である。そのような回路
の例は、図１０に示した加算器である。
【００２６】また、反転器の混合Ｖtブックを設計する
こともできるが、それは少し困難である。この論理ブッ
クにはデバイスが２つしかないためである。ＰＦＥＴと
ＮＦＥＴのどちらかを低Ｖtデバイスにするように選択
が制限されるが、両方とも低Ｖtデバイスであるとは限
らない。もう１つの困難な理由は、そのような反転器を
回路内で使用する場所と方法による。通常、そのような
混合Ｖt構成は、待機電力を減少させる際にある一定の
利点を提供する。しかしながら、出力または入力を１つ
の特定の極性にアサートする場合は、低ＶtＮＦＥＴデ
バイスを使用すべきか低ＶtＰＦＥＴデバイスを使用す
べきかの決定には注意を要する。これらのすべての考察
は、コンピュータ・プログラムのライブラリまたはデー
タベースで行うことができる。
【００２７】シミュレーション結果を示したように、混
合Ｖt構成のいくつかは論理ブックの漏れ電流を大幅に
減少させることができるが他のものは減少できない原因
となる物理的特性を説明する。これを理解することによ
り、任意の論理ブックの一般的な最適化アルゴリズムを
開発することができる。図１１に、図２の２入力ＮＡＮ
Ｄゲート回路にゲート−ソース・バイアス（Ｖgs＝Ｖg
−Ｖs）と内部節点電圧（Ｖt）の注釈を付けたものを再
び示す。正規ＶtＮＦＥＴデバイス１１１のＶgsは単に
ＶgBであるが、この特定の構成における低ＶtＮＦＥＴ
デバイス１１２のＶgsは、ＶgA−Ｖxであることに注意
されたい。ＶgA＝ＶgB＝０の場合のオフ状態において、
低ＶtＮＦＥＴデバイス１１２は、実際にはＶgs＝−Ｖx
の逆バイアスがかけられる。低ＶtＮＦＥＴデバイス１
１２のこの逆バイアスにより、漏れ電流が逆バイアスに
指数関数的に依存するため、論理ブックの漏れが効果的
に抑制される（図１２のＩ−Ｖ特性を参照）。この点
は、また、混合Ｖt２入力ＮＡＮＤゲートにおける漏れ
電流に関する以下の分析に明確に示される。
【００２８】前述のように、混合Ｖt構成の最適化にお
いて、次の２つの規則に従わなければならない。
【００２９】（１）ＨＩＧＨ（すなわちＶdd）とＬＯＷ
（すなわちＧＮＤ）の間に、少なくとも１つの正規Ｖt
デバイスがなければならない。これは、漏れ電流を減少
させるためのＨＩＧＨとＬＯＷの間の大きな抵抗として
働く。
【００３０】（２）さらに、漏れ電流を効果的に減少さ
せるために低Ｖtデバイスが逆バイアスになるような構
成を選択しなければならない、
【００３１】規則（１）は、容易に理解することができ
る。しかしながら、規則（２）を理解することがきわめ
て重要である。これは、混合Ｖt論理ブックの導入によ
ってなぜそれほど大きく漏れ電流を減少させることがで
きるかという大きな理由である。
【００３２】図１１（すなわち図２）に示した混合Ｖt
構成１を検討する。ここで、低ＶtＮＦＥＴデバイス
は、アースから遠い出力の近くにある。この構成におい
て、正規Ｖtデバイスのゲート・バイアスはＶgs＝Ｖg−
Ｖs＝Ｖgであるが、低Ｖtデバイスのゲート・バイアス
は、Ｖgs＝Ｖg−Ｖtである。図１２に、２つのデバイス
のしきい値以下のＩ−Ｖ特性を示す。しきい値以下の領
域の漏れ電流は、次の式で近似される。
【数４】
【００３３】ここで、本技術において、Ｉoはしきい値
電圧において定義されたある一定の電流（通常は４０μ
Ａ）、Ｗ／Ｌは幅と長さの比率、β＝ｑ／ｎｋＴ≒４４
４/Ｓであり、ここで、Ｓは、一般にｍＶ／ＤＥＣＡＤ
Ｅの単位で使用されるしきい値こう配、ｎ＝１＋Ｃdep
／Ｃox、Ｃdepは基板消耗キャパシタ、Ｃoxはゲート容
量である。Ｓ．Ｍ．セゲ（Sze）による、「Physics of
Semiconductor Devices」第２版、Ｊｏｈｎ Ｗｉｌｅ
ｙ ＆ Ｓｏｎｓ、Ｃｈａｐｔｅｒ ７、１９８１年を
参照されたい。
【００３４】そのオフ状態において、すべて入力はＬＯ
Ｗに設定され、出力はＨＩＧＨ（Ｖ dd）である。したが
って、正規ＶtデバイスのＶgsは０と等しく、低Ｖtデバ
イスのゲート電圧（Ｖgs＝Ｖg−Ｖx＝−Ｖx）は実際に
は負である。低Ｖtデバイスと正規Ｖtデバイスを表すた
めに添字1とrを使用し、混合Ｖt２入力ＮＡＮＤ回路に
関して、次の式を得る。
【数５】
【数６】
【００３５】ここで、Ｉ1＝Ｉr＝Ｉであり、Ｉ1とＩrは
それぞれ低Ｖtデバイスと正規Ｖtデバイスを流れる電流
である。回路の定理は、Ｉ1＝Ｉr＝Ｉでなけばならな
い。上式を数値的に解いてＶxとＩを計算することがで
き、前述のシミュレーション結果が得られる。
【００３６】重要な点を例示するために、ここで、次の
ようないくつかの簡略化と仮定を行う。（１）一般性を
失わないようにＷ1／Ｌ1＝Ｗr／Ｌrとする。（２）β1
≒βrと近似する（３）ＶxがｋＴ＝２６ｍＶよりも大き
いと仮定する。これらの仮定により、上式は、Ｖx＝Ｖ
tr−Ｖt1＝δＶxとなる。漏れ電流は、Ｉ＝Ｉ0Ｗ／Ｌe
xp（−βＶt1)であり、これは、まさに正規Ｖt反転器の
漏れ電流であり、δＶtの影響を受けない。
【００３７】すべて低Ｖtデバイスからなる２入力ＮＡ
ＮＤゲートでは、漏れ電流はexp（−βＶt1）に比例
し、これは正規Ｖtブックまたは混合Ｖtブックの漏れ電
流よりも多いこともある。指数関数的依存性のため、漏
れ電流は、Ｖt1を低くすると急激に増大し、またすみや
かにＶt1をどれだけ小さくすることができるかを制限を
課す。この制限は、本発明の最適化された混合Ｖtブッ
クでは存在しない。
【００３８】前述の解が示すとおり、内部節点の電圧
は、およそＶx＝ＶtB−ＶtA≒−１００ｍＶである。通
常の８５ｍＶ／ＤＥＣＡＤＥのしきい値以下のこう配で
は、この１００ｍＶの逆バイアスによって、漏れ電流を
一桁小さくすることができる。
【００３９】また、この逆バイアスにより、混合Ｖt論
理ブックの雑音余裕度が高くなる。このため、低Ｖtデ
バイスをオンにするために、入力電圧グリッチが今Ｖtl
＋Ｖx≒Ｖtrよりも大きくなければならない（Ｖtl、Ｖ
trはそれぞれ、低Ｖtデバイスと正規Ｖtデバイスのしき
い値電圧である）。１つの論理ブック内で正規Ｖtデバ
イスと低Ｖtデバイスを注意深く混合することにより、
混合Ｖtブック内の雑音余裕度を保持することができ
る。実際には、注意深い設計により、混合Ｖtブックの
雑音余裕度を正規Ｖtブックの雑音余裕度に近づけるこ
とができる。この場合も、重要なことは、正規Ｖtデバ
イスを使用して雑音余裕度を高め、低Ｖtデバイスを使
用して性能を高めることである。または、これは、シミ
ュレーションにより確認され、そのような検討事項をコ
ンピュータ・プログラムに組み込むことができる。
【００４０】上記の説明に基づいて、次に、本発明によ
る最適化アルゴリズムを示す。このアルゴリズムは、任
意の正規Ｖt静的回路を、同じ論理を実行する混合Ｖt論
理ブックに変換し（複雑さに関係なく）、速度、漏れ電
流、電力および雑音余裕度の基準に関して最適化する。
この最適化アルゴリズムは、混合Ｖtコンピュータ最適
化プログラムの基礎を構成する。最適化基準は、速度、
待機電力、雑音余裕度の３つの要素からなり、アップ／
ダウン・スイッチング、短絡電力、遷移スイッチング電
力などの他の要素をカバーするように拡張することがで
きる。Ｖddからアースまでの単一経路がない基準を、単
一正規Ｖtデバイスなしにすべて低Ｖtデバイスから作成
することができる。より限定的な基準は、出力からアー
スまたはＶddのいずれかまでの可能なすべての経路を探
索することであり、低Ｖtデバイスによって単一経路を
作成してはならない。もう１つの重要な基準は、単一論
理ブック内のすべての経路のタイミングの分析であり、
ほとんど低Ｖtデバイスからなる最もクリティカルなパ
スを有する。
【００４１】論理ブックをブラック・ボックスとして備
えることは、ＶＬＳＩ設計の作業を区分するのに役立
ち、トランジスタ・レベル／デバイス・レベルの作業を
より高レベルのゲート最適化から分離するのに役立つ。
これは、マクロおよびチップ・レベルの合成およびタイ
ミング最適化のための既知の回路設計プログラムに統合
することができる。ボックス（論理ブック）がそのデバ
イス／トランジスタ内容が見えるように透明化される状
況では、トランジスタ・レベルまたはスイッチ・レベル
のタイミング・ツールを使用しなければならない。
【００４２】要約すると、最適化アルゴリズムは、次の
ステップを含む。
【００４３】・ステップ１：構成の規則 ・規則１．１：Ｖddとアースの間で低Ｖtデバイスだけ
から単一経路を構成することはできない。
【００４４】・規則１．２：出力とアースの間で低Ｖt
デバイスだけからの単一経路を構成することはできな
い。
【００４５】・規則１．３：出力とＶddの間で低Ｖtデ
バイスだけからの単一経路を構成することはできない。
【００４６】・規則１．４（推奨）：Ｖddとアースに接
続されるデバイスは、正規Ｖtデバイスでなければなら
ない。
【００４７】・規則１．５：低Ｖtデバイスはそれぞ
れ、オフ状態で逆バイアスをかけなければならない。
【００４８】・ステップ２：基準： ・規則２．１：回路の速度ゲインが、設計者が設定した
最低速度ゲインよりも大きくなければならない。
【００４９】・規則２．２：回路の漏れ電流が、設計者
が設定した漏れ電流よりも少なくなければならない。
【００５０】・規則２．３（任意）：コスト関数を定義
する場合は、コスト関数の値が、設計者が設定したコス
ト関数の限度よりも小さくなければならない。コスト関
数は、性能、速度、漏れ電流、処理の複雑さおよび歩留
り問題の間のトレードオフを反映するように定義され
る。
【００５１】・規則２．４：各構成のメリット関数を評
価する。メリット関数は、構成の全体的な定格を反映さ
せるために、設計者とツール開発者によって定義され
る。速度駆動型マイクロプロセッサの設計では、メリッ
ト関数の明らかな選択は、−スラックまたは−スラック
／（（漏れ電流の増加）γ＋η（コスト関数））であ
り、ここでγとηはパラメータである。後者の定義は、
本質的に、漏れ電流とコスト関数を考慮するスラック定
義の拡張であることに留意されたい。γ＝０、η＝０と
設定すると、−スラック／２に減少する。スラックは、
従来、到着時間から所望の到着時間を引いたものとして
定義され、初期モードと遅延モード分析の両方に当ては
まる。
【００５２】・ステップ３：最適化手順： ・小さな回路では、ステップ１とステップ２を通るすべ
ての構成を、メリット関数の最大値によって最良の構成
を決定するようにシミュレートしなければならない。
【００５３】・きわめて大きな回路では、そのような網
羅的なシミュレーションには時間がかかりすぎる。構成
の数は２N−Ｍ1ーＭ2のように増加し、ここで、Ｎは回
路内のデバイス数、Ｍ1,2は、ステップ１とステップ２
で選別された数である。
【００５４】代替の最適化方法は、静的タイマを使用し
て、すべてのクリティカル・パスを見つけ、メリット関
数の利得が設計者によって設定された所定数よりも小さ
くなるまでそれぞれのクリティカル・パスを最適化する
ことである。
【００５５】さらに、いくつかの回路特性を使用して、
最適化手順を簡略化することができる。たとえば、ＮＦ
ＥＴとＰＦＥＴが互いに対になる電子回路であるよう
な、図１０に示したような対称的な回路では、検査する
必要のある構成の数は２N/2−Ｍ1−Ｍ2に減少する。一
般に、同じ処理のために、必要な類似特性のデバイス
を、デバイス・グループに分類することができる。その
ような低Ｖtグループを作成する場合は、すべてのデバ
イスをそのような低Ｖtグループにする。そのような正
規Ｖtグループを作成する場合は、すべてのデバイスが
そのような正規Ｖtグループにされる。さらに、階層的
手法を使用して、低Ｖtデバイス・グループからなる低
Ｖtデバイス・ブロックを定義することができる。回路
内にｎ個のデバイス・グループがあると仮定すると、検
査する必要のある構成の数は２n−Ｍ1−Ｍ2に減少す
る。
【００５６】検査する必要のある構成の数は、後で説明
するステージ手法を使用することにより減少される。ソ
ースまたはドレインがアースまたはＶddに直接接続され
たトランジスタをステージ０と示す。たとえば、ソース
またはドレインがステージ０に接続されたトランジスタ
をステージ１と示し、ステージ１に接続されたものを、
ステージ２と示す。最後のステージは、ステージＮと示
された出力に接続されたステージである。正規Ｖt論理
ブックを混合Ｖt論理ブックに変換する効率的な方法
は、同じステージのトランジスタをデバイス・グループ
として変換し、すべての低Ｖtを同時に作成することで
ある。変換のシーケンスは、ステージＮから始まり、ス
テージ１に進む。ステップ１の規則１．５に適合しない
ため、ステージ０のデバイスを低Ｖtに変換してはなら
ない。この手法における構成の数は、ステージ数Ｎに減
少する。この手法は、特に、クリティカル・パスに関す
る具体的な知識が利用可能でないときに、設計の初期の
段階で有効であり、また時間的にも非常に効率的であ
る。
【００５７】・ステップ４：満足な結果が得られるまで
ステップ１〜３をループする。
【００５８】図１３に、上記のアルゴリズムのフローチ
ャートを示す。プロセスは、機能ブロック１３０１で設
計回路網をロードすることにより始まる。機能ブロック
１３０２において、制御パラメータを入力する。初期化
プロセスを完成させるために、機能ブロック１３０３に
おいて、設計者が、キーワード、デバイス・グループお
よびデバイス・ブロックを作成する。この時点で、プロ
セスは、動作ブロック１３０４に示したように、それぞ
れの構成を順番にテストする処理ループに入る。決定ブ
ロック１３０５においてテストが実行され、テストする
本構成が規則に適合するかどうかが判定される。規則に
適合しない場合は、プロセス・ループは、動作ブロック
１３０４に戻り、テストする次の構成を検索する。本構
成が規則に適合する場合は、次に決定ブロック１３０６
においてテストが行われ、本構成が基準を満たすかどう
かが判定される。これは、ブロック１３０７において、
シミュレーション、静的タイマ、遅延規則、およびその
他の特性のデータベースへのアクセスにより決定され
る。そうでない場合は、プロセス・ループは動作ブロッ
ク１３０４に戻り、テストする次の構成を検索する。本
構成が基準を満たす場合は、最良の構成を見つけるため
に、機能ブロック１３０８によって再びアクセスされ
る。最良の構成が見つからない場合は、プロセス・ルー
プは動作ブロック１３０４に戻り、テストする次の構成
を検索する。最良の構成が見つかったときは、機能ブロ
ック１３０９において、その構成が、最適化された解と
して出力される。
【００５９】また、ラッチとメモリ・デバイスの設計に
共通のタイプの回路であるため、次にトライステート・
バッファ用の混合Ｖt論理ブックの使用法を説明する。
１つの実現方法は、ＤＡＴＡ ＩＮＰＵＴ用の正規Ｖt
デバイスとＣＬＯＣＫ ＩＮＰＵＴ用の低Ｖtデバイス
を使用する。そのような設計において、様々なＶtデバ
イスが異なる電圧でオン／オフし、グリッチの危険があ
るため、注意が必要である。
【００６０】本発明の第２の態様として、ダイナミック
回路と呼ばれる高速マイクロプロセッサにとってきわめ
て重要な特定の回路ファミリのタイプを強調することが
重要である。超高速マイクロプロセッサでは、そのよう
な回路ファミリを使用することが重要である。しかし、
漏れ電流と雑音感度における低Ｖtブックにおいて現在
制限があるため、この回路ファミリで使用することはき
わめて困難である。設計において現在一致していること
は、ダイナミック・ロジックに低Ｖtデバイス／論理ブ
ックを何も使用しないことである。
【００６１】本発明の教示による混合Ｖt論理ブック
は、最終的に最も高速のマイクロプロセッサの速度を高
めるために、この回路ファミリに特に有利である。たと
えば、正規ＶtＭＯＳＦＥＴをＣＬＯＣＫ入力／制御に
使用することができ、低Ｖtデバイスを、ＮＭＯＳ型の
データ論理部分の速度を高めるために使用することがで
きる。図１４に示した例は、ＣＡＲＲＹ発生回路であ
る。再び、低Ｖtデバイスの位置に注意されたい。表４
に、図１４に示したダイナミック回路のシミュレーショ
ン結果を示す。
【表４】
【００６２】クロック入力に使用される正規Ｖtデバイ
スは、Ｖddとアースの間で大きな抵抗として働く。低Ｖ
tデバイスは、データ論理ブロックの速度を高めるため
に使用される。表４に示したシミュレーション結果は、
混合Ｖt手法を利用して、ダイナミック回路で低Ｖt手法
を使用する場合の約半分の速度ゲインを達成できること
をはっきりと示す。しかし、漏れ電流は５分の１であ
る。また、このシミュレーションは、電荷再配分効果
が、設計により適切に機能化されたダイナミック回路に
おける主な検討事項であり、データ論理ブロックの漏れ
電流が少なく、この影響を受けたＲＣ定数がクロック周
期（数ナノ秒）よりも３桁大きいことを示す。図１５
に、遷移電圧スイッチング挙動の例を示す。
【００６３】ダイナミック回路の最適化ルーチンは、い
くつかの追加のキーワードとその関連する特性を定義し
なければならないこと以外は、前述のものと類似してい
る。たとえば、クロック・グループがあり、データ・グ
ループがあり、フィード・バック・グループがあり、バ
ッファ・グループがある。１つの手法は、データ論理部
全体を、同時に低Ｖtに変換できるようなデバイス・グ
ループとして扱うことである。図１４を参照されたい。
【００６４】動的タイプと静的タイプの両方において、
寄生容量は、速度にきわめて大きく影響する。適切なレ
イアウトは、シリコン上のスペースを節約するだけでな
く、寄生容量を最小化する。混合Ｖtに関するレイアウ
トについては、後で簡単に説明する。まず第一に、この
混合Ｖt手法には新しいマスクが不要である。これは、
本技術で実現される低Ｖtブック手法とまったく同じハ
ードウェア技術を使用する。低Ｖtデバイスを作成する
ために、分離されたチャネル注入物が使用される。低Ｖ
tデバイスが正規Ｖtデバイスよりも悪い短チャネル効果
を持たないようにするために、正規Ｖtデバイスと同じ
ＨＡＬＯがＶtデバイスに注入される。単一論理ユニッ
ト内に混合Ｖtデバイスと正規Ｖtデバイスを含むチップ
の作成を成功させるためには、低Ｖtマスクを他のマス
クに注意深く位置合わせすることが重要である。この基
本規則は、マルチフィンガ型の混合Ｖtレイアウトの使
用に有利であり、スタック型のデバイスでは制限され
る。しかし、これは、技術の進歩と共に変更されること
がある。
【００６５】図１６から図１９において、２入力ＮＡＮ
Ｄゲート、２つのフィンガを有する２入力ＮＡＮＤゲー
ト、ＡＯＩ回路および２つのフィンガを備えたＡＯＩ回
路など、いくつかのレイアウトの例を示す。低ＶtＮＦ
ＥＴ領域と低ＶtＰＦＥＴ領域にＸＷＮ層とＸＷＰ層を
使用している点に注意されたい。レイアウト最適化ルー
チンは、基本的に、正規レイアウト最適化ルーチンに従
う。オイラー図形法（Ｅｕｌｅｒ ｇｒａｐｈ ｔｅｃ
ｈｎｉｑｕｅ）を利用して、ＲＯＸの数を最小限にする
すべての経路を探索する。これと似た方法をＸＷＮとＸ
ＷＰに適用して、個々のＸＷＮとＸＷＮの数を最小化す
る。個々のＸＷＮとＸＷＰの数を最小にすることは、歩
留まりを高め、処理の複雑さと寄生容量を減少させるの
に役立つ。
【００６６】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００６７】（１）待機電力の大きさを増大させずに性
能を高めるための低しきい値電圧デバイスと正規しきい
値電圧デバイスを混合した論理ブックにおいて、Ｖddと
アースの間に、漏れ電流を低減するために大きな抵抗と
して働く少なくとも１つの正規しきい値電圧デバイスを
有する論理ブック。 （２）低しきい値電圧デバイスが、漏れ電流を有効に低
減するために逆バイアスされる、上記（１）に記載の低
しきい値電圧デバイスと正規しきい値電圧デバイスを混
合した論理ブック。 （３）低しきい値電圧デバイスが、出力に最も近い節点
に接続される、上記（１）に記載の低しきい値電圧デバ
イスと正規しきい値電圧デバイスを混合した論理ブッ
ク。 （４）混合された低しきい値電圧デバイスと正規しきい
値電圧デバイスが、金属酸化膜半導体電界効果型トラン
ジスタ（ＭＯＳＦＥＴｓ）である、上記（３）に記載の
低しきい値電圧デバイスと正規しきい値電圧デバイスを
混合した論理ブック。 （５）論理ブックの回路が、静的回路である、上記
（４）に記載の低しきい値電圧デバイスと正規しきい値
電圧デバイスを混合した論理ブック。 （６）回路のうちの１つがＮＡＮＤゲートである、上記
（５）に記載の低しきい値電圧デバイスと正規しきい値
電圧デバイスを混合した論理ブック。 （７）回路のうちの１つがＮＯＲゲートである、上記
（５）に記載の低しきい値電圧デバイスと正規しきい値
電圧デバイスを混合した論理ブック。 （８）回路のうちの１つがＡＮＤ−ＯＲ−ＩＮＶＥＲＴ
論理ブロックである、上記（６）に記載の低しきい値電
圧デバイスと正規しきい値電圧デバイスを混合した論理
ブック。 （９）回路のうちの１つがＯＲ−ＡＮＤ−ＩＮＶＥＲＴ
論理ブロックである、上記（５）に記載の低しきい値電
圧デバイスと正規しきい値電圧デバイスを混合した論理
ブック。 （１０）回路のうちの１つが加算器回路である、上記
（５）に記載の低しきい値電圧デバイスと正規しきい値
電圧デバイスを混合した論理ブック。 （１１）回路のうちの１つがマルチプレクサ回路であ
る、上記（５）に記載の低しきい値電圧デバイスと正規
しきい値電圧デバイスを混合した論理ブック。 （１２）論理ブックの回路がダイナミック回路である、
上記（４）に記載の低しきい値電圧デバイスと正規しき
い値電圧デバイスを混合した論理ブック。 （１３）低しきい値電圧デバイスと正規しきい値電圧デ
バイスを混合した論理ブックを、待機電力を大幅に増加
せずに性能利得を得るように最適化するためのコンピュ
ータ実施最適化方法であって、Ｖddとアースの間に、漏
れ電流を減少させるために大きな抵抗として働く少なく
とも１つの正規しきい値電圧デバイスを定義する段階
と、低しきい値電圧デバイスがオフ状態で逆バイアスさ
れ漏れ電流を有効に減少させるように低しきい値電圧デ
バイスを接続する段階とを含むコンピュータ実施最適化
方法。 （１４）様々な回路構成の性能をシミュレートする段階
と、速度と漏れ電流の最小基準に基づいて構成を選択す
る段階とをさらに含む、上記（１３）に記載の、低しき
い値電圧デバイスと正規しきい値電圧デバイスを混合し
た論理ブックを最適化するためのコンピュータ実施最適
化方法。 （１５）それぞれの回路適合最小基準の最適構成を選択
する段階をさらに含む、上記（１４）に記載の低しきい
値電圧デバイスと正規しきい値電圧デバイスを混合した
論理ブックを最適化するためのコンピュータ実施最適化
方法。
【図面の簡単な説明】
【図１】本発明の原理を利用して作成することができる
複雑なＶＬＳＩ回路の代表例としてのマイクロプロセッ
サのブロック図である。
【図２】本発明の原理を例示する第１の構成における低
Ｖtデバイスと正規Ｖtデバイスを混合して使用する２入
力ＮＡＮＤゲートの概略図である。
【図３】第２の構成において低Ｖtデバイスと正規Ｖtデ
バイスを混合して使用する２入力ＮＡＮＤゲートの概略
図である。
【図４】本発明の教示により実施されたＡＮＤ−ＯＲ−
ＩＮＶＥＲＴ（ＡＯＩ）論理ブロックの概略図である。
【図５】本発明の教示により実施されたＯＲ−ＡＮＤ−
ＩＮＶＥＲＴ（ＯＡＩ）論理ブロックの概略図である。
【図６】本発明の教示により実施された４入力ＮＡＮＤ
ゲートの概略図である。
【図７】本発明の教示により実施された３入力ＮＯＲゲ
ートの概略図である。
【図８】容量性負荷を駆動する２入力ＮＡＮＤゲートの
図である。
【図９】異なる３つのタイプの２入力ＮＡＮＤ論理ブッ
クにより実施された２方向マルチプレクサの概略図であ
る。
【図１０】本発明の教示による混合Ｖtデバイスを使用
する１ビット加算器の概略図である。
【図１１】図２に示した混合２入力ＮＡＮＤゲートに電
圧注釈を加えた図である。
【図１２】正規Ｖtデバイスと低Ｖtデバイスの両方のし
きい値以下のＩ−Ｖ特性を示すグラフである。
【図１３】本発明による最適化プロセスを示すフローチ
ャートである。
【図１４】混合Ｖtダイナミック回路ブックの例の概略
図である。
【図１５】図１４に示したダイナミック回路例の波形を
示す図である。
【図１６】２入力ＮＡＮＤゲートのレイアウト例を示す
図である。
【図１７】２つのフィンガを有する２入力ＮＡＮＤゲー
トのレイアウト例を示す図である。
【図１８】ＡＯＩ論理ブロックのレイアウト例の図であ
る。
【図１９】２つのフィンガを有するＡＯＩ論理ブロック
のレイアウト例の図である。
【符号の説明】
１０ マイクロプロセッサ ２１、２２ ｎチャネル電界電界効果トランジスタ（Ｎ
ＦＥＴＳ） ２３、２４ ｐチャネル電界効果トランジスタ（ＰＦＥ
ＴＳ） ２５ 節点 ４１、４２、４５、４６、５１、５２、５５、６１、６
２、６３、６４、７１、７２、７３ ＮＦＥＴ ４３、４４、４７、４８、５３、５４、５６、６５、６
６、６７、６８、７４、７５ ＰＦＥＴ １０１ 命令ユニット（ＩＵＮＩＴ） １０２、１０３ 固定小数点ユニット（ＦＸＵ） １０４、１０５ 浮動小数点ユニット（ＦＰＵ） １０６ レジスタ・ファイル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/08 １０２Ｃ Ｈ０３Ｋ 19/096 19/20 (56)参考文献 特開 平７−202679（ＪＰ，Ａ) 特開 平７−74265（ＪＰ，Ａ) 特開 平６−208790（ＪＰ，Ａ) 特開 平２−292859（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 19/0944 H01L 21/82 H03K 19/096 H03K 19/20

Claims (15)

    (57)【特許請求の範囲】
  1. 【請求項１】待機電力の大きさを増大させずに性能を高
    めるための、低しきい値電圧デバイスと正規しきい値電
    圧デバイスを混合した論理ブックにおいて、 Ｖｄｄとアース間の経路上に、漏れ電流を低減するため
    に大きな抵抗として働く少なくとも１つの正規しきい値
    電圧デバイスと、漏れ電流を有効に低減するためにスタ
    ンバイ状態時に逆バイアスされる低しきい値電圧デバイ
    スと、を備え、 Ｖ ｄｄ と出力間の経路上に、少なくとも１つの正規しき
    い値電圧デバイスを配置し、 出力とアース間の経路上に、少なくとも１つの正規しき
    い値電圧デバイスを配置し、 Ｖ ｄｄ には正規しきい値電圧デバイスが接続される、こ
    とを特徴とする 論理ブック。
  2. 【請求項２】前記低しきい値電圧デバイスが、出力に最
    も近い節点に接続される、ことを特徴とする請求項１に
    記載の論理ブック。
  3. 【請求項３】前記混合された低しきい値電圧デバイスと
    正規しきい値電圧デバイスが、金属酸化膜半導体電界効
    果型トランジスタ（ＭＯＳＦＥＴｓ）である、ことを特
    徴とする請求項１または２に記載の論理ブック。
  4. 【請求項４】前記論理ブックの回路が、静的回路であ
    る、ことを特徴とする請求項１〜３の何れか１つに記載
    の論理ブック。
  5. 【請求項５】前記回路のうちの１つが、ＮＡＮＤゲート
    である、ことを特徴とする請求項４に記載の論理ブッ
    ク。
  6. 【請求項６】前記回路のうちの１つが、ＮＯＲゲートで
    ある、ことを特徴とする請求項４に記載の論理ブック。
  7. 【請求項７】前記回路のうちの１つが、ＡＮＤ−ＯＲ−
    ＩＮＶＥＲＴ論理ブロックである、ことを特徴とする請
    求項４に記載の論理ブック。
  8. 【請求項８】前記回路のうちの１つが、ＯＲ−ＡＮＤ−
    ＩＮＶＥＲＴ論理ブロックである、ことを特徴とする請
    求項４に記載の論理ブック。
  9. 【請求項９】前記回路のうちの１つが、加算器回路であ
    る、ことを特徴とする請求項４に記載の論理ブック。
  10. 【請求項１０】前記回路のうちの１つが、マルチプレク
    サ回路である、ことを特徴とする請求項４に記載の論理
    ブック。
  11. 【請求項１１】前記論理ブックの回路が、ダイナミック
    回路である、ことを特徴とする請求項１〜３の何れか１
    つに記載の論理ブック。
  12. 【請求項１２】低しきい値電圧デバイスと正規しきい値
    電圧デバイスを混合した論理ブックを、待機電力を大幅
    に増加せずに性能利得を得るように最適化するためのコ
    ンピュータ実施最適化方法であって、 Ｖｄｄとアース間の経路上に、漏れ電流を減少させるた
    めに大きな抵抗として働く少なくとも１つの正規しきい
    値電圧デバイスを配置するステップと、Ｖ ｄｄ とアース間の経路上に、 低しきい値電圧デバイス
    がオフ状態で逆バイアスされ漏れ電流を有効に減少させ
    るように低しきい値電圧デバイスを配置するステップ
    と、 Ｖ ｄｄ と出力間の経路上に、少なくとも１つの正規しき
    い値電圧デバイスを配置するステップと、 出力とアース間の経路上に、少なくとも１つの正規しき
    い値電圧デバイスを配置するステップと、 Ｖ ｄｄ には低しきい値電圧デバイスを接続せずに正規し
    きい値電圧デバイスを 接続するステップと、 を含むコンピュータ実施最適化方法。
  13. 【請求項１３】 前記低しきい値電圧デバイスが、出力に
    最も近い節点に接続される、ことを特徴とする請求項１
    ２に記載のコンピュータ実施最適化方法。
  14. 【請求項１４】様々な回路構成の性能をシミュレートす
    る段階と、 速度と漏れ電流の最小基準に基づいて構成を選択する段
    階と、 をさらに含む、請求項１２または１３に記載のコンピュ
    ータ実施最適化方法。
  15. 【請求項１５】それぞれの回路適合最小基準の最適構成
    を選択する段階をさらに含む、請求項１４に記載のコン
    ピュータ実施最適化方法。
JP14412698A 1997-06-03 1998-05-26 深いサブミクロン様式のｖｌｓｉ設計用の低しきい値電圧ｍｏｓｆｅｔデバイスと正規しきい値電圧ｍｏｓｆｅｔデバイスを混合した論理ブロック Expired - Fee Related JP3433405B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/868231 1997-06-03
US08/868,231 US6078195A (en) 1997-06-03 1997-06-03 Logic blocks with mixed low and regular Vt MOSFET devices for VLSI design in the deep sub-micron regime

Publications (2)

Publication Number Publication Date
JPH1117522A JPH1117522A (ja) 1999-01-22
JP3433405B2 true JP3433405B2 (ja) 2003-08-04

Family

ID=25351287

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14412698A Expired - Fee Related JP3433405B2 (ja) 1997-06-03 1998-05-26 深いサブミクロン様式のｖｌｓｉ設計用の低しきい値電圧ｍｏｓｆｅｔデバイスと正規しきい値電圧ｍｏｓｆｅｔデバイスを混合した論理ブロック

Country Status (2)

Country Link
US (1) US6078195A (ja)
JP (1) JP3433405B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617892B2 (en) * 1998-09-18 2003-09-09 Intel Corporation Single ended interconnect systems
IT1314122B1 (it) * 1999-12-13 2002-12-04 St Microelectronics Srl Dispositivo buffer a doppia tensione di alimentazione per applicazionia bassa tensione di alimentazione.
JP3566608B2 (ja) * 1999-12-28 2004-09-15 Ｎｅｃエレクトロニクス株式会社 半導体集積回路
US6339347B1 (en) * 2000-03-30 2002-01-15 Intel Corporation Method and apparatus for ratioed logic structure that uses zero or negative threshold voltage
US6630844B1 (en) * 2000-08-22 2003-10-07 Altera Corporation Supply voltage detection circuit
JP3831270B2 (ja) * 2002-01-31 2006-10-11 株式会社ルネサステクノロジ 論理回路及び半導体集積回路
JP3688672B2 (ja) * 2002-09-26 2005-08-31 株式会社東芝 半導体集積回路
US7257781B2 (en) * 2004-01-20 2007-08-14 International Business Machines Corporation Method, circuit library and computer program product for implementing enhanced performance and reduced leakage current for ASIC designs
US7340712B2 (en) 2005-06-01 2008-03-04 International Business Machines Corporation System and method for creating a standard cell library for reduced leakage and improved performance
JP2007019997A (ja) * 2005-07-08 2007-01-25 Sony Corp 電界効果トランジスタ回路およびその設計方法
US7893723B2 (en) * 2007-12-29 2011-02-22 Texas Instruments Incorporated Minimizing leakage in logic designs
JP2009182161A (ja) 2008-01-31 2009-08-13 Renesas Technology Corp 半導体装置
US8237471B2 (en) * 2009-11-25 2012-08-07 International Business Machines Corporation Circuit with stacked structure and use thereof
CN109616445B (zh) * 2013-09-27 2022-09-27 株式会社索思未来 半导体集成电路及逻辑电路
US20150263039A1 (en) * 2014-03-12 2015-09-17 Paramjeet Singh Standard cell layout for logic gate

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4956691A (en) * 1989-03-24 1990-09-11 Delco Electronics Corporation NMOS driver circuit for CMOS circuitry
US5150186A (en) * 1991-03-06 1992-09-22 Micron Technology, Inc. CMOS output pull-up driver
DE4324519C2 (de) * 1992-11-12 1994-12-08 Hewlett Packard Co NCMOS - eine Hochleistungslogikschaltung
EP0653843A3 (en) * 1993-11-17 1996-05-01 Hewlett Packard Co CMOS circuits with adaptive voltage threshold.

Also Published As

Publication number Publication date
JPH1117522A (ja) 1999-01-22
US6078195A (en) 2000-06-20

Similar Documents

Publication Publication Date Title
US8188767B2 (en) Logic circuit and method of logic circuit design
US8161427B2 (en) Logic circuit and method of logic circuit design
JP3433405B2 (ja) 深いサブミクロン様式のｖｌｓｉ設計用の低しきい値電圧ｍｏｓｆｅｔデバイスと正規しきい値電圧ｍｏｓｆｅｔデバイスを混合した論理ブロック
US6090153A (en) Multi-threshold-voltage differential cascode voltage switch (DCVS) circuits
Pretorius et al. Charge redistribution and noise margins in domino CMOS logic
US7389478B2 (en) System and method for designing a low leakage monotonic CMOS logic circuit
JP2002500459A (ja) パルス入力用の高速レシオ形ｃｍｏｓ論理構造
Rasouli et al. Design optimization of FinFET domino logic considering the width quantization property
Yee et al. Clock-delayed domino for dynamic circuit design
Johnson A symmetric CMOS NOR gate for high-speed applications
US7659751B2 (en) Multiple-output transistor logic circuit
Hoe et al. Dynamic GaAs capacitively coupled domino logic (CCDL)
DEVI et al. Energy Reduction of D-Flipflop Using 130nm CMOS Technology
JP3216409B2 (ja) 半導体集積回路装置
Kontiala et al. Comparison of static logic styles for low-voltage digital design
JP2001237690A (ja) フィードバック誘導型擬似ｎｍｏｓスタティック（ｆｉｐｎｓ）論理ゲートおよび方法
Krishnamurthy et al. Static power driven voltage scaling and delay driven buffer sizing in Mixed Swing QuadRail for sub-1 VI/O swings
Devlin et al. Energy minimum operation with self synchronous gate-level autonomous power gating and voltage scaling
Nilsson et al. Design of a MMIC serial to parallel converter in Gallium Arsenide.
SARATI Circuit and Full Custom Layout Design of 8-bit Comparator using 0.25 µm CMOS Technology
Jyotsna et al. Design of 8 Bit Microprocessor Using Different Sub Threshold Current Mode Logic Techniques
Agbo et al. Integrated Circuit Design
Fabricius Samuel O. Agbo
Krishna et al. Design and Implementation of Low Power 16-Bit ALU using MGDI technique
Longway et al. A doughnut layout style for improved switching speed with CMOS VLSI gates

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees