JP2001237690A - フィードバック誘導型擬似ｎｍｏｓスタティック（ｆｉｐｎｓ）論理ゲートおよび方法 - Google Patents
フィードバック誘導型擬似ｎｍｏｓスタティック（ｆｉｐｎｓ）論理ゲートおよび方法Info
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】
【課題】スタティック論理ケ゛ート(10)の応答と適用可能性を向上
させること。 【解決手段】スタティック論理ケ゛ート(10)の応答と適用可能性を
向上させるために共有出力ノート゛(22)からのフィート゛ハ゛ックを
使用する、擬似NMOSスタティック論理ケ゛ート(10)の新規なファミリー
が提供される。アーキテクチュアにおいて、フィート゛ハ゛ック誘導型擬
似NMOSスタティック(FIPNS)論理ケ゛ート(10)は、(a)1つ以上の入
力(18)を受信するために1つ以上のフ゜ルタ゛ウンNMOSトランシ゛スタ
(16)有するフ゜ルタ゛ウンネットワーク(16)と、(b)ケ゛ート出力を生成す
る共有出力ノート゛(22)においてNMOSトランシ゛スタネットワーク(16)に
接続された1つ以上の一次フ゜ルアッフ゜PMOSトランシ゛スタ(P1)を有
する一次フ゜ルアッフ゜ネットワーク(12)と、(c)動作機構(28)によっ
てNMOSトランシ゛スタネットワーク(16)に接続された1つ以上の二次フ゜
ルアッフ゜PMOSトランシ゛スタ(P2)を有する二次フ゜ルアッフ゜ネットワーク(12)
とを含む。
させること。 【解決手段】スタティック論理ケ゛ート(10)の応答と適用可能性を
向上させるために共有出力ノート゛(22)からのフィート゛ハ゛ックを
使用する、擬似NMOSスタティック論理ケ゛ート(10)の新規なファミリー
が提供される。アーキテクチュアにおいて、フィート゛ハ゛ック誘導型擬
似NMOSスタティック(FIPNS)論理ケ゛ート(10)は、(a)1つ以上の入
力(18)を受信するために1つ以上のフ゜ルタ゛ウンNMOSトランシ゛スタ
(16)有するフ゜ルタ゛ウンネットワーク(16)と、(b)ケ゛ート出力を生成す
る共有出力ノート゛(22)においてNMOSトランシ゛スタネットワーク(16)に
接続された1つ以上の一次フ゜ルアッフ゜PMOSトランシ゛スタ(P1)を有
する一次フ゜ルアッフ゜ネットワーク(12)と、(c)動作機構(28)によっ
てNMOSトランシ゛スタネットワーク(16)に接続された1つ以上の二次フ゜
ルアッフ゜PMOSトランシ゛スタ(P2)を有する二次フ゜ルアッフ゜ネットワーク(12)
とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は、概して、例えば集
積回路（ＩＣ）のための（ただし、ＩＣ用に限定される
ものではない）デジタル論理回路に関しており、より具
体的には、ゲートの応答速度と適用可能性とを向上させ
るために、出力を生成する共有ノードからのフィードバ
ックを使用する、擬似ＮＭＯＳスタティック論理ゲート
の新規なファミリーに関する。
積回路（ＩＣ）のための（ただし、ＩＣ用に限定される
ものではない）デジタル論理回路に関しており、より具
体的には、ゲートの応答速度と適用可能性とを向上させ
るために、出力を生成する共有ノードからのフィードバ
ックを使用する、擬似ＮＭＯＳスタティック論理ゲート
の新規なファミリーに関する。
【０００２】
【従来の技術】ＣＭＯＳ（相補型金属酸化物半導体）技
術に基づくスタティック論理ゲートは、入力がＮＭＯＳ
（ｎチャンネルＭＯＳ）およびＰＭＯＳ（ｐチャンネル
ＭＯＳ）の電界効果トランジスタ（ＦＥＴ）の双方を駆
動しなければならないので、一般に動作が遅い。どの遷
移時においても、プルアップＰＭＯＳトランジスタネッ
トワークまたはプルダウンＮＭＯＳトランジスタネット
ワークのいずれかが活性化される。このことは、不活性
のネットワークの入力キャパシタンスが、入力に負荷を
かけることを意味している。さらに、ＰＭＯＳトランジ
スタは、その移動度が小さく、ＮＭＯＳトランジスタに
匹敵する立ち上がり遅延および立ち下がり遅延を得るた
めには、ＮＭＯＳトランジスタよりも幅が広くなくては
ならず、このことによっても入力キャパシタンスが増加
する。擬似ＮＭＯＳスタティック論理ゲートおよびダイ
ナミック論理ゲートは、プリチャージを必要とするが、
入力からＰＭＯＳトランジスタ負荷を取り除くことによ
って、速度の改善をもたらす。
術に基づくスタティック論理ゲートは、入力がＮＭＯＳ
（ｎチャンネルＭＯＳ）およびＰＭＯＳ（ｐチャンネル
ＭＯＳ）の電界効果トランジスタ（ＦＥＴ）の双方を駆
動しなければならないので、一般に動作が遅い。どの遷
移時においても、プルアップＰＭＯＳトランジスタネッ
トワークまたはプルダウンＮＭＯＳトランジスタネット
ワークのいずれかが活性化される。このことは、不活性
のネットワークの入力キャパシタンスが、入力に負荷を
かけることを意味している。さらに、ＰＭＯＳトランジ
スタは、その移動度が小さく、ＮＭＯＳトランジスタに
匹敵する立ち上がり遅延および立ち下がり遅延を得るた
めには、ＮＭＯＳトランジスタよりも幅が広くなくては
ならず、このことによっても入力キャパシタンスが増加
する。擬似ＮＭＯＳスタティック論理ゲートおよびダイ
ナミック論理ゲートは、プリチャージを必要とするが、
入力からＰＭＯＳトランジスタ負荷を取り除くことによ
って、速度の改善をもたらす。
【０００３】擬似ＮＭＯＳゲートはＣＭＯＳゲートに似
ているが、動作の遅いプルアップ抵抗として作用するＰ
ＭＯＳプルアップトランジスタ（単数または複数）が、
接地されたＰＭＯＳトランジスタ（単数または複数）に
置き換えられている。効果的なプルアップ抵抗は、ＮＭ
ＯＳトランジスタ（単数または複数）が接地レベルの近
傍まで出力を引っ張れるほど十分に大きくなければなら
ない一方で、出力を高電圧レベルまで素早く引っ張れる
ほど十分に小さくなければならない。ＰＭＯＳおよびＮ
ＭＯＳの相対的な移動度における製造上のばらつきに対
して、マージンが提供されなければならない。加えて、
擬似ＮＭＯＳゲートはＣＭＯＳゲートよりも小さく、こ
れにより、ある実施形態では、擬似ＮＭＯＳゲートがＣ
ＭＯＳゲートよりも好ましいものになっていることさえ
ある。
ているが、動作の遅いプルアップ抵抗として作用するＰ
ＭＯＳプルアップトランジスタ（単数または複数）が、
接地されたＰＭＯＳトランジスタ（単数または複数）に
置き換えられている。効果的なプルアップ抵抗は、ＮＭ
ＯＳトランジスタ（単数または複数）が接地レベルの近
傍まで出力を引っ張れるほど十分に大きくなければなら
ない一方で、出力を高電圧レベルまで素早く引っ張れる
ほど十分に小さくなければならない。ＰＭＯＳおよびＮ
ＭＯＳの相対的な移動度における製造上のばらつきに対
して、マージンが提供されなければならない。加えて、
擬似ＮＭＯＳゲートはＣＭＯＳゲートよりも小さく、こ
れにより、ある実施形態では、擬似ＮＭＯＳゲートがＣ
ＭＯＳゲートよりも好ましいものになっていることさえ
ある。
【０００４】
【発明が解決しようとする課題】ある程度のメリットは
あるが、擬似ＮＭＯＳスタティック論理ゲートは、欠点
があり、且つ適用可能性が制約されている。典型的に
は、論理回路の設計者は、擬似ＮＭＯＳスタティック論
理ゲートを、高ファンイン論理関数のためにのみ選択的
に使用する。この理由は、擬似ＮＭＯＳスタティック論
理ゲートの出力が、その入力についての論理評価を実行
した後に、高電圧レベル（ハイ論理の場合）を示すこと
ができるか、または高電圧レベルから低電圧レベル（ロ
ー論理の場合）へ遷移できなければならないからであ
る。この機能を達成する一方で、前述の抵抗に関する制
限を守るために、プルアップネットワークは、典型的に
は、迅速なプルアップを行うために幅の広いＰＭＯＳト
ランジスタ（単数または複数）を必要とする。しかし、
このような幅が広いＰＭＯＳトランジスタ（単数または
複数）は、ＮＭＯＳトランジスタ（単数または複数）に
よって駆動されるプルダウン速度を遅くする。この結
果、困難で且つ非効率的な妥協を強いられることにな
る。これは、当該技術分野でよく知られているように、
ＮＭＯＳトランジスタと同じ駆動強度を有するＰＭＯＳ
トランジスタを得るためには、そのＰＭＯＳトランジス
タは、対応するＮＭＯＳトランジスタの少なくとも２倍
の幅を有していなければならないためである。したがっ
て、スタティック論理ゲートは、擬似ＮＭＯＳゲートが
動作速度に関してスタティックＣＭＯＳトランジスタの
実施形態よりも良いものになる以前に、ＮＭＯＳトラン
ジスタで１０またはそれ以上のファンインを有する必要
がある。
あるが、擬似ＮＭＯＳスタティック論理ゲートは、欠点
があり、且つ適用可能性が制約されている。典型的に
は、論理回路の設計者は、擬似ＮＭＯＳスタティック論
理ゲートを、高ファンイン論理関数のためにのみ選択的
に使用する。この理由は、擬似ＮＭＯＳスタティック論
理ゲートの出力が、その入力についての論理評価を実行
した後に、高電圧レベル（ハイ論理の場合）を示すこと
ができるか、または高電圧レベルから低電圧レベル（ロ
ー論理の場合）へ遷移できなければならないからであ
る。この機能を達成する一方で、前述の抵抗に関する制
限を守るために、プルアップネットワークは、典型的に
は、迅速なプルアップを行うために幅の広いＰＭＯＳト
ランジスタ（単数または複数）を必要とする。しかし、
このような幅が広いＰＭＯＳトランジスタ（単数または
複数）は、ＮＭＯＳトランジスタ（単数または複数）に
よって駆動されるプルダウン速度を遅くする。この結
果、困難で且つ非効率的な妥協を強いられることにな
る。これは、当該技術分野でよく知られているように、
ＮＭＯＳトランジスタと同じ駆動強度を有するＰＭＯＳ
トランジスタを得るためには、そのＰＭＯＳトランジス
タは、対応するＮＭＯＳトランジスタの少なくとも２倍
の幅を有していなければならないためである。したがっ
て、スタティック論理ゲートは、擬似ＮＭＯＳゲートが
動作速度に関してスタティックＣＭＯＳトランジスタの
実施形態よりも良いものになる以前に、ＮＭＯＳトラン
ジスタで１０またはそれ以上のファンインを有する必要
がある。
【０００５】
【課題を解決するための手段】本発明は、そのようなス
タティック論理ゲートの応答および適用可能性を向上さ
せるために共有ノードからのフィードバックを使用す
る、擬似ＮＭＯＳスタティック論理ゲートの新規なファ
ミリーを提供する。実際のところ、本発明にしたがった
フィードバック誘導型擬似ＮＭＯＳスタティック（ＦＩ
ＰＮＳ）論理ゲートの向上した性能のために、ＦＩＰＮ
Ｓ論理ゲートは、ＮＭＯＳトランジスタのファンインが
従来技術によって規定されるものよりもはるかに低いと
きに、ＣＭＯＳトランジスタの実施形態よりも、望まし
いものになる。
タティック論理ゲートの応答および適用可能性を向上さ
せるために共有ノードからのフィードバックを使用す
る、擬似ＮＭＯＳスタティック論理ゲートの新規なファ
ミリーを提供する。実際のところ、本発明にしたがった
フィードバック誘導型擬似ＮＭＯＳスタティック（ＦＩ
ＰＮＳ）論理ゲートの向上した性能のために、ＦＩＰＮ
Ｓ論理ゲートは、ＮＭＯＳトランジスタのファンインが
従来技術によって規定されるものよりもはるかに低いと
きに、ＣＭＯＳトランジスタの実施形態よりも、望まし
いものになる。
【０００６】アーキテクチュアにおいて、広く説明する
と、ＦＩＰＮＳ論理ゲートは、少なくとも、（ａ）一つ
以上の入力を受け取るために一つ以上のプルダウンＮＭ
ＯＳトランジスタを有するプルダウンネットワークと、
（ｂ）ゲート出力を生成する共有ノードにおいて前記Ｎ
ＭＯＳトランジスタネットワークに接続された一つ以上
の一次プルアップＰＭＯＳトランジスタを有する一次プ
ルアップネットワークと、（ｃ）適切な動作機構によっ
て前記ＮＭＯＳトランジスタネットワークに接続された
一つ以上の二次プルアップＰＭＯＳトランジスタを有す
る二次プルアップネットワークと、を含み、前記動作機
構が、前記共有ノードからのフィードバックに基づいて
前記二次プルアップＰＭＯＳトランジスタ（単数または
複数）の動作を生じさせ、これによって、プルアップ駆
動強度をプルダウン駆動強度に対して増加させる。好適
な実施形態（限定的ではない例）では、前記動作機構
は、一つ以上のカスケード接続された論理ゲートからな
る、単なる遅延機構である。ＦＩＰＮＳ論理ゲートは、
一つ以上の入力について任意のタイプの論理関数を実行
するように構成されて、使用されることができる。
と、ＦＩＰＮＳ論理ゲートは、少なくとも、（ａ）一つ
以上の入力を受け取るために一つ以上のプルダウンＮＭ
ＯＳトランジスタを有するプルダウンネットワークと、
（ｂ）ゲート出力を生成する共有ノードにおいて前記Ｎ
ＭＯＳトランジスタネットワークに接続された一つ以上
の一次プルアップＰＭＯＳトランジスタを有する一次プ
ルアップネットワークと、（ｃ）適切な動作機構によっ
て前記ＮＭＯＳトランジスタネットワークに接続された
一つ以上の二次プルアップＰＭＯＳトランジスタを有す
る二次プルアップネットワークと、を含み、前記動作機
構が、前記共有ノードからのフィードバックに基づいて
前記二次プルアップＰＭＯＳトランジスタ（単数または
複数）の動作を生じさせ、これによって、プルアップ駆
動強度をプルダウン駆動強度に対して増加させる。好適
な実施形態（限定的ではない例）では、前記動作機構
は、一つ以上のカスケード接続された論理ゲートからな
る、単なる遅延機構である。ＦＩＰＮＳ論理ゲートは、
一つ以上の入力について任意のタイプの論理関数を実行
するように構成されて、使用されることができる。
【０００７】本発明は、一つ以上の新規な方法を提供す
るものとしても、概念化されることができる。そのよう
な方法の一つの例として、本発明は、擬似ＮＭＯＳ論理
ゲートの適用可能性および動作速度を向上させるための
方法を提供するとみなされ、この方法は、（ａ）一つ以
上の入力を受け取るために少なくとも一つ以上のプルダ
ウンＮＭＯＳトランジスタを有するプルダウンネットワ
ークと、出力を生成するための共有ノードで前記ＮＭＯ
Ｓトランジスタネットワークに接続された少なくとも一
つ以上のプルアップＰＭＯＳトランジスタを有するプル
アップネットワークと、を含むスタティック論理ゲート
を準備するステップと、（ｂ）前記共有ノードからのフ
ィードバックに基づいて、プルアップ駆動強度をプルダ
ウン駆動強度に対して動的に増加させるステップと、を
少なくとも含む。
るものとしても、概念化されることができる。そのよう
な方法の一つの例として、本発明は、擬似ＮＭＯＳ論理
ゲートの適用可能性および動作速度を向上させるための
方法を提供するとみなされ、この方法は、（ａ）一つ以
上の入力を受け取るために少なくとも一つ以上のプルダ
ウンＮＭＯＳトランジスタを有するプルダウンネットワ
ークと、出力を生成するための共有ノードで前記ＮＭＯ
Ｓトランジスタネットワークに接続された少なくとも一
つ以上のプルアップＰＭＯＳトランジスタを有するプル
アップネットワークと、を含むスタティック論理ゲート
を準備するステップと、（ｂ）前記共有ノードからのフ
ィードバックに基づいて、プルアップ駆動強度をプルダ
ウン駆動強度に対して動的に増加させるステップと、を
少なくとも含む。
【０００８】本発明によって提供される他の特徴、利
点、システム、および方法は、以下の図面および詳細な
説明を検討することによって、当業者に明らかになるで
あろう。そのような付加的な特徴、利点、システム、お
よび方法の全てが、本発明の範囲内に含まれることが意
図されている。
点、システム、および方法は、以下の図面および詳細な
説明を検討することによって、当業者に明らかになるで
あろう。そのような付加的な特徴、利点、システム、お
よび方法の全てが、本発明の範囲内に含まれることが意
図されている。
【０００９】
【発明の実施の形態】本発明は、図面を参照することに
よって、より良く理解されることができる。図面中の構
成要素は、必ずしも一定の縮尺にしたがって描かれては
おらず、その代わりに、本発明の原理を明瞭に描くこと
に重点が置かれている。さらに、図面中で、同じ参照符
号は、いくつかの図面にわたって、対応する部分を示し
ている。
よって、より良く理解されることができる。図面中の構
成要素は、必ずしも一定の縮尺にしたがって描かれては
おらず、その代わりに、本発明の原理を明瞭に描くこと
に重点が置かれている。さらに、図面中で、同じ参照符
号は、いくつかの図面にわたって、対応する部分を示し
ている。
【００１０】図１は、本発明にしたがったフィードバッ
ク誘導型擬似ＮＭＯＳスタティック（ＦＩＰＮＳ）論理
ゲートの高レベル概念を示す電子ブロック図であり、こ
こでは、このＦＩＰＮＳ論理ゲートは、一般的に参照符
号１０により示されている。
ク誘導型擬似ＮＭＯＳスタティック（ＦＩＰＮＳ）論理
ゲートの高レベル概念を示す電子ブロック図であり、こ
こでは、このＦＩＰＮＳ論理ゲートは、一般的に参照符
号１０により示されている。
【００１１】図１の論理ゲート１０は、新規の擬似ＮＭ
ＯＳベースの論理ファミリーに対する基本的な構成要素
を構成している。ＦＩＰＮＳ論理ゲート１０は、カスケ
ード接続されて構成されることができ、および／また
は、例えば、ＡＮＤ、ＯＲ、インバータ、バッファ、Ｎ
ＡＮＤ、ＮＯＲ、およびＸＯＲ（排他的ＯＲ）、ＸＮＯ
Ｒ（排他的ＮＯＲ、またはその等価）などの良く知られ
た論理関数のうちの任意のもの（ただし、それに限られ
るものではない）等、一つ以上の入力に対する任意の所
望の論理関数を実現するために使用されることができ
る。ＦＩＰＮＳ論理ゲート１０は、所望であれば、例え
ばＣＭＯＳインバータまたはラッチのようなインバータ
に、カスケード接続または接続されることができる。論
理ゲート１０は、望まれない論理的ハザードまたはトラ
ブルを生じさせることなく、例えばＣＭＯＳ論理ゲート
のような他のスタティック論理ゲート、ならびに、例え
ばドミノまたはマウストラップ論理ゲートのようなダイ
ナミック論理ゲートと、組み合わせて使用されることも
できる。
ＯＳベースの論理ファミリーに対する基本的な構成要素
を構成している。ＦＩＰＮＳ論理ゲート１０は、カスケ
ード接続されて構成されることができ、および／また
は、例えば、ＡＮＤ、ＯＲ、インバータ、バッファ、Ｎ
ＡＮＤ、ＮＯＲ、およびＸＯＲ（排他的ＯＲ）、ＸＮＯ
Ｒ（排他的ＮＯＲ、またはその等価）などの良く知られ
た論理関数のうちの任意のもの（ただし、それに限られ
るものではない）等、一つ以上の入力に対する任意の所
望の論理関数を実現するために使用されることができ
る。ＦＩＰＮＳ論理ゲート１０は、所望であれば、例え
ばＣＭＯＳインバータまたはラッチのようなインバータ
に、カスケード接続または接続されることができる。論
理ゲート１０は、望まれない論理的ハザードまたはトラ
ブルを生じさせることなく、例えばＣＭＯＳ論理ゲート
のような他のスタティック論理ゲート、ならびに、例え
ばドミノまたはマウストラップ論理ゲートのようなダイ
ナミック論理ゲートと、組み合わせて使用されることも
できる。
【００１２】アーキテクチュアにおいて、従来の擬似Ｎ
ＭＯＳスタティック論理ゲートにおいてのように、本発
明のＦＩＰＮＳ論理ゲート１０は、少なくとも一つまた
はそれ以上のＰＭＯＳ電界効果トランジスタ（ＰＭＯＳ
ＦＥＴ；単純化のために図１には示されていない）を有
するプルアップネットワーク１２と、少なくとも一つま
たはそれ以上のＮＭＯＳ電界効果トランジスタ（ＮＭＯ
ＳＦＥＴ；単純化のために図１には示されていない）を
有するプルダウンネットワーク１６とを、含んでいる。
プルアップネットワーク１２の各ＰＭＯＳＦＥＴのゲー
トは、接地されているか、または動作信号１４（例えば
クロック信号ＣＫ）を介してアクティブ（アサート）／
イナクティブ（デアサート）にされるゲートを有してい
る。一方、プルダウンネットワーク１６の各ＮＭＯＳＦ
ＥＴのゲートは、ゲート１０によって評価される一つ以
上の各入力１８に接続され、これによって動作される。
ある設計では、プルダウンネットワーク１６は、（例え
ば論理の反転のために）一つ以上のＰＭＯＳトランジス
タを含んでいてもよいが、ネットワーク１６は、典型的
には、主としてＮＭＯＳトランジスタから構成される。
プルアップネットワーク１２は、ゲート出力を生成する
共有出力ノード２２によって、ネットワーク１６に接続
される。一般に、従来の擬似ＮＭＯＳスタティック論理
ゲートは、本発明のＦＩＰＮＳ論理ゲート１０ととも
に、プルダウンネットワーク１６内のＮＭＯＳ論理ゲー
トの特定の構成によって規定される論理機能性を有す
る。当該技術分野では、プルダウンネットワーク１６
は、一つ以上の入力１８についての論理評価が実行され
る「クリティカルパス」に位置していると言われる。
ＭＯＳスタティック論理ゲートにおいてのように、本発
明のＦＩＰＮＳ論理ゲート１０は、少なくとも一つまた
はそれ以上のＰＭＯＳ電界効果トランジスタ（ＰＭＯＳ
ＦＥＴ；単純化のために図１には示されていない）を有
するプルアップネットワーク１２と、少なくとも一つま
たはそれ以上のＮＭＯＳ電界効果トランジスタ（ＮＭＯ
ＳＦＥＴ；単純化のために図１には示されていない）を
有するプルダウンネットワーク１６とを、含んでいる。
プルアップネットワーク１２の各ＰＭＯＳＦＥＴのゲー
トは、接地されているか、または動作信号１４（例えば
クロック信号ＣＫ）を介してアクティブ（アサート）／
イナクティブ（デアサート）にされるゲートを有してい
る。一方、プルダウンネットワーク１６の各ＮＭＯＳＦ
ＥＴのゲートは、ゲート１０によって評価される一つ以
上の各入力１８に接続され、これによって動作される。
ある設計では、プルダウンネットワーク１６は、（例え
ば論理の反転のために）一つ以上のＰＭＯＳトランジス
タを含んでいてもよいが、ネットワーク１６は、典型的
には、主としてＮＭＯＳトランジスタから構成される。
プルアップネットワーク１２は、ゲート出力を生成する
共有出力ノード２２によって、ネットワーク１６に接続
される。一般に、従来の擬似ＮＭＯＳスタティック論理
ゲートは、本発明のＦＩＰＮＳ論理ゲート１０ととも
に、プルダウンネットワーク１６内のＮＭＯＳ論理ゲー
トの特定の構成によって規定される論理機能性を有す
る。当該技術分野では、プルダウンネットワーク１６
は、一つ以上の入力１８についての論理評価が実行され
る「クリティカルパス」に位置していると言われる。
【００１３】本発明の顕著な態様によれば、ＦＩＰＮＳ
論理ゲート１０は、一次プルアップネットワーク１２に
加えて、二次プルアップネットワーク２４を含む。この
二次プルアップネットワーク２４は、少なくとも一つ又
はそれ以上のＰＭＯＳトランジスタを含み、これらが、
フィードバック動作機構２８によって、出力ノード２２
からのフィードバックに基づいて選択的に動作されて、
ゲート１０に関連したプルダウン駆動強度に対するプル
アップ駆動強度の比率を調整する。このフィードバック
は、任意の適切な検出可能パラメータとすることがで
き、例えば、電圧、電流、論理状態、これらの任意の組
み合わせなどであることができるが、これらに限定され
るものではない。二次プルアップネットワーク２４とフ
ィードバック動作機構２８との組み合わせによって、Ｆ
ＩＰＮＳ論理ゲート１０は、論理評価の実行後に、より
迅速に回復することができる。その結果、ＦＩＰＮＳ論
理ゲート１０は、ＮＭＯＳトランジスタのファンイン
が、トランジスタで５個またはそれ以上であるときに、
従来の擬似ＮＭＯＳスタティック論理ゲートよりも好ま
しく、かつスタティックＣＭＯＳの実施形態よりも優れ
ている。なお、ファンインとは、基本的には、信号が汚
染される危険を冒すことなく、一度にゲートに供給され
ることができる信号の最大数である。
論理ゲート１０は、一次プルアップネットワーク１２に
加えて、二次プルアップネットワーク２４を含む。この
二次プルアップネットワーク２４は、少なくとも一つ又
はそれ以上のＰＭＯＳトランジスタを含み、これらが、
フィードバック動作機構２８によって、出力ノード２２
からのフィードバックに基づいて選択的に動作されて、
ゲート１０に関連したプルダウン駆動強度に対するプル
アップ駆動強度の比率を調整する。このフィードバック
は、任意の適切な検出可能パラメータとすることがで
き、例えば、電圧、電流、論理状態、これらの任意の組
み合わせなどであることができるが、これらに限定され
るものではない。二次プルアップネットワーク２４とフ
ィードバック動作機構２８との組み合わせによって、Ｆ
ＩＰＮＳ論理ゲート１０は、論理評価の実行後に、より
迅速に回復することができる。その結果、ＦＩＰＮＳ論
理ゲート１０は、ＮＭＯＳトランジスタのファンイン
が、トランジスタで５個またはそれ以上であるときに、
従来の擬似ＮＭＯＳスタティック論理ゲートよりも好ま
しく、かつスタティックＣＭＯＳの実施形態よりも優れ
ている。なお、ファンインとは、基本的には、信号が汚
染される危険を冒すことなく、一度にゲートに供給され
ることができる信号の最大数である。
【００１４】各ＦＩＰＮＳ論理ゲート１０は、フィード
バックを使用して、出力２２における次のエッジを生成
する準備がより良好に行われるように、その応答を調整
する。この新規なＦＩＰＮＳ論理ゲート１０は、従来の
擬似ＮＭＯＳスタティック論理ゲートの柔軟性とファン
インに対する不感受性とを保持しながら、（１）共有出
力ノード２２が高電圧レベルにあるときに、強い二次プ
ルアップネットワーク２４をディスエーブルにして、共
有出力ノード２２の立ち下がりエッジをスピードアップ
することによって、および（２）共有出力ノード２２が
低電圧レベルにあるときに、強いプルアップネットワー
ク２４および弱いプルアップネットワーク１２の両方を
それぞれイネーブルにして、共有出力ノード２２におけ
る立ち上がりエッジをスピードアップすることによっ
て、擬似ＮＭＯＳスタティック論理ゲートを改良する。
この特徴は、従来の擬似ＮＭＯＳスタティック論理回路
におけるプルアップ速度とプルダウン速度との間のトレ
ードオフを克服するものであり、この結果として、パワ
ー遅延が少なくとも約１．２倍に改善される。
バックを使用して、出力２２における次のエッジを生成
する準備がより良好に行われるように、その応答を調整
する。この新規なＦＩＰＮＳ論理ゲート１０は、従来の
擬似ＮＭＯＳスタティック論理ゲートの柔軟性とファン
インに対する不感受性とを保持しながら、（１）共有出
力ノード２２が高電圧レベルにあるときに、強い二次プ
ルアップネットワーク２４をディスエーブルにして、共
有出力ノード２２の立ち下がりエッジをスピードアップ
することによって、および（２）共有出力ノード２２が
低電圧レベルにあるときに、強いプルアップネットワー
ク２４および弱いプルアップネットワーク１２の両方を
それぞれイネーブルにして、共有出力ノード２２におけ
る立ち上がりエッジをスピードアップすることによっ
て、擬似ＮＭＯＳスタティック論理ゲートを改良する。
この特徴は、従来の擬似ＮＭＯＳスタティック論理回路
におけるプルアップ速度とプルダウン速度との間のトレ
ードオフを克服するものであり、この結果として、パワ
ー遅延が少なくとも約１．２倍に改善される。
【００１５】図２は、ＦＩＰＮＳ論理ゲート１０（図１
参照）の好適な実施形態の一つを示しており、このＦＩ
ＰＮＳ論理ゲート１０は、概して参照符号１０’により
示されている。図２に示されているように、一次プルア
ップネットワーク１２および二次プルアップネットワー
ク２４は、それぞれＰＭＯＳトランジスタＰ１およびＰ
２により実現されている。好適な実施形態では、プルダ
ウンネットワーク１６に関連したプルダウンＮＭＯＳト
ランジスタ（単数または複数）に対する一次および二次
プルアップＰＭＯＳトランジスタＰ１およびＰ２をまと
めた比率は、約１／１である。さらに、一次プルアップ
ＰＭＯＳトランジスタＰ１に対する二次プルアップＰＭ
ＯＳトランジスタＰ２の比率は、約４／１である。ＮＭ
ＯＳトランジスタのより大きい移動度が与えられると、
１／１という比率は、共有ノードにおいて、電源の〜１
／５という低出力電圧を生じる結果となる。あらためて
言うまでもなく、上記の比率に関しては、いくらかのフ
レキシビリティが存在する。しかし、Ｐ２／Ｐ１比率が
非常に大きく設定される場合、ゲート出力を生成する共
有出力ノード２２が高電圧レベルＶccまで遷移せず、静
電流によるノイズ問題が生じる。さらに、Ｐ２／Ｐ１比
率が非常に小さく設定される場合、従来の擬似ＮＭＯＳ
論理ゲートに比べて、ＦＩＰＮＳ論理ゲート１０から速
度に関する恩恵を得ることができなくなる。Ｐ２／Ｐ１
比率、およびプルダウンＮＭＯＳトランジスタに対する
全プルアップＰＭＯＳトランジスタの比率は、プルダウ
ンネットワーク１６に関連したＮＭＯＳトランジスタの
数および構成によっても、影響を受ける可能性がある。
多数のプルダウンＮＭＯＳトランジスタが存在する場
合、その比率は増加することがあり（必ずしも線形的に
ではない）、プルダウンＮＭＯＳトランジスタの数がよ
り少ない場合、その比率は減少することがある（必ずし
も線形的にではない）。
参照）の好適な実施形態の一つを示しており、このＦＩ
ＰＮＳ論理ゲート１０は、概して参照符号１０’により
示されている。図２に示されているように、一次プルア
ップネットワーク１２および二次プルアップネットワー
ク２４は、それぞれＰＭＯＳトランジスタＰ１およびＰ
２により実現されている。好適な実施形態では、プルダ
ウンネットワーク１６に関連したプルダウンＮＭＯＳト
ランジスタ（単数または複数）に対する一次および二次
プルアップＰＭＯＳトランジスタＰ１およびＰ２をまと
めた比率は、約１／１である。さらに、一次プルアップ
ＰＭＯＳトランジスタＰ１に対する二次プルアップＰＭ
ＯＳトランジスタＰ２の比率は、約４／１である。ＮＭ
ＯＳトランジスタのより大きい移動度が与えられると、
１／１という比率は、共有ノードにおいて、電源の〜１
／５という低出力電圧を生じる結果となる。あらためて
言うまでもなく、上記の比率に関しては、いくらかのフ
レキシビリティが存在する。しかし、Ｐ２／Ｐ１比率が
非常に大きく設定される場合、ゲート出力を生成する共
有出力ノード２２が高電圧レベルＶccまで遷移せず、静
電流によるノイズ問題が生じる。さらに、Ｐ２／Ｐ１比
率が非常に小さく設定される場合、従来の擬似ＮＭＯＳ
論理ゲートに比べて、ＦＩＰＮＳ論理ゲート１０から速
度に関する恩恵を得ることができなくなる。Ｐ２／Ｐ１
比率、およびプルダウンＮＭＯＳトランジスタに対する
全プルアップＰＭＯＳトランジスタの比率は、プルダウ
ンネットワーク１６に関連したＮＭＯＳトランジスタの
数および構成によっても、影響を受ける可能性がある。
多数のプルダウンＮＭＯＳトランジスタが存在する場
合、その比率は増加することがあり（必ずしも線形的に
ではない）、プルダウンＮＭＯＳトランジスタの数がよ
り少ない場合、その比率は減少することがある（必ずし
も線形的にではない）。
【００１６】さらに、好適な実施形態では、フィードバ
ック動作機構２８が、例えば遅延機構の形態で実現され
る（ただし、これに限定されるものではない）。遅延機
構の例としては、長い相互配線、キャパシタンスおよび
／またはインダクタンスのネットワーク、一連のカスケ
ード接続された論理ゲートなどが含まれる。好適な実施
形態では、遅延機構は、２段の連続した組み合わせ論理
回路、特にＮＯＲ論理ゲート３４を、任意の適切な論理
ファミリーのインバータ３８に直列に配置して実現され
ている。ＮＯＲ論理ゲート３４は、クロック信号ＣＫの
ような動作信号１４の、接地レベルに対する使用をイネ
ーブルにする。効果的には、動作信号１４は、ＦＩＰＮ
Ｓ論理ゲート１０による論理評価の間に、接地レベルを
周期的にエミュレートし、他の時には他の電気的状態を
示して、消費電力を節約することができる。
ック動作機構２８が、例えば遅延機構の形態で実現され
る（ただし、これに限定されるものではない）。遅延機
構の例としては、長い相互配線、キャパシタンスおよび
／またはインダクタンスのネットワーク、一連のカスケ
ード接続された論理ゲートなどが含まれる。好適な実施
形態では、遅延機構は、２段の連続した組み合わせ論理
回路、特にＮＯＲ論理ゲート３４を、任意の適切な論理
ファミリーのインバータ３８に直列に配置して実現され
ている。ＮＯＲ論理ゲート３４は、クロック信号ＣＫの
ような動作信号１４の、接地レベルに対する使用をイネ
ーブルにする。効果的には、動作信号１４は、ＦＩＰＮ
Ｓ論理ゲート１０による論理評価の間に、接地レベルを
周期的にエミュレートし、他の時には他の電気的状態を
示して、消費電力を節約することができる。
【００１７】図３は、新規なＦＩＰＮＳ論理ゲート１０
のゲート出力を生成する共有出力ノード２２の、電圧対
時間の応答を描いている。図３を参照すると、好適な実
施形態では、遅延機構２８’は、共有出力ノード２２に
関連した立ち下がりエッジおよび立ち上がりエッジが、
図示されているように、応答するように設計されてい
る。高電圧レベルＶcc（ハイ論理レベル、または２進論
理記法における「１」を示す）は、典型的には、約＋３
Ｖと約＋１８Ｖとの間のいずれかの値をとり、電圧Ｖss
は、典型的には０の近辺にある（ロー論理レベル、また
は２進論理記法における「０」を示す）。
のゲート出力を生成する共有出力ノード２２の、電圧対
時間の応答を描いている。図３を参照すると、好適な実
施形態では、遅延機構２８’は、共有出力ノード２２に
関連した立ち下がりエッジおよび立ち上がりエッジが、
図示されているように、応答するように設計されてい
る。高電圧レベルＶcc（ハイ論理レベル、または２進論
理記法における「１」を示す）は、典型的には、約＋３
Ｖと約＋１８Ｖとの間のいずれかの値をとり、電圧Ｖss
は、典型的には０の近辺にある（ロー論理レベル、また
は２進論理記法における「０」を示す）。
【００１８】最初に、共有出力ノード２２（およびゲー
ト出力）は、高電圧レベルＶccまたはその極く近傍の電
圧を示し、その結果として、ＰＭＯＳトランジスタＰ１
（図２参照）によってハイレベルに引っ張られる。プル
ダウンネットワーク１６による論理評価が実行された後
に、共有出力ノード２２は高電圧レベルＶccに留まって
ゲート出力２２におけるハイ論理を示すか、あるいは、
共有出力ノード２２は最終的に低電圧レベルまで駆動さ
れて、ゲート出力２２におけるロー論理を示す。
ト出力）は、高電圧レベルＶccまたはその極く近傍の電
圧を示し、その結果として、ＰＭＯＳトランジスタＰ１
（図２参照）によってハイレベルに引っ張られる。プル
ダウンネットワーク１６による論理評価が実行された後
に、共有出力ノード２２は高電圧レベルＶccに留まって
ゲート出力２２におけるハイ論理を示すか、あるいは、
共有出力ノード２２は最終的に低電圧レベルまで駆動さ
れて、ゲート出力２２におけるロー論理を示す。
【００１９】後者の状況では、共有出力ノード２２（お
よびゲート出力）は、参照符号３４ａおよび３４ｂによ
って示されているように、Ｖccから低電圧レベルへの遷
移を開始する。好適な実施形態では、この時点で、ＰＭ
ＯＳトランジスタＰ１がターンオンして（すなわち、ゲ
ートが電圧バイアスされて、Ｐ１のソース−ドレイン間
が導通し）、一方、ＰＭＯＳトランジスタＰ２は、依然
としてターンオフ状態にある（すなわち、ゲートは、Ｐ
２のソース−ドレイン間が導通できるほど十分に電圧バ
イアスされていない）。参照符号３４ｃによって示され
ているように、共有出力ノード２２に関連する立ち下が
りエッジが低出力電圧レベルＶOL（ロー論理レベルを示
す）、またはその他の適切な閾値に到達すると、遅延機
構２８’（図２参照）が、ＰＭＯＳトランジスタＰ２に
関連したゲートへの接続２６（図２参照）を介して、Ｐ
ＭＯＳトランジスタＰ２をターンオンする。
よびゲート出力）は、参照符号３４ａおよび３４ｂによ
って示されているように、Ｖccから低電圧レベルへの遷
移を開始する。好適な実施形態では、この時点で、ＰＭ
ＯＳトランジスタＰ１がターンオンして（すなわち、ゲ
ートが電圧バイアスされて、Ｐ１のソース−ドレイン間
が導通し）、一方、ＰＭＯＳトランジスタＰ２は、依然
としてターンオフ状態にある（すなわち、ゲートは、Ｐ
２のソース−ドレイン間が導通できるほど十分に電圧バ
イアスされていない）。参照符号３４ｃによって示され
ているように、共有出力ノード２２に関連する立ち下が
りエッジが低出力電圧レベルＶOL（ロー論理レベルを示
す）、またはその他の適切な閾値に到達すると、遅延機
構２８’（図２参照）が、ＰＭＯＳトランジスタＰ２に
関連したゲートへの接続２６（図２参照）を介して、Ｐ
ＭＯＳトランジスタＰ２をターンオンする。
【００２０】この時点で、図３に示されているように、
出力ノード２２は、高電圧レベルへの遷移を開始する。
参照符号３４ｄによって特定される立ち上がりエッジに
よって示されているように、両方のＰＭＯＳトランジス
タＰ１およびＰ２が、出力ノード２２を（従来の擬似Ｎ
ＭＯＳスタティック論理ゲートよりも速く）ハイレベル
に引っ張る。結果的に、出力ノード２２に関連する電圧
が高電圧レベルＶccに接近するにつれて、ＰＭＯＳトラ
ンジスタＰ２がターンオフする。ＰＭＯＳトランジスタ
Ｐ２がターンオフした後、ＰＭＯＳトランジスタＰ１の
みが、出力ノード２２に関連した電圧を、Ｖccにさらに
近くなるようにプルアップする。この様子は、参照符号
３４ｅによって示されている。（このプルアップ３４ｅ
は、両トランジスタＰ１およびＰ２が動作されていたと
きよりも遅いレートで行われる。参照符号３４ｄおよび
３４ｅに関連する傾きを、比較されたい。）最後に、出
力ノード２２に関連する電圧が、定常状態の電圧に到達
する。この定常状態電圧は、高電圧レベルＶccにある
か、またはその極く近傍にある。この時点で、ＦＩＰＮ
Ｓ論理ゲート１０は、別の論理評価を実行する準備がで
きている。
出力ノード２２は、高電圧レベルへの遷移を開始する。
参照符号３４ｄによって特定される立ち上がりエッジに
よって示されているように、両方のＰＭＯＳトランジス
タＰ１およびＰ２が、出力ノード２２を（従来の擬似Ｎ
ＭＯＳスタティック論理ゲートよりも速く）ハイレベル
に引っ張る。結果的に、出力ノード２２に関連する電圧
が高電圧レベルＶccに接近するにつれて、ＰＭＯＳトラ
ンジスタＰ２がターンオフする。ＰＭＯＳトランジスタ
Ｐ２がターンオフした後、ＰＭＯＳトランジスタＰ１の
みが、出力ノード２２に関連した電圧を、Ｖccにさらに
近くなるようにプルアップする。この様子は、参照符号
３４ｅによって示されている。（このプルアップ３４ｅ
は、両トランジスタＰ１およびＰ２が動作されていたと
きよりも遅いレートで行われる。参照符号３４ｄおよび
３４ｅに関連する傾きを、比較されたい。）最後に、出
力ノード２２に関連する電圧が、定常状態の電圧に到達
する。この定常状態電圧は、高電圧レベルＶccにある
か、またはその極く近傍にある。この時点で、ＦＩＰＮ
Ｓ論理ゲート１０は、別の論理評価を実行する準備がで
きている。
【００２１】フィードバック動作機構２８は、出力ノー
ド２２における出力電圧を、Ｐ２がターンオフする前に
ハイ論理（「１」）として検出されるような十分に高い
電圧に確実にするように、設計されてもよい。動作遅延
がこの効果に対して規定されると、ＦＩＰＮＳ論理ゲー
ト１０’は、ゲートが先の遷移を完了する前であって
も、この遷移期間中の任意の時点で、別の論理演算を実
行することができる。
ド２２における出力電圧を、Ｐ２がターンオフする前に
ハイ論理（「１」）として検出されるような十分に高い
電圧に確実にするように、設計されてもよい。動作遅延
がこの効果に対して規定されると、ＦＩＰＮＳ論理ゲー
ト１０’は、ゲートが先の遷移を完了する前であって
も、この遷移期間中の任意の時点で、別の論理演算を実
行することができる。
【００２２】図４Ａは、入力ＡおよびＢに対するＮＡＮ
Ｄ論理演算を実行するＦＩＰＮＳ論理ゲート１０’の実
施形態の例を示している。フィードバック誘導型プルア
ップネットワーク４１は、プルアップＰＭＯＳトランジ
スタＰ１およびＰ２と、フィードバック動作機構２８’
とを含んでいる。出力２２は、 出力＝Ａ ＮＡＮＤ Ｂ というブール等式によって定義される。
Ｄ論理演算を実行するＦＩＰＮＳ論理ゲート１０’の実
施形態の例を示している。フィードバック誘導型プルア
ップネットワーク４１は、プルアップＰＭＯＳトランジ
スタＰ１およびＰ２と、フィードバック動作機構２８’
とを含んでいる。出力２２は、 出力＝Ａ ＮＡＮＤ Ｂ というブール等式によって定義される。
【００２３】図４Ｂは、入力ＡおよびＢに対するＮＯＲ
論理演算を実行するＦＩＰＮＳ論理ゲート１０’の実施
形態の例である。出力２２は、 出力＝Ａ ＮＯＲ Ｂ というブール等式によって定義される。
論理演算を実行するＦＩＰＮＳ論理ゲート１０’の実施
形態の例である。出力２２は、 出力＝Ａ ＮＯＲ Ｂ というブール等式によって定義される。
【００２４】図４Ｃは、入力ＡＩおよびＢＩ（ただし、
Ｉ＝１、…、Ｎ）に対するＸＮＯＲ論理演算を実行する
ＦＩＰＮＳ論理ゲート１０’の実施形態の例である。出
力２２は、 出力＝〜（（Ａ ＸＮＯＲ Ｂ）ＯＲ…（ＡＮ ＸＮＯ
Ｒ ＢＮ）） というブール等式によって定義される。
Ｉ＝１、…、Ｎ）に対するＸＮＯＲ論理演算を実行する
ＦＩＰＮＳ論理ゲート１０’の実施形態の例である。出
力２２は、 出力＝〜（（Ａ ＸＮＯＲ Ｂ）ＯＲ…（ＡＮ ＸＮＯ
Ｒ ＢＮ）） というブール等式によって定義される。
【００２５】図４Ｄは、選択信号ＳＥＬ１〜ＳＥＬＮに
それぞれ基づいて、入力Ａ〜Ｎに対する比較器論理演算
を実行するＦＩＰＮＳ論理ゲート１０’の実施形態の例
である。出力２２は、 出力＝〜（（ＳＥＬ１ ＡＮＤ Ａ）ＯＲ…（ＳＥＬＮ
ＡＮＤ Ｎ）） というブール等式によって定義される。
それぞれ基づいて、入力Ａ〜Ｎに対する比較器論理演算
を実行するＦＩＰＮＳ論理ゲート１０’の実施形態の例
である。出力２２は、 出力＝〜（（ＳＥＬ１ ＡＮＤ Ａ）ＯＲ…（ＳＥＬＮ
ＡＮＤ Ｎ）） というブール等式によって定義される。
【００２６】本発明の上述の実施形態、特にいずれの
「好適な」実施形態も、単なる可能性のある実施形態の
例にすぎず、本発明の原理を明瞭に理解してもらうため
に提示されているに過ぎない点を、あらためて強調す
る。本発明の上記の実施形態に対しては、本発明の思想
および原理を実質的に逸脱することなく、多くの変形お
よび修正を施すことができる。そのような修正および変
形はすべて、の開示内容および本発明の範囲内に含ま
れ、かつ特許請求の範囲によって保護されることが意図
されている。
「好適な」実施形態も、単なる可能性のある実施形態の
例にすぎず、本発明の原理を明瞭に理解してもらうため
に提示されているに過ぎない点を、あらためて強調す
る。本発明の上記の実施形態に対しては、本発明の思想
および原理を実質的に逸脱することなく、多くの変形お
よび修正を施すことができる。そのような修正および変
形はすべて、の開示内容および本発明の範囲内に含ま
れ、かつ特許請求の範囲によって保護されることが意図
されている。
【００２７】以下においては、本発明の種々の構成要件
の組み合わせから成る例示的な実施態様を示す。 １．スタティック論理ゲート（10）であって、一つ以上
の入力（18）を受け取るために一つ以上のプルダウンＮ
ＭＯＳトランジスタを有する、プルダウンネットワーク
（16）と、出力（22）を生成するための共有ノード（2
2）において前記ＮＭＯＳトランジスタネットワーク（1
6）に接続された一つ以上の一次プルアップＰＭＯＳト
ランジスタ（P1）を有する、一次プルアップネットワー
ク（12）と、及び動作機構（28）によって前記プルダウ
ンネットワーク（16）に接続された一つ以上の二次プル
アップＰＭＯＳトランジスタ（P2）を有する、二次プル
アップネットワーク（24）とを含み、前記動作機構（2
8）が、前記共有ノード（22）からのフィードバックに
基づいて、前記二次プルアップＰＭＯＳトランジスタ
（P2）の動作を生じさせる、スタティック論理ゲート
（10）。 ２．前記動作機構（28）が、一つ以上の論理ゲート（3
4、38）を含む遅延機構（28'）である、上記１に記載の
ゲート（10）。 ３．前記プルダウンＮＭＯＳトランジスタ（16）に対す
る前記一次および二次プルアップＰＭＯＳトランジスタ
（P1、P2）の第１の比が約１／１であり、前記一次プル
アップＰＭＯＳトランジスタ（P1）に対する前記二次プ
ルアップＰＭＯＳトランジスタ（P2）の第２の比が約４
／１である、上記１に記載のゲート（10）。 ４．前記一次プルアップＰＭＯＳトランジスタ（P1）
が、周期的にアサートされる信号（14）によって周期的
に動作される、上記１に記載のゲート（10）。 ５．前記プルダウンネットワーク（16）が、前記入力
（18）のうちの少なくとも二つに対して、ＮＯＲ論理演
算を実行するように構成される、上記１に記載のゲート
（10）。 ６．前記プルダウントランジスタネットワーク（16）
が、前記入力（18）のうちの少なくとも二つに対して、
ＮＡＮＤ論理演算を実行するように構成される、上記１
に記載のゲート（10）。 ７．前記プルダウンネットワーク（16）が、前記入力
（18）のうちの少なくとも二つに対して、ＸＮＯＲ論理
演算を実行するように構成される、上記１に記載のゲー
ト（10）。 ８．前記プルダウンネットワーク（16）が、前記入力
（18）のうちの少なくとも二つに関連して、比較器論理
演算を実行するように構成される、上記１に記載のゲー
ト（10）。 ９．スタティック論理ゲート（10）であって、入力（1
8）を受け取るためのプルダウントランジスタ手段（1
6）と、出力（22）を提供するための共有ノード（22）
において前記プルダウントランジスタ手段（16）に接続
されたプルアップトランジスタ手段（12）と、及び前記
共有ノード（22）からのフィードバックに基づいて、前
記プルダウントランジスタ手段（16）に対する前記プル
アップトランジスタ手段（12）の駆動強度を調整するた
めの手段（24、28）とを含む、スタティック論理ゲート
（10）。 １０．前記調整するための手段が、二次プルアップトラ
ンジスタ手段（24）と、及び適宜、前記共有ノード（2
2）からのフィードバックに基づいて、前記二次プルア
ップトランジスタ手段（24）を前記共有ノード（22）に
対して、選択的に接続および切り離す遅延手段（28）と
を含む、上記９に記載のゲート（10）。
の組み合わせから成る例示的な実施態様を示す。 １．スタティック論理ゲート（10）であって、一つ以上
の入力（18）を受け取るために一つ以上のプルダウンＮ
ＭＯＳトランジスタを有する、プルダウンネットワーク
（16）と、出力（22）を生成するための共有ノード（2
2）において前記ＮＭＯＳトランジスタネットワーク（1
6）に接続された一つ以上の一次プルアップＰＭＯＳト
ランジスタ（P1）を有する、一次プルアップネットワー
ク（12）と、及び動作機構（28）によって前記プルダウ
ンネットワーク（16）に接続された一つ以上の二次プル
アップＰＭＯＳトランジスタ（P2）を有する、二次プル
アップネットワーク（24）とを含み、前記動作機構（2
8）が、前記共有ノード（22）からのフィードバックに
基づいて、前記二次プルアップＰＭＯＳトランジスタ
（P2）の動作を生じさせる、スタティック論理ゲート
（10）。 ２．前記動作機構（28）が、一つ以上の論理ゲート（3
4、38）を含む遅延機構（28'）である、上記１に記載の
ゲート（10）。 ３．前記プルダウンＮＭＯＳトランジスタ（16）に対す
る前記一次および二次プルアップＰＭＯＳトランジスタ
（P1、P2）の第１の比が約１／１であり、前記一次プル
アップＰＭＯＳトランジスタ（P1）に対する前記二次プ
ルアップＰＭＯＳトランジスタ（P2）の第２の比が約４
／１である、上記１に記載のゲート（10）。 ４．前記一次プルアップＰＭＯＳトランジスタ（P1）
が、周期的にアサートされる信号（14）によって周期的
に動作される、上記１に記載のゲート（10）。 ５．前記プルダウンネットワーク（16）が、前記入力
（18）のうちの少なくとも二つに対して、ＮＯＲ論理演
算を実行するように構成される、上記１に記載のゲート
（10）。 ６．前記プルダウントランジスタネットワーク（16）
が、前記入力（18）のうちの少なくとも二つに対して、
ＮＡＮＤ論理演算を実行するように構成される、上記１
に記載のゲート（10）。 ７．前記プルダウンネットワーク（16）が、前記入力
（18）のうちの少なくとも二つに対して、ＸＮＯＲ論理
演算を実行するように構成される、上記１に記載のゲー
ト（10）。 ８．前記プルダウンネットワーク（16）が、前記入力
（18）のうちの少なくとも二つに関連して、比較器論理
演算を実行するように構成される、上記１に記載のゲー
ト（10）。 ９．スタティック論理ゲート（10）であって、入力（1
8）を受け取るためのプルダウントランジスタ手段（1
6）と、出力（22）を提供するための共有ノード（22）
において前記プルダウントランジスタ手段（16）に接続
されたプルアップトランジスタ手段（12）と、及び前記
共有ノード（22）からのフィードバックに基づいて、前
記プルダウントランジスタ手段（16）に対する前記プル
アップトランジスタ手段（12）の駆動強度を調整するた
めの手段（24、28）とを含む、スタティック論理ゲート
（10）。 １０．前記調整するための手段が、二次プルアップトラ
ンジスタ手段（24）と、及び適宜、前記共有ノード（2
2）からのフィードバックに基づいて、前記二次プルア
ップトランジスタ手段（24）を前記共有ノード（22）に
対して、選択的に接続および切り離す遅延手段（28）と
を含む、上記９に記載のゲート（10）。
【００２８】
【発明の効果】本発明により、共有ノードからのフィー
ドバックを使用して、スタティック論理ゲートの応答お
よび適用可能性が向上した、擬似ＮＭＯＳスタティック
論理ゲートの新規なファミリーが提供される。
ドバックを使用して、スタティック論理ゲートの応答お
よび適用可能性が向上した、擬似ＮＭＯＳスタティック
論理ゲートの新規なファミリーが提供される。
【図１】 本発明にしたがったフィードバック誘導型擬
似ＮＭＯＳスタティック（ＦＩＰＮＳ）論理ゲートを示
すブロック図である。
似ＮＭＯＳスタティック（ＦＩＰＮＳ）論理ゲートを示
すブロック図である。
【図２】 図１のフィードバック誘導型擬似ＮＭＯＳス
タティック論理ゲートの実施形態の例を示す概略図であ
る。
タティック論理ゲートの実施形態の例を示す概略図であ
る。
【図３】 図１のＦＩＰＮＳ論理ゲートの共有ノードに
関連した立ち下がりおよび立ち上がりエッジの応答を示
す（電圧対時間の）グラフである。
関連した立ち下がりおよび立ち上がりエッジの応答を示
す（電圧対時間の）グラフである。
【図４Ａ】 ＮＡＮＤ ＦＩＰＮＳ論理ゲートの概略図
である。
である。
【図４Ｂ】 ＮＯＲ ＦＩＰＮＳ論理ゲートの概略図で
ある。
ある。
【図４Ｃ】 ＸＮＯＲ ＦＩＰＮＳ論理ゲートの概略図
である。
である。
【図４Ｄ】 比較器ＦＩＰＮＳ論理ゲートの概略図であ
る。
る。
10 ＦＩＰＮＳ論理ゲート 12 一次プルアップネットワーク（プルアップトランジ
スタ手段） 16 プルダウンネットワーク（プルダウントランジスタ
手段） 18 入力 22 共有ノード 24 二次プルアップネットワーク（二次プルアップトラ
ンジスタ手段） 28 動作機構 28' 遅延機構 34 論理ゲート 38 論理ゲート P1 一次プルアップＰＭＯＳトランジスタ P2 二次プルアップＰＭＯＳトランジスタ
スタ手段） 16 プルダウンネットワーク（プルダウントランジスタ
手段） 18 入力 22 共有ノード 24 二次プルアップネットワーク（二次プルアップトラ
ンジスタ手段） 28 動作機構 28' 遅延機構 34 論理ゲート 38 論理ゲート P1 一次プルアップＰＭＯＳトランジスタ P2 二次プルアップＰＭＯＳトランジスタ
Claims (1)
- 【請求項１】 スタティック論理ゲート（10）であっ
て、 一つ以上の入力（18）を受け取るために一つ以上のプル
ダウンＮＭＯＳトランジスタを有する、プルダウンネッ
トワーク（16）と、出力（22）を生成するための共有ノ
ード（22）において前記ＮＭＯＳトランジスタネットワ
ーク（16）に接続された一つ以上の一次プルアップＰＭ
ＯＳトランジスタ（P1）を有する、一次プルアップネッ
トワーク（12）と、及び動作機構（28）によって前記プ
ルダウンネットワーク（16）に接続された一つ以上の二
次プルアップＰＭＯＳトランジスタ（P2）を有する、二
次プルアップネットワーク（24）とを含み、前記動作機
構（28）が、前記共有ノード（22）からのフィードバッ
クに基づいて、前記二次プルアップＰＭＯＳトランジス
タ（P2）の動作を生じさせる、スタティック論理ゲート
（10）。
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|---|---|
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