JP2012217065A - 可変遅延回路 - Google Patents

Abstract

【課題】１段ごとの遅延時間変化の誤差が小さい高精度の可変遅延回路の実現。
【解決手段】直列に接続された複数個の遅延ユニット20-0,20-iを有し、各遅延ユニットは、第１から第３論理ゲートを有し、第１論理ゲートG1は、前段の出力が後段の一方の入力になるように直列に接続され、他方の入力には、折り返し位置を指示する第１制御データCTN0,CTNiが入力され、第２論理ゲートG2は、一方の入力が第１論理ゲートの入力に接続され、他方の入力には折り返し位置を指示する第２制御データCT0,CTiが入力され、第３論理ゲートSGは、後段の出力が前段の一方の入力になるように直列に接続され、他方の入力には第２論理ゲートの出力が入力され、第３論理ゲートにおいて、一方の入力M1から出力Zまでの経路の遅延時間と、他方の入力M2から前出力Zまでの経路の遅延時間は、等しい可変遅延回路。
【選択図】図６

Description

本発明は、可変遅延回路に関する。

コンピュータ向けメモリ装置やＤＲＡＭ等のデータ記憶機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くすることが求められている。データレートの向上に伴い、伝送線路の遅延を補償するため、高精度な可変遅延回路（ディレイライン:Delay Line）および可変遅延回路を利用する可変遅延補償（ディレイ・ロックド・ループ:Delay Locked Loop (DLL)）回路が必要となる。

可変遅延回路には各種の形態がある。もっとも一般的な可変遅延回路は、直列に接続された複数個の遅延ユニットを有し、各遅延ユニットに入力信号の折り返し位置を示す制御データを供給して、入力信号が折り返されるまでの段数を調整する。

各遅延ユニットは、同じ回路構成を有し、第１から第３論理ゲートを有する。第１論理ゲートは、前段の出力が後段の一方の入力になるように直列に接続され、他方の入力には、第１制御データが入力される。第２論理ゲートは、一方の入力が第１論理ゲートの入力に接続され、他方の入力には第２制御データが入力される。第３論理ゲートは、後段の出力が前段の一方の入力になるように直列に接続され、他方の入力には第２論理ゲートの出力が入力される。入力信号は、直列に接続された各段の第１論理ゲートを進み、折り返し位置の遅延ユニットで第２論理ゲートから第３論理ゲートに入り、直列に接続された第３論理ゲートを進んで戻り、初段の第３論理ゲートから出力される。第１および第２制御データにより、折り返し位置を指示することにより、遅延量を調整できる。折り返し位置より前の遅延ユニットに供給される第１制御データは、第１論理ゲートを、入力信号を伝達する状態にし、折り返し位置より後の遅延ユニットに供給される第１制御データは、第１論理ゲートを、入力信号を遮断する状態にする。折り返し位置の遅延ユニットに供給される第２制御データは、第２論理ゲートを、入力信号を第３論理ゲートに伝達する状態にし、他の遅延ユニットに供給される第２制御データは、第２論理ゲートを、入力信号を遮断する状態にする。

ここで、折り返し位置より前の遅延ユニットの第２論理ゲートは、第３論理ゲートに、第３論理ゲートが後段の第３論理ゲートの出力を伝達できる状態にする信号を出力する。折り返し位置の直後の遅延ユニットの第２論理ゲートは、第３論理ゲートが、折り返し位置の第３論理ゲートを第２論理ゲートの出力を伝達できる状態にする信号を出力する。

第１から第３論理ゲートを基本素子である多入力ＣＭＯＳ論理ゲートで形成する場合、トランジスタ数と遅延時間の関係で、ＮＡＮＤゲートまたはＮＯＲゲートを使用するのが一般的であり、ＮＯＲゲートはＮＡＮＤゲートに比べて遅延時間が大きい。

遅延ユニットの第１から第３論理ゲートを多入力ＣＭＯＳ論理ゲートで形成する場合、複数の入力端子に入力信号がそれぞれ入力してから出力ノードに出力されるまでの遅延時間に、差が存在する。言い換えれば、入力端子により遅延時間差が存在する。そのため、ＣＭＯＳ論理ゲートで形成される可変遅延回路は、１段ごとの遅延時間差が異なるという問題がある。１段ごとの遅延時間差が異なる場合、ＤＬＬ回路の精度が低下し、データ記憶装置の最大動作周波数や性能に影響する。

特開２０００−１５１３７２号公報 特開平１０−３２２１７８号公報 特開２００５−０５１６７３号公報

実施形態は、１段ごとの遅延時間がほぼ同じである可変遅延回路を実現する。

実施形態によれば、直列に接続された複数個の遅延ユニットを備え、各遅延ユニットは、第１から第３論理ゲートを有し、第１論理ゲートは、前段の出力が後段の一方の入力になるように直列に接続され、他方の入力には、折り返し位置を指示する第１制御データが入力され、第２論理ゲートは、一方の入力が第１論理ゲートの入力に接続され、他方の入力には折り返し位置を指示する第２制御データが入力され、第３論理ゲートは、後段の出力が前段の一方の入力になるように直列に接続され、他方の入力には第２論理ゲートの出力が入力され、第３論理ゲートにおいて、一方の入力から出力までの経路の遅延時間と、他方の入力から出力までの経路の遅延時間は、等しい可変遅延回路が提供される。

実施形態によれば、１段ごとの遅延時間変化の誤差が小さい高精度の可変遅延回路が実現される。

図１は、３個の２入力ＮＡＮＤゲートを有する複数の遅延ユニットを、直列に接続した可変遅延回路を示す回路図である。 図２は、第１および第２制御データを示す図である。 図３は、２入力ＮＡＮＤゲートの一般的な構成例を示す回路図である。 図４は、図１の可変遅延回路において、折り返し位置を段階的に変化させた場合の通過するゲートにおける遅延を示す図である。 図５は、図３のＣＭＯＳタイプの２入力ＮＡＮＤゲートを典型的なプロセスで製造した場合の遅延時間を示す図である。 図６は、第１実施形態の可変遅延回路（ディレイライン）の回路図を示す。 図７は、スイッチゲートの回路図およびその動作を示す真理値表である。 図８は、スイッチゲートの動作を説明する図である。 図９は、第１実施形態の可変遅延回路において、折り返し位置を段階的に変化させた場合の通過するゲートにおける遅延を示す図である。 図１０は、図７のスイッチゲートを典型的なプロセスで製造した場合の遅延時間を示す図である。 図１１は、第２実施形態の可変遅延回路（ディレイライン）の回路図を示す。 図１２は、バランスＮＡＮＤゲートの回路図である。 図１３は、バランスＮＡＮＤゲートの動作を示す真理値表およびその動作を説明する図である。 図１４は、第２実施形態の可変遅延回路において、折り返し位置を段階的に変化させた場合の通過するゲートにおける遅延を示す図である。 図１５は、図１１のバランスＮＡＮＤゲートを典型的なプロセスで製造した場合の遅延時間を示す図である。 図１６は、第３実施形態の可変遅延回路（ディレイライン）の回路図を示し、（Ａ）が可変遅延回路を示し、（Ｂ）が調整ＮＡＮＤゲートの回路図である。 図１７は、調整ＮＡＮＤゲートの動作を示す真理値表および動作を説明する図である。 図１８は、遅延ユニットのゲートを２入力ＮＯＲゲートで形成した一般的な可変遅延回路図であり、（Ａ）が可変遅延回路を示し、（Ｂ）が２入力ＮＯＲゲートを示す。 図１９は、図１８のＣＭＯＳタイプの２入力ＮＯＲゲートを典型的なプロセスで製造した場合の遅延時間を示す図である。 図２０は、第４実施形態の可変遅延回路（ディレイライン）の回路図を示し、（Ａ）は可変遅延回路の回路図であり、（Ｂ）はスイッチＮＯＲゲートの回路図である。 図２１は、第４実施形態の可変遅延回路の第１および第２制御データを示す図である。 図２２は、スイッチＮＯＲゲートの動作を示す真理値表および動作を説明する図である。 図２３は、スイッチＮＯＲゲートを典型的なプロセスで製造した場合の遅延時間を示す図である。 図２４は、バランスＮＯＲゲートの回路図およびその動作を説明する図である。 図２５は、バランスＮＯＲゲートを典型的なプロセスで製造した場合の遅延時間を示す図である。

実施形態を説明する前に、一般的な可変遅延回路（ディレイライン）について説明する。

図１は、３個の２入力ＮＡＮＤゲートを有する複数の遅延ユニット１０−０、１０−１、１０−２、１０−３、…、１０−ｉ、…を、直列に接続した可変遅延回路を示す回路図である。各遅延ユニットは、同じ回路であり、第１ＮＡＮＤゲートＧ１、第２ＮＡＮＤゲートＧ２および第３ＮＡＮＤゲートＧ３を有する。後述するように、２入力ＮＡＮＤゲートの２つの入力端子は、入力信号が変化してから出力信号が変化するまでの遅延時間が異なる。ここでは、速い方の入力端子を“Ｆ”で、遅い方の入力端子を“Ｓ”で、表す。

各段の入力信号ＣＬＫＩＮは、第１ＮＡＮＤゲートＧ１の入力端子Ｆおよび第２ＮＡＮＤゲートＧ２の入力端子Ｆに入力される。第１ＮＡＮＤゲートＧ１の入力端子Ｓには、第１制御データＣＴＮ０、ＣＴＮ１、ＣＴＮ２、ＣＴＮ３、…、ＣＴＮｉ、…が、入力される。第１ＮＡＮＤゲートＧ１の出力は後段の入力信号となる。したがって、複数の遅延ユニットの第１ＮＡＮＤゲートＧ１は、前段の出力が後段に入力するように、直列に接続される。

第２ＮＡＮＤゲートＧ２の入力端子Ｓには、第２制御データＣＴ０、ＣＴ１、ＣＴ２、ＣＴ３、…、ＣＴｉ、…が、入力される。第２ＮＡＮＤゲートＧ２の出力は、第３ＮＡＮＤゲートＧ３の入力端子Ｓに入力される。

第３ＮＡＮＤゲートＧ３の入力端子Ｆは、後段の第３ＮＡＮＤゲートＧ３の出力を受ける。したがって、複数の遅延ユニットの第３ＮＡＮＤゲートＧ３は、直列に接続される。一般に、直列に接続された場合には、前段の出力が後段に入力すると表現されるが、ここでは、複数の遅延ユニットの接続との整合性を維持するために、第３ＮＡＮＤゲートＧ３は、後段の出力が前段に入力するように、直列に接続されると表現する。初段の第３ＮＡＮＤゲートＧ３の出力が、出力信号ＣＬＫＯＵＴである。

図１の可変遅延回路では、第１ＮＡＮＤゲートＧ１を伝達される入力信号ＣＬＫＩＮが、第２ＮＡＮＤゲートＧ２を通って第３ＮＡＮＤゲートＧ３に入る折り返し経路の位置を、第１および第２制御データにより指示することにより、遅延量を調整できる。

図２は、第１および第２制御データを示す図である。図２において、ビットは、折り返し経路の遅延ユニットの位置を示し、ビット＝０が遅延ユニット１０−０に折り返し経路を設定する場合を、ビット＝ｋが遅延ユニット１０−ｋに折り返し経路を設定する場合を、示す。論理値“１”は信号の高（Ｈ）レベルを、論理値“０”は信号の低（Ｌ）レベルに対応する。

図２に示すように、遅延ユニット１０−ｋに折り返し経路を設定する場合（ビット＝ｋ）には、ＣＴｉ（ｉ＝０〜ｋ−１）＝０、ＣＴｋ＝１，ＣＴＮｉ＝１（ｉ＝０〜ｋ−１）およびＣＴＮｋ＝０とする。

図１の可変遅延回路の動作については広く知られているので、これ以上の説明は省略する。

図３は、２入力ＮＡＮＤゲートの一般的な構成例を示す回路図である。図３に示すように、２入力ＮＡＮＤゲートは、２個のＰチャネルトランジスタＰＴｒ１およびＰＴｒ２と、２個のＮチャネルトランジスタＮＴｒ１およびＮＴｒ２と、を有する。ＰＴｒ１およびＰＴｒ２は、高電位側電源Ｖｄｄと出力（ノード）Ｚの間に並列に接続される。ＮＴｒ１およびＮＴｒ２は、低電位側電源ＧＮＤと出力Ｚの間にこの順で直列に接続される。一方の入力端子Ｓは、ＰＴｒ１およびＮＴｒ１のゲートに接続され、他方の入力端子Ｆは、ＰＴｒ２およびＮＴｒ２のゲートに接続される。図３のＮＡＮＤゲートについて広く知られているので、詳しい説明は省略する。

図３の２入力ＮＡＮＤゲートでは、入力端子Ｓの信号が高（Ｈ）レベルの場合、ＰＴｒ１はオフ、ＮＴｒ１はオン状態である。この状態で、入力端子Ｆの信号がＨになると、ＰＴｒ２はオフし、ＮＴｒ２はオンして、出力は低（Ｌ）レベルになる。また、この状態で、入力端子Ｆの信号がＬになると、ＰＴｒ２はオンし、ＮＴｒ２はオフして、出力はＨになる。したがって、入力端子Ｆの信号に応じて出力が変化する。一方、入力端子Ｓの信号がＬレベルの場合、ＰＴｒ１はオン、ＮＴｒ１はオフ状態であり、入力端子Ｆの信号にかかわらず出力はＨとなる。

一方、入力端子Ｆの信号がＨの場合、ＰＴｒ２はオフ、ＮＴｒ２はオン状態である。この状態で、入力端子Ｓの信号がＨになると、ＰＴｒ１はオフし、ＮＴｒ１はオンして、出力はＬになる。また、この状態で、入力端子Ｓの信号がＬになると、ＰＴｒ１はオンし、ＮＴｒ１はオフして、出力はＨになる。したがって、入力端子Ｓの信号に応じて出力が変化する。一方、入力端子Ｆの信号がＬレベルの場合、ＰＴｒ２はオン、ＮＴｒ２はオフ状態であり、入力端子Ｓの信号にかかわらず出力はＨとなる。

入力信号ＣＬＫＩＮは、上記のいずれかの状態で伝達される。

ここで、ゲートが入力端子Ｓに接続されるＮＴｒ１と、ゲートが入力端子Ｆに接続されるＮＴｒ２は、ＧＮＤと出力ノードの間に直列に接続される。ＮＴｒ１とＮＴｒ２は、出力Ｚ（およびＧＮＤ）からの距離が異なるため、２つの入力端子ＦとＳの入力信号に対して不可避な遅延誤差が発生する。

図４は、図１の可変遅延回路において、折り返し位置を段階的に変化させた場合の通過するゲートにおける遅延を示す図である。上記のように、２入力ＮＡＮＤゲートにおいて、入力信号が変化してから出力信号が変化するまでの遅延時間は、入力端子によって、また入力信号がＬからＨに変化する場合とＨからＬに変化する場合で異なる。なお、ここでは、入力信号ＣＬＫＩＮの低（Ｌ）レベルから高（Ｈ）レベルへの変化エッジの遅延を調整するものとする。ＮＡＮＤゲートで入力信号が反転されて次のＮＡＮＤゲートに入力する場合には、ＨからＬへの変化エッジの遅延が問題になる。入力端子ＦにＬからＨへの信号が入力する場合の遅延をＨＦで、入力端子ＳにＬからＨへの信号が入力する場合の遅延をＨＳで、入力端子ＦにＨからＬへの信号が入力する場合の遅延をＬＦで、入力端子ＳにＨからＬへの信号が入力する場合の遅延をＬＳで、表す。

ビット０で折り返す時には、ＣＬＫＩＮは、遅延ユニット１０−０のＧ２の入力端子Ｆに入力し、反転されて出力され、Ｇ３の入力端子Ｓに入力し、再度反転されてＧ３の出力端子からＣＬＫＯＵＴとして出力される。したがって、この場合の遅延は、ＨＦ＋ＬＳである。

ビット１で折り返す時には、ＣＬＫＩＮは、遅延ユニット１０−０のＧ１の入力端子Ｆに入力し、反転されて出力され、遅延ユニット１０−１のＧ２の入力端子Ｆに入力し、反転されて出力され、Ｇ３の入力端子Ｓに入力し、反転されて出力される。さらに、Ｇ３の出力は、遅延ユニット１０−０のＧ３の入力端子Ｆに入力し、反転されてＣＬＫＯＵＴとして出力される。したがって、この場合の遅延は、ＨＦ＋ＬＦ＋ＨＳ＋ＬＦである。以下同様に、ビット２で折り返す時の遅延は、ＨＦ＋ＬＦ＋ＨＦ＋ＬＳ＋ＨＦ＋ＬＳである。ビット３で折り返す時の遅延は、ＨＦ＋ＬＦ＋ＨＦ＋ＬＦ＋ＨＳ＋ＬＦ＋ＨＦ＋ＬＳである。ビット４で折り返す時の遅延は、ＨＦ＋ＬＦ＋ＨＦ＋ＬＦ＋ＨＦ＋ＬＳ＋ＨＦ＋ＬＦ＋ＨＦ＋ＬＦである。

ビット０とビット１で折り返す時の遅延差ΔＴ０は、ＬＦ×２＋（ＨＳ−ＬＳ）である。ビット１とビット２で折り返す時の遅延差ΔＴ１は、ＨＦ×２＋（ＬＳ−ＨＳ）である。ビット２とビット３で折り返す時の遅延差ΔＴ２は、ＬＦ×２＋（ＨＳ−ＬＳ）＝ΔＴ０である。ビット４とビット３で折り返す時の遅延差ΔＴ３は、ＨＦ×２＋（ＬＳ−ＨＳ）＝ΔＴ１である。このように、図１の可変遅延回路では、奇数段から偶数段に変化する時に遅延時間がΔＴ０増加し、偶数段から奇数段に変化する時に遅延時間がΔＴ１増加する。

図５は、図３のＣＭＯＳタイプの２入力ＮＡＮＤゲートを典型的なプロセスで製造した場合の遅延時間ＨＦ、ＬＦ、ＨＳ、ＬＳを示す図であり、（Ａ）がゲート長９０ｎｍプロセスで製造した場合を、（Ｂ）がゲート長１３０ｎｍプロセスで製造した場合を、示す。

図５の（Ａ）に示す場合、ΔＴ０＝２１．７５ｐｓであり、ΔＴ１＝２５．３５ｐｓであり、その差ΔＴ０−ΔＴ１＝−３．６０ｐｓである。

図５の（Ｂ）に示す場合、ΔＴ０＝３２．６３ｐｓであり、ΔＴ１＝３８．０３ｐｓであり、その差ΔＴ０−ΔＴ１＝−５．４０ｐｓである。

以上説明したように、図１の可変遅延回路では、奇数の段数から偶数の段数に変化する場合の遅延時間の変化量ΔＴ０と、偶数の段数から奇数の段数に変化する場合の遅延時間の変化量ΔＴ１が異なり、上記のような差を生じ、可変遅延回路の誤差になる。高速動作する信号入出力回路に使用される可変遅延回路では、このような誤差も無視できず、動作速度の低下を引き起こす。

以下、実施形態を説明する。

図６は、第１実施形態の可変遅延回路（ディレイライン）の回路図を示す。第１実施形態の可変遅延回路は、複数の遅延ユニット２０−０、２０−１、２０−２、２０−３、…、２０−ｉ、…を、直列に接続した可変遅延回路を示す回路図である。各遅延ユニットは、同じ回路であり、第１ＮＡＮＤゲートＧ１、第２ＮＡＮＤゲートＧ２およびスイッチゲートＳＧを有する。図１と比較して明らかなように、第１実施形態の可変遅延回路は、図１の一般的な可変遅延回路において、第３ＮＡＮＤゲートＧ３の代わりに、スイッチゲートＳＧを設けたことが異なり、他の部分は同じである。スイッチゲートＳＧは、第１入力端子Ｍ１、第２入力端子Ｍ２および制御端子ｅｎａを有する。第１入力端子Ｍ１および第２入力端子Ｍ２は、図１の２入力ＮＡＮＤゲートの入力端子ＳおよびＦと同じように接続される。具体的には、第１入力端子Ｍ１には第２ＮＡＮＤゲートＧ２の出力が入力される。第２入力端子Ｍ２には、後段の遅延ユニットのスイッチゲートＳＧの出力Ｚが入力される。制御端子ｅｎａには、第２制御データＣＴ０、ＣＴ１、ＣＴ２、ＣＴ３、…、ＣＴｉ、…が、入力される。初段のスイッチゲートＳＧの出力Ｚが、出力信号ＣＬＫＯＵＴである。

図６の第１実施形態の可変遅延回路では、第１ＮＡＮＤゲートＧ１を介して伝達される入力信号ＣＬＫＩＮが、第２ＮＡＮＤゲートＧ２を通ってスイッチゲートＳＧに入る折り返し経路の位置を、第１制御データＣＴＮ０、ＣＴＮ１、ＣＴＮ２、ＣＴＮ３、…、ＣＴＮｉ、…および第２制御データＣＴ０、ＣＴ１、ＣＴ２、ＣＴ３、…、ＣＴｉ、…により指示することにより、遅延量を調整できる。第１制御データおよび第２制御データは、図２に示したデータが使用できる。

図７は、スイッチゲートＳＧの回路図およびその動作を示す真理値表である。図７の（Ａ）に示すように、スイッチゲートＳＧは、２個のＰチャネルＭＯＳトランジスタＰＴｒ１およびＰＴｒ２と、４個のＮチャネルＭＯＳトランジスタＮＴｒ１１、ＮＴｒ１２、ＮＴｒ２１およびＮＴｒ２２と、インバータＩｎｖ１と、を有する。ＰＴｒ１およびＰＴｒ２は、高電位側電源Ｖｄｄと出力Ｚの間に並列に接続され、ＰＴｒ１のゲートには第１入力端子Ｍ１の信号が印加され、ＰＴｒ２のゲートには第２入力端子Ｍ２の信号が印加される。ＮＴｒ１１とＮＴｒ１２は、ＧＮＤと出力Ｚの間にこの順で直列に接続されて第１列を形成し、ＮＴｒ１１のゲートには制御端子ｅｎａの信号が印加され、ＮＴｒ１２のゲートには第１入力端子Ｍ１の信号が印加される。制御端子ｅｎａには、第２制御データＣＴｉが入力される。ＮＴｒ２１とＮＴｒ２２は、ＧＮＤと出力Ｚの間にこの順で直列に接続されて第２列を形成し、ＮＴｒ２１のゲートには制御端子ｅｎａの信号をＩｎｖ１で反転した信号が印加され、ＮＴｒ２２のゲートには第２入力端子Ｍ２の信号が印加される。

図７の（Ｂ）に示すように、スイッチゲートＳＧでは、制御端子ｅｎａに印加される第２制御データＣＴｉがＬ（０）の場合で、第１入力端子Ｍ１の信号がＨ（１）の時には、第２入力端子Ｍ２の信号に応じて、Ｍ２の信号を反転した出力Ｚが得られる。制御端子ｅｎａに印加される第２制御データＣＴｉがＨ（１）の場合で、第２入力端子Ｍ２の信号がＨ（１）の時には、第１入力端子Ｍ１の信号に応じて、Ｍ１の信号を反転した出力Ｚが得られる。

図８は、スイッチゲートＳＧの動作を説明する図であり、（Ａ）はｅｎａに印加されるＣＴｉ＝０で、Ｍ１＝１の場合の動作状態を、（Ｂ）はｅｎａに印加されるＣＴｉ＝１で、Ｍ２＝１の場合の動作状態を、それぞれ示す。

図８の（Ａ）に示すように、ＣＴｉ＝０で、Ｍ１＝１の場合、ＰＴｒ１およびＮＴｒ１１はオフ状態で、ＮＴｒ１２およびＮＴｒ２１はオン状態になる。ＮＴｒ１１がオフであるため、ＮＴｒ１２がオンでも出力Ｚに影響しない。ＮＴｒ２１がオンであるため、ＮＴｒ２２は、実質的にＧＮＤに接続された状態になる。したがって、スイッチゲートＳＧは、ＶｄｄとＧＮＤの間にＰＴｒ２とＮＴｒ２２が直列に接続され、ＰＴｒ２とＮＴｒ２２の接続ノードから出力Ｚが得られる状態になる。この状態は、第２入力端子Ｍ２の信号のインバータ回路であり、出力ＺはＭ２の信号を反転した信号Ｍ２ｘになる。

図８の（Ｂ）に示すように、ＣＴｉ＝１で、Ｍ２＝１の場合、ＰＴｒ２およびＮＴｒ２１はオフ状態で、ＮＴｒ１１およびＮＴｒ２２はオン状態になる。ＮＴｒ２１がオフであるため、ＮＴｒ２２がオンでも出力Ｚに影響しない。ＮＴｒ１１がオンであるため、ＮＴｒ１２は、実質的にＧＮＤに接続された状態になる。したがって、スイッチゲートＳＧは、ＶｄｄとＧＮＤの間にＰＴｒ１とＮＴｒ１２が直列に接続され、ＰＴｒ１とＮＴｒ１２の接続ノードから出力Ｚが得られる状態になる。この状態は、第１入力端子Ｍ１の信号のインバータ回路であり、出力ＺはＭ１の信号を反転した信号Ｍ１ｘになる。

図８の（Ａ）と（Ｂ）を比較して明らかなように、スイッチゲートＳＧは、第１入力端子Ｍ１の信号と第２入力端子Ｍ２の信号が出力に対して対称な回路である。言い換えれば、スイッチゲートＳＧは、第１入力端子Ｍ１から出力Ｚまでの経路のトランジスタ数と、第２入力端子Ｍ２から出力Ｚまでの経路のトランジスタ数が、等しい回路である。

図９は、第１実施形態の可変遅延回路において、折り返し位置を段階的に変化させた場合の通過するゲートにおける遅延を示す図である。ここで、ＨＭは、第１入力端子Ｍ１または第２入力端子Ｍ２の入力信号がＬからＨに変化してから、出力ＺがＨからＬに変化するまでの遅延時間を示す。ＬＭは、第１入力端子Ｍ１または第２入力端子Ｍ２の入力信号がＨからＬに変化してから、出力ＺがＬからＨに変化するまでの遅延時間を示す。上記のように、スイッチゲートＳＧは、第１入力端子Ｍ１の信号と第２入力端子Ｍ２の信号が出力に対して対称な回路であるから、ＨＭとＬＭは、第１入力端子Ｍ１の信号と第２入力端子Ｍ２の信号で同じである。

前述のように、入力信号ＣＬＫＩＮのＬからＨへの変化エッジの遅延を調整するものとする。ビット０で折り返す時には、ＣＬＫＩＮは、遅延ユニット２０−０のＧ２の入力端子Ｆに入力し、反転されて出力され、スイッチゲートＳＧの入力端子Ｍ１に入力し、再度反転されてＳＧの出力端子からＣＬＫＯＵＴとして出力される。したがって、この場合の遅延は、ＨＦ＋ＬＭである。

ビット１で折り返す時には、ＣＬＫＩＮは、遅延ユニット２０−０のＧ１の入力端子Ｆに入力し、反転されて出力され、遅延ユニット２０−１のＧ２の入力端子Ｆに入力し、反転されて出力され、スイッチゲートＳＧの入力端子Ｍ１に入力し、反転されて出力される。スイッチゲートＳＧの出力は、さらに、遅延ユニット２０−０のＳＧの入力端子Ｍ２に入力し、反転されてＣＬＫＯＵＴとして出力される。したがって、この場合の遅延は、ＨＦ＋ＬＦ＋ＨＭ＋ＬＭである。以下同様に、ビット２で折り返す時の遅延は、ＨＦ＋ＬＦ＋ＨＦ＋ＬＭ＋ＨＭ＋ＬＭである。ビット３で折り返す時の遅延は、ＨＦ＋ＬＦ＋ＨＦ＋ＬＦ＋ＨＭ＋ＬＭ＋ＨＭ＋ＬＭである。ビット４で折り返す時の遅延は、ＨＦ＋ＬＦ＋ＨＦ＋ＬＦ＋ＨＦ＋ＬＭ＋ＨＭ＋ＬＭ＋ＨＭ＋ＬＭである。

ビット０とビット１で折り返す時の遅延差ΔＴ０は、ＬＦ＋ＨＭである。ビット１とビット２で折り返す時の遅延差ΔＴ１は、ＨＦ＋ＬＭである。ビット２とビット３で折り返す時の遅延差ΔＴ２は、ＬＦ＋ＨＭ＝ΔＴ０である。ビット４とビット３で折り返す時の遅延差ΔＴ３は、ＨＦ＋ＬＭ＝ΔＴ１である。

図１０は、図７のスイッチゲートＳＧを典型的なプロセスで製造した場合の遅延時間ＨＭ、ＬＭを示す図であり、（Ａ）がゲート長９０ｎｍプロセスで製造した場合を、（Ｂ）がゲート長１３０ｎｍプロセスで製造した場合を、示す。

図１０の（Ａ）に示すように、ゲート長９０ｎｍプロセスでは、ＨＭ＝１２．１６ｐｓであり、ＬＭ＝１２．８８ｐｓである。図１０の（Ｂ）に示すように、ゲート長１３０ｎｍプロセスでは、ＨＭ＝１８．２３ｐｓであり、ＬＭ＝１９．３１ｐｓである。

図５に示した２入力ＮＡＮＤゲートの遅延時間を合わせて、図１０の（Ａ）に示す場合、ΔＴ０＝２４．４６ｐｓであり、ΔＴ１＝２４．１３ｐｓであり、その差ΔＴ１−ΔＴ０＝０．３３ｐｓである。

図１０の（Ｂ）に示す場合、ΔＴ０＝３６．６８ｐｓであり、ΔＴ１＝３６．１９ｐｓであり、その差ΔＴ１−ΔＴ０＝０．４９ｐｓである。

図１の可変遅延回路では、図５の（Ａ）の値によれば、ΔＴ１−ΔＴ０＝−３．６０ｐｓである。したがって、図５の（Ｂ）の値によれば、第１実施形態の可変遅延回路では、ΔＴ１−ΔＴ０＝−５．４０ｐｓであり、差ΔＴ１−ΔＴ０が図１の回路に比べて小さくなっている。

図１１は、第２実施形態の可変遅延回路（ディレイライン）の回路図を示す。第２実施形態の可変遅延回路は、複数の遅延ユニット３０−０、３０−１、３０−２、３０−３、…、３０−ｉ、…を、直列に接続した可変遅延回路を示す回路図である。各遅延ユニットは、同じ回路であり、第１ＮＡＮＤゲートＧ１、第２ＮＡＮＤゲートＧ２およびバランスＮＡＮＤゲートＢＧを有する。図１と比較して明らかなように、第２実施形態の可変遅延回路は、図１の一般的な可変遅延回路において、第３ＮＡＮＤゲートＧ３の代わりに、バランスＮＡＮＤゲートＢＧを設けたことが異なり、他の部分は同じである。バランスＮＡＮＤゲートＢＧは、第１入力端子Ｍ１および第２入力端子Ｍ２を有する。第１入力端子Ｍ１および第２入力端子Ｍ２は、図１の２入力ＮＡＮＤゲートの入力端子ＳおよびＦと同じように接続される。具体的には、第１入力端子Ｍ１には第２ＮＡＮＤゲートＧ２の出力が入力される。第２入力端子Ｍ２には、後段の遅延ユニットのバランスＮＡＮＤゲートＢＧの出力Ｚが入力される。初段のバランスＮＡＮＤゲートＢＧの出力Ｚが、出力信号ＣＬＫＯＵＴである。

図１１の第２実施形態の可変遅延回路では、第１ＮＡＮＤゲートＧ１を伝達される入力信号ＣＬＫＩＮが、第２ＮＡＮＤゲートＧ２を通ってバランスＮＡＮＤゲートＢＧに入る折り返し経路の位置を、第１制御データＣＴＮ０、ＣＴＮ１、ＣＴＮ２、ＣＴＮ３、…、ＣＴＮｉ、…および第２制御データＣＴ０、ＣＴ１、ＣＴ２、ＣＴ３、…、ＣＴｉ、…により指示することにより、遅延量を調整できる。第１制御データおよび第２制御データは、図２に示したデータが使用できる。

図１２は、バランスＮＡＮＤゲートＢＧの回路図である。図１２の（Ａ）に示すように、バランスＮＡＮＤゲートＢＧは、２個のＰチャネルＭＯＳトランジスタＰＴｒ１およびＰＴｒ２と、２個のトランスファーゲートＴＧ１およびＴＧ２と、２個のインバータＩｎｖ１１およびインバータＩｎｖ１２と、を有する。Ｉｎｖ１１およびＩｎｖ１２は、図１２の（Ｂ）に示す回路構成を有する。

ＰＴｒ１およびＰＴｒ２は、高電位側電源Ｖｄｄと出力Ｚの間に並列に接続され、ＰＴｒ１のゲートには第１入力端子Ｍ１の信号が印加され、ＰＴｒ２のゲートには第２入力端子Ｍ２の信号が印加される。Ｉｎｖ１１は、第１入力端子Ｍ１の信号を受け、反転した信号を出力する。Ｉｎｖ１２は、第２入力端子Ｍ２の信号を受け、反転した信号を出力する。ＴＧ１は、出力ＺとＩｎｖ１１の出力の間に接続され、ゲートには第２入力端子Ｍ２の信号が印加される。ＴＧ２は、出力ＺとＩｎｖ１２の出力の間に接続され、ゲートには第１入力端子Ｍ１の信号が印加される。したがって、第２入力端子Ｍ２の信号がＨの時に、第１入力端子Ｍ１の信号は反転されて出力Ｚに出力され、第１入力端子Ｍ１の信号がＨの時に、第２入力端子Ｍ２の信号は反転されて出力Ｚに出力される。

図１３は、バランスＮＡＮＤゲートＢＧの動作を示す真理値表およびその動作を説明する図である。

図１３の（Ａ）に示すように、バランスＮＡＮＤゲートＢＧでは、第１入力端子Ｍ１の信号および第２入力端子Ｍ２の信号が共にＨの場合に出力ＺがＬになり、それ以外の場合に出力ＺがＨになる。言い換えれば、バランスＮＡＮＤゲートＢＧは、２入力ＮＡＮＤゲートとして動作する。

第２入力端子Ｍ２の信号がＬ（０）の場合、バランスＮＡＮＤゲートＢＧでは、図１３の（Ｂ）に示すように、ＴＧ１はオフであり、Ｉｎｖ１１の出力は、出力Ｚに影響しない。この時、ＰＴｒ２は、オンであり、出力ＺはＨ（１）になる。また、Ｉｎｖ１２の出力はＨ（１）である。第１入力端子Ｍ１の信号がＬ（０）の場合、ＴＧ２はオフであり、出力Ｚに影響せず、第１入力端子Ｍ１の信号がＬ（０）の場合、ＴＧ２はオンであり、ＨであるＩｎｖ１２の出力が出力Ｚに伝達されるが、上記の出力と矛盾しない。また、第１入力端子Ｍ１の信号がＬ（０）の場合、ＰＴｒ１がオンするが、これも上記の出力と矛盾しない。

図１３の（Ｂ）は、第２入力端子Ｍ２の信号がＬ（０）の場合を示したが、第１入力端子Ｍ１の信号がＬ（０）の場合も同様である。

第１入力端子Ｍ１の信号および第２入力端子Ｍ２の信号の両方がＨ（１）の場合、図１３の（Ｃ）に示すように、ＰＴｒ１およびＰＴｒ２がオフし、ＴＧ１およびＴＧ２がオンし、Ｌ（０）であるＩｎｖ１１およびＩｎｖ１２の出力が出力Ｚに伝達され、出力ＺはＬ（０）になる。

上記のように、バランスＮＡＮＤゲートＢＧは、第１入力端子Ｍ１の信号と第２入力端子Ｍ２の信号が出力に対して対称な回路である。言い換えれば、バランスＮＡＮＤゲートＢＧは、第１入力端子Ｍ１から出力Ｚまでの経路のトランジスタ数と、第２入力端子Ｍ２から出力Ｚまでの経路のトランジスタ数が、等しい回路である。

図１４は、第２実施形態の可変遅延回路において、折り返し位置を段階的に変化させた場合の通過するゲートにおける遅延を示す図である。ここで、ＨＭは、第１入力端子Ｍ１または第２入力端子Ｍ２の入力信号がＬからＨに変化してから、出力ＺがＨからＬに変化するまでの遅延時間を示す。ＬＭは、第１入力端子Ｍ１または第２入力端子Ｍ２の入力信号がＨからＬに変化してから、出力ＺがＬからＨに変化するまでの遅延時間を示す。上記のように、バランスＮＡＮＤゲートＢＧは、第１入力端子Ｍ１の信号と第２入力端子Ｍ２の信号が出力に対して対称な回路であるから、ＨＭとＬＭは、第１入力端子Ｍ１の信号と第２入力端子Ｍ２の信号で同じである。

前述のように、入力信号ＣＬＫＩＮのＬからＨへの変化エッジの遅延を調整するものとする。ビット０で折り返す時には、ＣＬＫＩＮは、遅延ユニット３０−０のＧ２の入力端子Ｆに入力し、反転されて出力され、バランスＮＡＮＤゲートＢＧの入力端子Ｍ１に入力し、再度反転されてＢＧの出力端子からＣＬＫＯＵＴとして出力される。したがって、この場合の遅延は、ＨＦ＋ＬＭである。

ビット１で折り返す時には、ＣＬＫＩＮは、遅延ユニット３０−０のＧ１の入力端子Ｆに入力し、反転されて出力され、遅延ユニット３０−１のＧ２の入力端子Ｆに入力し、反転されて出力され、バランスＮＡＮＤゲートＢＧの入力端子Ｍ１に入力し、反転されて出力される。さらに、遅延ユニット３０−０のＢＧの入力端子Ｍ２に入力し、反転されてＣＬＫＯＵＴとして出力される。したがって、この場合の遅延は、ＨＦ＋ＬＦ＋ＨＭ＋ＬＭである。以下同様に、ビット２で折り返す時の遅延は、ＨＦ＋ＬＦ＋ＨＦ＋ＬＭ＋ＨＭ＋ＬＭである。ビット３で折り返す時の遅延は、ＨＦ＋ＬＦ＋ＨＦ＋ＬＦ＋ＨＭ＋ＬＭ＋ＨＭ＋ＬＭである。ビット４で折り返す時の遅延は、ＨＦ＋ＬＦ＋ＨＦ＋ＬＦ＋ＨＦ＋ＬＭ＋ＨＭ＋ＬＭ＋ＨＭ＋ＬＭである。

ビット０とビット１で折り返す時の遅延差ΔＴ０は、ＬＦ＋ＨＭである。ビット１とビット２で折り返す時の遅延差ΔＴ１は、ＨＦ＋ＬＭである。ビット２とビット３で折り返す時の遅延差ΔＴ２は、ＬＦ＋ＨＭ＝ΔＴ０である。ビット４とビット３で折り返す時の遅延差ΔＴ３は、ＨＦ＋ＬＭ＝ΔＴ１である。

図１５は、図１１のバランスＮＡＮＤゲートＢＧを典型的なプロセスで製造した場合の遅延時間ＨＭ、ＬＭを示す図であり、（Ａ）がゲート長９０ｎｍプロセスで製造した場合を、（Ｂ）がゲート長１３０ｎｍプロセスで製造した場合を、示す。

図１５の（Ａ）に示すように、ゲート長９０ｎｍプロセスでは、ＨＭ＝１２．４９ｐｓであり、ＬＭ＝１２．２３ｐｓである。図１５の（Ｂ）に示すように、ゲート長１３０ｎｍプロセスでは、ＨＭ＝１８．３５ｐｓであり、ＬＭ＝１８．３５ｐｓである。

図５に示した２入力ＮＡＮＤゲートの遅延時間を合わせて、図１０の（Ａ）に示す場合、ΔＴ０＝２４．７９ｐｓであり、ΔＴ１＝２３．４８ｐｓであり、その差ΔＴ０−ΔＴ１＝１．３１ｐｓである。

図１５の（Ｂ）に示す場合、ΔＴ０＝３６．８０ｐｓであり、ΔＴ１＝３５．２３ｐｓであり、その差ΔＴ０−ΔＴ１＝１．５７ｐｓである。

前述のように、図１の可変遅延回路では、ΔＴ０−ΔＴ１は、ゲート長９０ｎｍプロセスで−３．６０ｐｓであり、ゲート長１３０ｎｍプロセスで−５．４０ｐｓであり、第２実施形態の可変遅延回路では、差ΔＴ０−ΔＴ１が小さくなっている。

図１６は、第３実施形態の可変遅延回路（ディレイライン）の回路図を示し、（Ａ）が可変遅延回路を示し、（Ｂ）が調整ＮＡＮＤゲートの回路図である。第３実施形態の可変遅延回路は、複数の遅延ユニット４０−０、４０−１、…を、直列に接続した可変遅延回路を示す回路図である。各遅延ユニットは、同じ回路であり、第１ＮＡＮＤゲートＧ１、第２ＮＡＮＤゲートＧ２および調整ＮＡＮＤゲートＡＧを有する。図１と比較して明らかなように、第３実施形態の可変遅延回路は、図１の一般的な可変遅延回路において、第３ＮＡＮＤゲートＧ３の代わりに、調整ＮＡＮＤゲートＡＧを設けたことが異なり、他の部分は同じである。調整ＮＡＮＤゲートＡＧは、第１入力端子Ｍ１、第２入力端子Ｍ２および調整端子ａｄｊを有する。第１入力端子Ｍ１および第２入力端子Ｍ２は、図１の２入力ＮＡＮＤゲートの入力端子ＳおよびＦと同じように接続される。具体的には、第１入力端子Ｍ１には第２ＮＡＮＤゲートＧ２の出力が入力される。第２入力端子Ｍ２には、後段の遅延ユニットの調整ＮＡＮＤゲートＡＧの出力Ｚが入力される。調整端子ａｄｊには、第２制御データＣＴ０、ＣＴ１、ＣＴ２、ＣＴ３、…、ＣＴｉ、…が、入力される。初段の調整ＮＡＮＤゲートＡＧの出力Ｚが、出力信号ＣＬＫＯＵＴである。

図１６の第３実施形態の可変遅延回路では、第１ＮＡＮＤゲートＧ１を伝達される入力信号ＣＬＫＩＮが、第２ＮＡＮＤゲートＧ２を通って調整ＮＡＮＤゲートＡＧに入る折り返し経路の位置を、第１制御データＣＴＮ０、ＣＴＮ１、…および第２制御データＣＴ０、ＣＴ１、…により指示することにより、遅延量を調整できる。第１制御データおよび第２制御データは、図２に示したデータが使用できる。

図１６の（Ｂ）に示すように、調整ＮＡＮＤゲートＡＧは、２個のＰチャネルＭＯＳトランジスタＰＴｒ１およびＰＴｒ２と、４個のＮチャネルＭＯＳトランジスタＮＴｒ１１、ＮＴｒ１２、ＮＴｒ２１およびＮＴｒ２２と、スイッチＳＷと、を有する。ＰＴｒ１およびＰＴｒ２は、高電位側電源Ｖｄｄと出力Ｚの間に並列に接続され、ＰＴｒ１のゲートには第１入力端子Ｍ１の信号が印加され、ＰＴｒ２のゲートには第２入力端子Ｍ２の信号が印加される。ＮＴｒ１１とＮＴｒ１２は、ＧＮＤと出力Ｚの間にこの順で直列に接続されて第１列を形成し、ＮＴｒ１１のゲートには第２入力端子Ｍ２の信号が印加され、ＮＴｒ１２のゲートには第１入力端子Ｍ１の信号が印加される。ＮＴｒ２１とＮＴｒ２２は、ＧＮＤと出力Ｚの間にこの順で直列に接続されて第２列を形成し、ＮＴｒ２１のゲートには第２入力端子Ｍ２の信号が印加され、ＮＴｒ２２のゲートにはスイッチＳＷで選択された信号が印加される。スイッチＳＷは、調整端子ａｄｊに印加される第２制御データＣＴｉに応じて、第１入力端子Ｍ１の信号とＧＮＤのいずれかを選択する。

図１７は、調整ＮＡＮＤゲートＡＧの動作を示す真理値表および動作を説明する図であり、（Ａ）は真理値表を、（Ｂ）はａｄｊに印加されるＣＴｉ＝０の場合の動作状態を、（Ｃ）はａｄｊに印加されるＣＴｉ＝１の場合の動作状態を、それぞれ示す。

図１７の（Ａ）に示すように、調整ＮＡＮＤゲートＡＧは、調整端子ａｄｊに印加される第２制御データＣＴｉにかかわらず、第１入力端子Ｍ１の信号および第２入力端子Ｍ２の信号を入力とする２入力ＮＡＮＤゲートとして機能する。したがって、第１入力端子Ｍ１の信号および第２入力端子Ｍ２の信号が共にＨ（１）の場合に出力ＺはＬ（０）になり、それ以外の場合に出力ＺはＨ（１）になる。

調整ＮＡＮＤゲートＡＧは、出力Ｚの駆動力が、調整端子ａｄｊに印加される第２制御データＣＴｉがＬ（０）の場合には大きくなり、ＣＴｉがＨ（１）の場合には小さくなる。

ＣＴｉ＝０の場合には、Ｇ２の出力はＨになるので、Ｍ１の信号はＨ（１）に固定される。言い換えれば、調整ＮＡＮＤゲートＡＧは、Ｍ２の信号のインバータとして動作する必要がある。この場合、図１７の（Ｂ）示すように、ＣＴｉ＝０およびＭ１＝１であり、ＳＷは第１入力端子Ｍ１の信号を選択する。これにより、ＰＴｒ１はオフし、ＮＴｒ１２およびＮＴｒ２２がオンし、ＰＴｒ２がＶｄｄと出力Ｚの間に接続され、ＮＴｒ１１およびＮＴｒ２１が出力ＺとＧＮＤの間にＮＴｒ１２またはＮＴｒ２２を介してそれぞれ接続される状態になる。ＰＴｒ２、ＮＴｒ１１およびＮＴｒ２１は、Ｍ２の信号がゲートに印加されるので、調整ＮＡＮＤゲートＡＧは、Ｍ２の信号のインバータとして動作し、出力ＺはＭ２の信号を反転した信号Ｍ２ｘになる。

ＣＴｉ＝１の場合には、Ｇ２の出力はＣＬＫＩＮに応じて変化し、遅延ユニット４０−ｉ＋１の調整ＮＡＮＤゲートＡＧの出力はＨになるので、Ｍ２の信号はＨ（１）に固定される。言い換えれば、調整ＮＡＮＤゲートＡＧは、Ｍ１の信号のインバータとして動作する必要がある。この場合、図１７の（Ｃ）示すように、ＣＴｉ＝１およびＭ２＝１であり、ＳＷはＧＮＤを選択する。これにより、ＰＴｒ２はオフし、ＮＴｒ１１およびＮＴｒ２１がオンし、ＮＴｒ２２はオフする。ＮＴｒ２２がオフするので、ＮＴｒ２１は出力Ｚに影響せず、ＰＴｒ１がＶｄｄと出力Ｚの間に接続され、ＮＴｒ１２が出力ＺとＧＮＤの間にＮＴｒ１１を介して接続される状態になる。ＰＴｒ１およびＮＴｒ１２は、Ｍ１の信号がゲートに印加されるので、調整ＮＡＮＤゲートＡＧは、Ｍ１の信号のインバータとして動作し、出力ＺはＭ１の信号を反転した信号Ｍ１ｘになる。

図３を参照して説明したように、出力ＺとＧＮＤの間に直列に接続されたＮＴｒ１１とＮＴｒ１２にそれぞれＭ２とＭ１の信号を印加する場合、Ｍ２の信号とＭ１の信号に対して不可避な遅延誤差、言い換えればＭ２の信号に対する出力Ｚの変化は、Ｍ１の信号に対する出力Ｚの変化より遅くなる。

これに対して、第３実施形態では、図１７の（Ｂ）に示すように、調整ＮＡＮＤゲートＡＧがＭ２の信号のインバータとして動作する場合、ＮＴｒ１１およびＮＴｒ２１が並列に接続された状態になり、駆動力はＮＴｒ１１の駆動力とＮＴｒ２１の駆動力の和である。駆動力が大きくなるため、Ｍ２の信号に対する出力Ｚの変化は、ＮＴｒ１１のみが設けられる場合に比べて速くなる。

また、図１７の（Ｃ）に示すように、調整ＮＡＮＤゲートＡＧがＭ１の信号のインバータとして動作する場合、ＮＴｒ１２がＧＮＤと出力Ｚの間に接続された状態になり、駆動力はＮＴｒ１２の駆動力のみである。しかし、図を参照して説明したように、もともとＭ１の信号に対する出力Ｚの変化は、Ｍ２の信号に対する出力Ｚの変化より速い。そのため、第３実施形態では、Ｍ１の信号に対する出力Ｚの変化とＭ２の信号に対する出力Ｚの変化を同程度にできる。

第３実施形態の可変遅延回路をゲート長９０ｎｍプロセスで製造する場合には、例えば、ＮＴｒ１１〜ＮＴｒ２２のゲート幅をすべて０．４５μｍとし、ゲート長１３０ｎｍプロセスで製造する場合には、例えば、ＮＴｒ１１〜ＮＴｒ２２のゲート幅をすべて０．６５μｍとする。

以上説明した例は、遅延ユニットのゲートを２入力ＮＡＮＤゲートまたはそれと類似の動作を行うゲートで形成した可変遅延回路である。これに対して、遅延ユニットのゲートを２入力ＮＯＲゲートで形成した可変遅延回路が知られている。

図１８は、遅延ユニットのゲートを２入力ＮＯＲゲートで形成した一般的な可変遅延回路図であり、（Ａ）が可変遅延回路を示し、（Ｂ）が２入力ＮＯＲゲートを示す。

図１８の（Ａ）に示すように、可変遅延回路では、３個の２入力ＮＯＲゲートを有する複数の遅延ユニット５０−０、５０−１、…、５０−ｉ、…を、直列に接続している。各遅延ユニットは、同じ回路であり、第１ＮＯＲゲートＲ１、第２ＮＯＲゲートＲ２および第３ＮＯＲゲートＲ３を有する。後述するように、２入力ＮＯＲゲートの２つの入力端子は、入力信号が変化してから出力信号が変化するまでの遅延時間が異なる。ここでは、速い方の入力端子を“Ｆ”で、遅い方の入力端子を“Ｓ”で、表す。

各段の入力信号ＣＬＫＩＮは、第１ＮＯＲゲートＲ１の入力端子Ｆおよび第２ＮＯＲゲートＲ２の入力端子Ｆに入力する。第１ＮＯＲゲートＲ１の入力端子Ｓには、第１制御データＣＴＮ０、ＣＴＮ１、…、ＣＴＮｉ、…が、入力される。第１ＮＯＲゲートＲ１の出力は後段の入力信号となる。したがって、複数の遅延ユニットの第１ＮＯＲゲートＲ１は、前段の出力が後段に入力するように、直列に接続される。

第２ＮＯＲゲートＲ２の入力端子Ｓには、第２制御データＣＴ０、ＣＴ１、…、ＣＴｉ、…が、入力される。第２ＮＯＲゲートＲ２の出力は、第３ＮＯＲゲートＲ３の入力端子Ｆに入力する。

第３ＮＯＲゲートＲ３の入力端子Ｓは、後段の第３ＮＯＲゲートＲ３の出力を受ける。したがって、複数の遅延ユニットの第３ＮＯＲゲートＲ３は、直列に接続される。ここでも、複数の遅延ユニットの接続との整合性を維持するために、第３ＮＯＲゲートＲ３は、後段の出力が前段に入力するように、直列に接続されると表現する。初段の第３ＮＯＲゲートＲ３の出力が、出力信号ＣＬＫＯＵＴである。

図１８の可変遅延回路では、第１ＮＯＲゲートＲ１を伝達される入力信号ＣＬＫＩＮが、第２ＮＯＲゲートＲ２を通って第３ＮＯＲゲートＲ３に入る折り返し経路の位置を、第１および第２制御データにより指示することにより、遅延量を調整できる。

図１８の（Ａ）の可変遅延回路の動作については広く知られているので、これ以上の説明は省略する。

図１８の（Ｂ）に示すように、２入力ＮＯＲゲートは、２個のＰチャネルトランジスタＰＴｒ３およびＰＴｒ４と、２個のＮチャネルトランジスタＮＴｒ３およびＮＴｒ４と、を有する。ＰＴｒ３およびＰＴｒ４は、高電位側電源Ｖｄｄと出力ノードＺの間にこの順で直列に接続される。ＮＴｒ３およびＮＴｒ４は、低電位側電源ＧＮＤと出力ノードＺの間に並列に接続される。一方の入力端子Ｓは、ＰＴｒ３およびＮＴｒ３のゲートに接続され、他方の入力端子Ｆは、ＰＴｒ４およびＮＴｒ４のゲートに接続される。図１８の（Ｂ）のＮＯＲゲートについて広く知られているので、詳しい説明は省略する。

図１８の（Ｂ）の２入力ＮＯＲゲートでは、入力端子Ｓの信号が高（Ｈ）レベルの場合、ＰＴｒ３はオフ、ＮＴｒ３はオン状態であり、入力端子Ｆの信号にかかわらず出力はＬとなる。一方、入力端子Ｓの信号がＬレベルの場合、ＰＴｒ３はオン、ＮＴｒ３はオフ状態になる。この状態で、入力端子Ｆの信号がＨになると、ＰＴｒ４はオフし、ＮＴｒ４はオンして、出力はＬになる。また、この状態で、入力端子Ｆの信号がＬになると、ＰＴｒ４はオンし、ＮＴｒ４はオフして、出力はＨになる。したがって、２入力ＮＯＲゲートは、入力端子Ｆの信号に応じて出力が変化するインバータとして動作する。

一方、入力端子Ｆの信号がＨの場合、ＰＴｒ４はオフ、ＮＴｒ４はオン状態であり、入力端子Ｓの信号にかかわらず出力はＬとなる。一方、入力端子Ｆの信号がＬの場合、ＰＴｒ４はオン、ＮＴｒ４はオフ状態になる。この状態で、入力端子Ｓの信号がＨになると、ＰＴｒ３はオフし、ＮＴｒ３はオンして、出力はＬになる。また、この状態で、入力端子Ｓの信号がＬになると、ＰＴｒ３はオンし、ＮＴｒ３はオフして、出力はＨになる。したがって、２入力ＮＯＲゲートは、入力端子Ｓの信号に応じて出力が変化するインバータとして動作する。

入力信号ＣＬＫＩＮは、上記のいずれかの状態で伝達される。

ここで、ゲートが入力端子Ｓに接続されるＰＴｒ３と、ゲートが入力端子Ｆに接続されるＰＴｒ４は、Ｖｄｄと出力ノードの間に直列に接続される。ＰＴｒ３とＰＴｒ４は、出力Ｚからの距離が異なるため、２つの入力端子ＦとＳの入力信号に対して不可避な遅延誤差が発生する。

図１８の（Ｂ）に示した２入力ＮＯＲゲートにおいて、入力信号が変化してから出力信号が変化するまでの遅延時間は、入力端子によって、また入力信号がＬからＨに変化する場合とＨからＬに変化する場合で異なる。

図１９は、図１８の（Ｂ）のＣＭＯＳタイプの２入力ＮＯＲゲートを典型的なプロセスで製造した場合の遅延時間ＨＦ、ＬＦ、ＨＳ、ＬＳを示す図であり、（Ａ）がゲート長９０ｎｍプロセスで製造した場合を、（Ｂ）がゲート長１３０ｎｍプロセスで製造した場合を、示す。

また、図１８の（Ａ）の可変遅延回路で、奇数段から偶数段に変化する時の遅延時間の増加ΔＴ０と、偶数段から奇数段に変化する時の遅延時間の増加ΔＴ１との差ΔＴ０−ΔＴ１は、図１９の（Ａ）に示す場合には５．００ｐｓであり、図５の（Ｂ）に示す場合には、７．５０ｐｓである。

図２０は、第４実施形態の可変遅延回路（ディレイライン）の回路図を示し、（Ａ）は可変遅延回路の回路図であり、（Ｂ）はスイッチＮＯＲゲートＳＲの回路図である。第１実施形態の可変遅延回路は、複数の遅延ユニット６０−０、６０−１、６０−２、…、６０−ｉ、…を、直列に接続した可変遅延回路を示す回路図である。各遅延ユニットは、同じ回路であり、第１ＮＯＲゲートＲ１、第２ＮＯＲゲートＲ２およびスイッチＮＯＲゲートＳＲを有する。図１８の（Ａ）と比較して明らかなように、第４実施形態の可変遅延回路は、図１８の（Ａ）の一般的な可変遅延回路において、第３ＮＯＲゲートＲ３の代わりに、スイッチＮＯＲゲートＳＲを設けたことが異なり、他の部分は同じである。スイッチＮＯＲゲートＳＲは、第１入力端子Ｍ１、第２入力端子Ｍ２および制御端子ｅｎａを有する。第１入力端子Ｍ１および第２入力端子Ｍ２は、図１の２入力ＮＡＮＤゲートの入力端子ＳおよびＦと同じように接続される。具体的には、第１入力端子Ｍ１には、後段の遅延ユニットのスイッチＮＯＲゲートＳＲの出力Ｚが入力される。第２入力端子Ｍ２には第２ＮＡＮＤゲートＧ２の出力が入力される。制御端子ｅｎａには、第２制御データＣＴ０、ＣＴ１、ＣＴ２、…、ＣＴｉ、…が、入力される。初段のスイッチＮＯＲゲートＳＲの出力Ｚが、出力信号ＣＬＫＯＵＴである。

図２０の（Ａ）の第４実施形態の可変遅延回路では、第１ＮＯＲゲートＲ１を伝達される入力信号ＣＬＫＩＮが、第２ＮＯＲゲートＲ２を通ってスイッチＮＯＲゲートＳＲに入る折り返し経路の位置を、第１制御データＣＴＮ０、ＣＴＮ１、ＣＴＮ２、…、ＣＴＮｉ、…および第２制御データＣＴ０、ＣＴ１、ＣＴ２、…、ＣＴｉ、…により指示することにより、遅延量を調整できる。第１制御データおよび第２制御データは、図２１に示したデータが使用できる。

図２０の（Ｂ）に示すように、スイッチＮＯＲゲートＳＲは、４個のＰチャネルＭＯＳトランジスタＰＴｒ３１、ＰＴｒ３２、ＰＴｒ４１およびＰＴｒ４２と、２個のＮチャネルＭＯＳトランジスタＮＴｒ３およびＮＴｒ４と、インバータＩｎｖ２と、を有する。ＮＴｒ３およびＮＴｒ４は、低電位側電源ＧＮＤと出力Ｚの間に並列に接続され、ＮＴｒ３のゲートには第１入力端子Ｍ１の信号が印加され、ＮＴｒ４のゲートには第２入力端子Ｍ２の信号が印加される。ＰＴｒ３１とＰＴｒ３２は、出力Ｚと高電位側電源Ｖｄｄの間にこの順で直列に接続されて第１列を形成し、ＰＴｒ３１のゲートには第１入力端子Ｍ１の信号が印加され、ＰＴｒ３２のゲートには制御端子ｅｎａの信号をＩｎｖ２で反転した信号が印加される。制御端子ｅｎａには、第２制御データＣＴｉが入力される。ＰＴｒ４１とＰＴｒ４２は、出力ＺとＶｄｄの間にこの順で直列に接続されて第２列を形成し、ＰＴｒ４１のゲートには第２入力端子Ｍ２の信号が印加され、ＰＴｒ４２のゲートには制御端子ｅｎａの信号が印加される。

図２２は、スイッチＮＯＲゲートＳＲの動作を示す真理値表および動作を説明する図である。

図２２の（Ａ）に示すように、スイッチＮＯＲゲートＳＲでは、制御端子ｅｎａに印加される第２制御データＣＴｉがＬ（０）の場合で、第１入力端子Ｍ１の信号がＬ（０）の時には、第２入力端子Ｍ２の信号に応じて、Ｍ２の信号を反転した出力Ｚが得られる。制御端子ｅｎａに印加される第２制御データＣＴｉがＨ（１）の場合で、第２入力端子Ｍ２の信号がＬ（０）の時には、第１入力端子Ｍ１の信号に応じて、Ｍ１の信号を反転した出力Ｚが得られる。

図２２の（Ｂ）は、ｅｎａに印加されるＣＴｉ＝０で、Ｍ１＝０の場合の動作状態を、図２２の（Ｃ）は、ｅｎａに印加されるＣＴｉ＝１で、Ｍ２＝０の場合の動作状態を、それぞれ示す。

図２２の（Ｂ）に示すように、ＣＴｉ＝０で、Ｍ１＝０の場合、ＰＴｒ３２およびＮＴｒ３はオフ状態で、ＰＴｒ３１およびＰＴｒ４２はオン状態になる。ＰＴｒ３２がオフであるため、ＰＴｒ３１がオンでも出力Ｚに影響しない。ＰＴｒ４２がオンであるため、ＰＴｒ４１は、実質的にＶｄｄに接続された状態になる。したがって、スイッチＮＯＲゲートＳＲは、ＶｄｄとＧＮＤの間にＰＴｒ４１とＮＴｒ４が直列に接続され、ＰＴｒ４１とＮＴｒ４の接続ノードから出力Ｚが得られる状態になる。この状態は、第２入力端子Ｍ２の信号のインバータ回路であり、出力ＺはＭ２の信号を反転した信号Ｍ２ｘになる。

図２２の（Ｃ）に示すように、ＣＴｉ＝１で、Ｍ２＝０の場合、ＰＴｒ４２およびＮＴｒ４はオフ状態で、ＰＴｒ３２およびＰＴｒ４１はオン状態になる。ＰＴｒ４２がオフであるため、ＰＴｒ４１がオンでも出力Ｚに影響しない。ＰＴｒ３２がオンであるため、ＰＴｒ３１は、実質的にＶｄｄに接続された状態になる。したがって、スイッチＮＯＲゲートＳＲは、ＶｄｄとＧＮＤの間にＰＴｒ３とＮＴｒ３が直列に接続され、ＰＴｒ３１とＮＴｒ３の接続ノードから出力Ｚが得られる状態になる。この状態は、第１入力端子Ｍ１の信号のインバータ回路であり、出力ＺはＭ１の信号を反転した信号Ｍ１ｘになる。

図２２の（Ｂ）と（Ｃ）を比較して明らかなように、スイッチＮＯＲゲートＳＲは、第１入力端子Ｍ１の信号と第２入力端子Ｍ２の信号が出力に対して対称な回路である。言い換えれば、スイッチＮＯＲゲートＳＲは、第１入力端子Ｍ１から出力Ｚまでの経路のトランジスタ数と、第２入力端子Ｍ２から出力Ｚまでの経路のトランジスタ数が、等しい回路である。

図２３は、図２０の（Ｂ）のスイッチＮＯＲゲートＳＲを典型的なプロセスで製造した場合の遅延時間ＨＭ、ＬＭを示す図であり、（Ａ）がゲート長９０ｎｍプロセスで製造した場合を、（Ｂ）がゲート長１３０ｎｍプロセスで製造した場合を、示す。

図２３の（Ａ）に示すように、ゲート長９０ｎｍプロセスでは、ＨＭ＝１７．５０ｐｓであり、ＬＭ＝１６．４０ｐｓである。図２３の（Ｂ）に示すように、ゲート長１３０ｎｍプロセスでは、ＨＭ＝２６．６０ｐｓであり、ＬＭ＝２４．３０ｐｓである。

図１９に示した２入力ＮＯＲゲートの遅延時間を合わせて、図２３の（Ａ）に示す場合、可変遅延回路における奇数段と偶数段の間の遅延時間の変化ΔＴ０と偶数段と奇数段の間の遅延時間の変化ΔＴ１の差ΔＴ１−ΔＴ０＝２．１０ｐｓである。また、図２３の（Ｂ）に示す場合差ΔＴ１−ΔＴ０＝３．３０ｐｓである。これは、図１８に示した一般的な可変遅延回路の差ΔＴ１−ΔＴ０より小さい。

第５実施形態の可変遅延回路（ディレイライン）は、図１８の（Ａ）に示した２入力ＮＯＲゲートを有する可変遅延回路において、各遅延ユニットの第３ＮＯＲゲートＲ３を、バランスＮＯＲゲートで置き換えたことが異なり、他の部分は同じである。

バランスＮＯＲゲートは、第１入力端子Ｍ１および第２入力端子Ｍ２を有する。第１入力端子Ｍ１および第２入力端子Ｍ２は、図１８の（Ａ）の２入力ＮＯＲゲートの入力端子ＳおよびＦと同じように接続される。具体的には、第１入力端子Ｍ１には第２ＮＯＲゲートＲ２の出力が入力される。第２入力端子Ｍ２には、後段の遅延ユニットのバランスＮＯＲゲートの出力Ｚが入力される。初段のバランスＮＯＲゲートの出力Ｚが、出力信号ＣＬＫＯＵＴである。第５実施形態の可変遅延回路には、図２１に示す第１制御データＣＴＮ０、ＣＴＮ１、ＣＴＮ２、…、ＣＴＮｉ、…および第２制御データＣＴ０、ＣＴ１、ＣＴ２、…、ＣＴｉ、…が供給され、遅延量を調整できる。

図２４は、バランスＮＯＲゲートの回路図およびその動作を説明する図である。

図２４の（Ａ）に示すように、バランスＮＯＲゲートは、２個のＮチャネルＭＯＳトランジスタＰＴｒ３およびＮＴｒ４と、２個のトランスファーゲートＴＧ３およびＴＧ４と、２個のインバータＩｎｖ２１およびインバータＩｎｖ２２と、を有する。

ＮＴｒ３およびＮＴｒ４は、低電位側電源ＧＮＤと出力Ｚの間に並列に接続され、ＮＴｒ３のゲートには第１入力端子Ｍ１の信号が印加され、ＮＴｒ４のゲートには第２入力端子Ｍ２の信号が印加される。Ｉｎｖ２１は、第１入力端子Ｍ１の信号を受け、反転した信号を出力する。Ｉｎｖ２２は、第２入力端子Ｍ２の信号を受け、反転した信号を出力する。ＴＧ３は、出力ＺとＩｎｖ２１の出力の間に接続され、ゲートには第２入力端子Ｍ２の信号が印加される。ＴＧ４は、出力ＺとＩｎｖ２２の出力の間に接続され、ゲートには第１入力端子Ｍ１の信号が印加される。したがって、第２入力端子Ｍ２の信号がＬの時に、第１入力端子Ｍ１の信号は反転されて出力Ｚに出力され、第１入力端子Ｍ１の信号がＬの時に、第２入力端子Ｍ２の信号は反転されて出力Ｚに出力される。

第２入力端子Ｍ２の信号がＨの場合、バランスＮＯＲゲートでは、図２４の（Ｂ）に示すように、ＴＧ３はオフであり、Ｉｎｖ２１の出力は、出力Ｚに影響しない。この時、ＮＴｒ４は、オンであり、出力ＺはＬになる。また、Ｉｎｖ２２の出力はＬである。第１入力端子Ｍ１の信号がＨの場合、ＴＧ４はオフであり、出力Ｚに影響せず、第１入力端子Ｍ１の信号がＬの場合、ＴＧ４はオンであり、ＬであるＩｎｖ２２の出力が出力Ｚに伝達されるが、上記の出力と矛盾しない。また、第１入力端子Ｍ１の信号がＨの場合、ＮＴｒ３がオンするが、これも上記の出力と矛盾しない。

図２４の（Ｂ）は、第２入力端子Ｍ２の信号がＨの場合を示したが、第１入力端子Ｍ１の信号がＨの場合も同様である。

第１入力端子Ｍ１の信号および第２入力端子Ｍ２の信号の両方がＬ（０）の場合、図２４の（Ｃ）に示すように、ＮＴｒ３およびＮＴｒ４がオフし、ＴＧ３およびＴＧ４がオンし、Ｈ（０）であるＩｎｖ２１およびＩｎｖ２２の出力が出力Ｚに伝達され、出力ＺはＬ（０）になる。

上記のように、バランスＮＯＲゲートは、第１入力端子Ｍ１の信号と第２入力端子Ｍ２の信号が出力に対して対称な回路である。言い換えれば、バランスＮＯＲゲートは、第１入力端子Ｍ１から出力Ｚまでの経路のトランジスタ数と、第２入力端子Ｍ２から出力Ｚまでの経路のトランジスタ数が、等しい回路である。

図２５は、図２４の（Ａ）のバランスＮＯＲゲートを典型的なプロセスで製造した場合の遅延時間ＨＭ、ＬＭを示す図であり、（Ａ）がゲート長９０ｎｍプロセスで製造した場合を、（Ｂ）がゲート長１３０ｎｍプロセスで製造した場合を、示す。

図２５の（Ａ）に示すように、ゲート長９０ｎｍプロセスでは、ＨＭ＝１５．９１ｐｓであり、ＬＭ＝１５．５８ｐｓである。図２５の（Ｂ）に示すように、ゲート長１３０ｎｍプロセスでは、ＨＭ＝２３．６９ｐｓであり、ＬＭ＝２３．０９ｐｓである。

図１９に示した２入力ＮＯＲゲートの遅延時間を合わせて、図２５の（Ａ）に示す場合、可変遅延回路における奇数段と偶数段の間の遅延時間の変化ΔＴ０と偶数段と奇数段の間の遅延時間の変化ΔＴ１の差ΔＴ１−ΔＴ０＝１．３３ｐｓである。また、図２５の（Ｂ）に示す場合差ΔＴ１−ΔＴ０＝１．６１ｐｓである。これは、図１８に示した一般的な可変遅延回路の差ΔＴ１−ΔＴ０より小さい。

以上説明したように、第１から第５実施形態によれば、２つの入力端子から出力ノードまでの遅延がほぼ同じなゲートを利用するため、同一な遅延間隔を生成することができ、可変遅延の誤差を小さくすることができる。これにより、可変遅延回路の調整精度を向上することが可能である。

また、実施形態の可変遅延回路は、回路規模の増加やレイアウト・サイズの増大が小さく、設計も標準的なＣＭＯＳロジック回路設計方法が適用可能である。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

２０−０〜２０−ｉ、３０−０〜３０−ｉ、４０−０〜４０−ｉ、５０−０〜５０−ｉ 遅延ユニット
Ｇ１、Ｇ２、Ｇ３ ２入力ＮＡＮＤゲート
ＳＧ スイッチゲート
ＢＧ バランスＮＡＮＤゲート
ＡＧ 調整ＮＡＮＤゲート
ＳＲ スイッチＮＯＲゲート

Claims (10)

1. 直列に接続された複数個の遅延ユニットを備え、
   各遅延ユニットは、第１から第３論理ゲートを有し、
   前記第１論理ゲートは、前段の出力が後段の一方の入力になるように直列に接続され、他方の入力には、折り返し位置を指示する第１制御データが入力され、
   前記第２論理ゲートは、一方の入力が前記第１論理ゲートの入力に接続され、他方の入力には折り返し位置を指示する第２制御データが入力され、
   前記第３論理ゲートは、後段の出力が前段の一方の入力になるように直列に接続され、他方の入力には前記第２論理ゲートの出力が入力され、
   前記第３論理ゲートにおいて、前記一方の入力から出力までの経路の遅延時間と、前記他方の入力から前記出力までの経路の遅延時間は、等しいことを特徴とする可変遅延回路。
2. 前記第３論理ゲートは、前記一方の入力および前記他方の入力のＮＡＮＤ値を出力する請求項１記載の可変遅延回路。
3. 前記第３論理ゲートは、
   前記一方の入力から前記出力までの経路のトランジスタ数と前記他方の入力から前記出力までの経路のトランジスタ数が、等しい請求項２記載の可変遅延回路。
4. 前記第３論理ゲートは、
   高電位側電源と前記出力の間に接続され、前記一方の入力がゲートに印加される第１ＰチャネルＭＯＳトランジスタと、
   前記第１ＰチャネルＭＯＳトランジスタと並列に前記高電位側電源と前記出力の間に接続され、前記他方の入力がゲートに印加される第２ＰチャネルＭＯＳトランジスタと、
   前記出力と低電位側電源の間に直列に接続された第１および第２ＮチャネルＭＯＳトランジスタを含む第１の列と、
   前記第１の列と並列に、前記出力と前記低電位側電源の間に直列に接続された第３および第４ＮチャネルＭＯＳトランジスタを含む第２の列と、を備え、
   前記第１の列の前記第１ＮチャネルＭＯＳトランジスタは、前記出力に近い位置に配置され、
   前記第２の列の前記第３ＮチャネルＭＯＳトランジスタは、前記出力に近い位置に配置され、
   前記第１ＮチャネルＭＯＳトランジスタのゲートに、前記一方の入力が印加され、
   前記第３ＮチャネルＭＯＳトランジスタのゲートに、前記他方の入力が印加され、
   前記第２ＮチャネルＭＯＳトランジスタのゲートに、前記第２制御データが印加され、
   前記第４ＮチャネルＭＯＳトランジスタのゲートに、前記第２制御データの反転信号が印加される請求項３記載の可変遅延回路。
5. 前記第３論理ゲートは、
   高電位側電源と前記出力の間に接続され、前記一方の入力がゲートに印加される第１ＰチャネルＭＯＳトランジスタと、
   前記第１ＰチャネルＭＯＳトランジスタと並列に前記高電位側電源と前記出力の間に接続され、前記他方の入力がゲートに印加される第２ＰチャネルＭＯＳトランジスタと、
   前記出力と前記一方の入力との間に直列に接続された第１トランスファーゲートと第１インバータを含む第１の列と、
   前記出力と前記他方の入力との間に直列に接続された第２トランスファーゲートと第２インバータを含む第２の列と、を備え、
   前記第２トランスファーゲートおよび前記第１インバータに、前記一方の入力が印加され、
   前記第１トランスファーゲートおよび前記第２インバータに、前記他方の入力が印加される請求項３記載の可変遅延回路。
6. 前記第３論理ゲートは、
   高電位側電源と前記出力の間に接続され、前記一方の入力がゲートに印加される第１ＰチャネルＭＯＳトランジスタと、
   前記第１ＰチャネルＭＯＳトランジスタと並列に前記高電位側電源と前記出力の間に接続され、前記他方の入力がゲートに印加される第２ＰチャネルＭＯＳトランジスタと、
   前記出力と低電位側電源の間に直列に接続された第１および第２ＮチャネルＭＯＳトランジスタを含む第１の列と、
   前記第１の列と並列に、前記出力と前記低電位側電源の間に直列に接続された第３および第４ＮチャネルＭＯＳトランジスタを含む第２の列と、
   前記第２制御データに応じて前記一方の入力と前記低電位側電源の一方を選択して選択信号を出力するスイッチと、を備え、
   前記第１の列の前記第１ＮチャネルＭＯＳトランジスタは、前記出力に近い位置に配置され、
   前記第２の列の前記第３ＮチャネルＭＯＳトランジスタは、前記出力に近い位置に配置され、
   前記第１ＮチャネルＭＯＳトランジスタのゲートに、前記一方の入力が印加され、
   前記第２および第４ＮチャネルＭＯＳトランジスタのゲートに、前記他方の入力が印加され、
   前記第３ＮチャネルＭＯＳトランジスタのゲートに、前記選択信号が印加される請求項２記載の可変遅延回路。
7. 前記第３論理ゲートは、前記一方の入力および前記他方の入力のＮＯＲ値を出力する請求項１記載の可変遅延回路。
8. 前記第３論理ゲートは、
   前記一方の入力から前記出力までの経路のトランジスタ数と前記他方の入力から前記出力までの経路のトランジスタ数が、等しい請求項７記載の可変遅延回路。
9. 前記第３論理ゲートは、
   低電位側電源と前記出力の間に接続され、前記一方の入力がゲートに印加される第１ＮチャネルＭＯＳトランジスタと、
   前記第１ＮチャネルＭＯＳトランジスタと並列に前記低電位側電源と前記出力の間に接続され、前記他方の入力がゲートに印加される第２ＮチャネルＭＯＳトランジスタと、
   前記出力と高電位側電源の間に直列に接続された第１および第２ＰチャネルＭＯＳトランジスタを含む第１の列と、
   前記第１の列と並列に、前記出力と前記高電位側電源の間に直列に接続された第３および第４ＰチャネルＭＯＳトランジスタを含む第２の列と、を備え、
   前記第１の列の前記第１ＰチャネルＭＯＳトランジスタは、前記出力に近い位置に配置され、
   前記第２の列の前記第３ＰチャネルＭＯＳトランジスタは、前記出力に近い位置に配置され、
   前記第１ＰチャネルＭＯＳトランジスタのゲートに、前記一方の入力が印加され、
   前記第３ＰチャネルＭＯＳトランジスタのゲートに、前記他方の入力が印加され、
   前記第２ＰチャネルＭＯＳトランジスタのゲートに、前記第２制御データが印加され、
   前記第４ＰチャネルＭＯＳトランジスタのゲートに、前記第２制御データの反転信号が印加される請求項８記載の可変遅延回路。
10. 前記第３論理ゲートは、
    低高電位側電源と前記出力の間に接続され、前記一方の入力がゲートに印加される第１ＮチャネルＭＯＳトランジスタと、
    前記第１ＮチャネルＭＯＳトランジスタと並列に前記低電位側電源と前記出力の間に接続され、前記他方の入力がゲートに印加される第２ＮチャネルＭＯＳトランジスタと、
    前記出力と前記一方の入力との間に直列に接続された第１トランスファーゲートと第１インバータを含む第１の列と、
    前記出力と前記他方の入力との間に直列に接続された第２トランスファーゲートと第２インバータを含む第２の列と、を備え、
    前記第２トランスファーゲートおよび前記第１インバータに、前記一方の入力が印加され、
    前記第１トランスファーゲートおよび前記第２インバータに、前記他方の入力が印加される請求項８記載の可変遅延回路。

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