TWI661676B - 可程式陣列邏輯 - Google Patents

可程式陣列邏輯 Download PDF

Info

Publication number
TWI661676B
TWI661676B TW107126723A TW107126723A TWI661676B TW I661676 B TWI661676 B TW I661676B TW 107126723 A TW107126723 A TW 107126723A TW 107126723 A TW107126723 A TW 107126723A TW I661676 B TWI661676 B TW I661676B
Authority
TW
Taiwan
Prior art keywords
voltage
signal line
coupled
control
resistive memory
Prior art date
Application number
TW107126723A
Other languages
English (en)
Other versions
TW202008727A (zh
Inventor
王政治
Original Assignee
新唐科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新唐科技股份有限公司 filed Critical 新唐科技股份有限公司
Priority to TW107126723A priority Critical patent/TWI661676B/zh
Priority to CN201910260343.4A priority patent/CN110808732B/zh
Priority to US16/427,320 priority patent/US10666262B2/en
Application granted granted Critical
Publication of TWI661676B publication Critical patent/TWI661676B/zh
Publication of TW202008727A publication Critical patent/TW202008727A/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17736—Structural details of routing resources
    • H03K19/17744—Structural details of routing resources for input/output signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/1776—Structural details of configuration resources for memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0078—Write using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Logic Circuits (AREA)

Abstract

一種可程式陣列邏輯，包括多個第一信號線、耦接多個 可程式化及閘的輸入端的多個第二信號線、耦接這些第一信號線及這些第二信號線的多個第一控制單元、耦接這些可程式化及閘的輸出端的多個第三信號線、耦接多個可程式化或閘的輸入端的多個第四信號線、以及耦接這些第三信號線及這些第四信號線的多個第二控制單元。其中，各個第一控制單元至少具有一第一電阻式記憶體，其用以設定第一信號線及第二信號線之間的電壓準位關係；各個第二控制單元具有第二電阻式記憶體，其用以設定第三信號線及第四信號線之間的電壓準位關係。

Description

可程式陣列邏輯
本發明是有關於一種可程式電路，且特別是有關於一種可程式陣列邏輯。
可程式陣列邏輯（Programmable Array Logic，PAL）是一種可以實作組合邏輯電路的可程式邏輯裝置。可程式邏輯陣列有一組可編程的及（AND）閘，其連接到一組可編程的或（OR）閘，可以達到「在合乎設定條件時才允許產生邏輯訊號輸出」。由於可程式陣列邏輯較容易規劃，因此可程式陣列邏輯已被普遍應用。然而，在可程式化領域中，兼具彈性、效能及成本是不變的趨勢，因此仍需更新穎的電路設計。
本發明提供一種可程式陣列邏輯，可透過設置及重置電阻式記憶體來設定信號線的電壓準位之間的關係，以提高使用的彈性及效能，並且可兼顧硬體成本。
本發明的可程式陣列邏輯，包括多個可程式化及閘、多個第一信號線、多個第二信號線、多個第一控制單元、多個可程式化或閘、多個第三信號線、多個第四信號線及多個第二控制單元。這些第二信號線分別耦接這些可程式化及閘的輸入端。這些第一控制單元分別耦接對應的第一信號線及對應的第二信號線，其中各個第一控制單元至少具有一第一電阻式記憶體，第一電阻式記憶體隔絕所耦接的第一信號線及所耦接的第二信號線，並且設定對應的第一信號線的電壓準位及對應的第二信號線的電壓準位的關係。這些第三信號線分別耦接這些可程式化及閘的輸出端，這些第四信號線分別耦接這些可程式化或閘的輸入端。這些第二控制單元分別耦接對應的第三信號線及對應的第四信號線，其中各個第二控制單元具有第二電阻式記憶體，第二電阻式記憶體隔絕所耦接的第三信號線及所耦接的第四信號線，並且設定對應的第三信號線的電壓準位及對應的第四信號線的電壓準位的關係。
基於上述，本發明實施例的可程式陣列邏輯，可透過第一電阻式記憶體所儲存的資訊，設定第一及第二信號線的電壓準位之間的關係，並且可透過第二電阻式記憶體所儲存的資訊，設定第三及第四信號線的電壓準位之間的關係。藉此，可提高使用的彈性及效能，並且可兼顧硬體成本。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為依據本發明一實施例的可程式陣列邏輯的系統示意圖。請參照圖1，在本實施例中，可程式陣列邏輯100包括反相及非反相電路110、線及（Wire-AND）邏輯陣列120、多個可程式化及閘（如PA_1~PA_8）、線或（Wire-OR）邏輯陣列130及多個可程式化或閘（如PO_1~PO_4），其中可程式化及閘（如PA_1~PA_8）及可程式化或閘（如PO_1~PO_4）的數量為用以說明，本發明實施例不以此為限。
反相及非反相電路110接收多個輸入位元（如I1、I2及I4），以對應地提供這些輸入位元（如I1、I2及I4）及多個反相輸入位元（如I1b、I2b及I4b）。進一步來說，反相及非反相電路110包括多個反相器（如INT1~INT3），分別接收對應的輸入位元（如I1、I2及I4）以提供對應的反相輸入位元（如I1b、I2b及I4b），並且輸入位元（如I1、I2及I4）會透過線路由反相及非反相電路110的輸入端旁路到輸出端。藉此，反相及非反相電路110可提供多個輸入位元（如I1、I2及I4）及對應的多個反相輸入位元（如I1b、I2b及I4b）。
線及邏輯陣列120包括多個第一信號線（如121_1~121_6）、多個第二信號線（如123_1~123_8）及多個第一控制單元CU1。第一信號線（如121_1~121_6）的一端耦接至反相及非反相電路110，以接收輸入位元（如I1、I2及I4）及反相輸入位元（如I1b、I2b及I4b）。進一步來說，各個第一信號線（如121_1~121_6）例如接收對應的輸入位元（如I1、I2及I4）或反相輸入位元（如I1b、I2b及I4b）。
第二信號線（如123_1~123_8）與第一信號線（如121_1~121_6）交錯，並且分別耦接可程式化及閘（如PA_1~PA_8）的輸入端。這些第一控制單元CU1，配置於第一信號線（如123_1~123_8）及第二信號線（如121_1~121_6）的交錯處，並且分別耦接對應的第一信號線（如123_1~123_8）及對應的第二信號線（如121_1~121_6）。各個第一控制單元CU1至少具有第一電阻式記憶體RX1，其中第一電阻式記憶體RX1隔絕所耦接的第一信號線（如121_1~121_6）及所耦接的第二信號線（如123_1~123_8），亦即第一信號線（如121_1~121_6）不論什麼時候都不會透過第一電阻式記憶體RX1導通至第二信號線（如123_1~123_8）。並且，第一電阻式記憶體RX1會依據所儲存的位元資訊，來設定對應的（所耦接的）第一信號線（如121_1~121_6）的電壓準位及對應的（所耦接的）第二信號線（如123_1~123_8）的電壓準位的關係。
線或邏輯陣列130包括多個第三信號線（如131_1~131_8）、多個第四信號線（如133_1~133_6）及多個第二控制單元CU2。第三信號線（如131_1~131_8）分別耦接可程式化及閘（如PA_1~PA_8）的輸出端，第四信號線（如133_1~133_6）分別耦接可程式化或閘（如PO_1~PO_4）的輸入端，並且第三信號線（如131_1~131_8）與第四信號線（如133_1~133_6）交錯。可程式化或閘（如PO_1~PO_4）提供多個輸出位元（如F1、F2、F3、F4）。
這些第二控制單元CU2配置於第三信號線（如131_1~131_8）及第四信號線（如133_1~133_4）的交錯處，並且分別耦接對應的第三信號線（如131_1~131_8）及對應的第四信號線（如133_1~133_4）。各個第二控制單元CU2具有第二電阻式記憶體RX2，第二電阻式記憶體RX2隔絕所耦接的第三信號線（如131_1~131_8）及所耦接的第四信號線（如133_1~133_4），亦即第三信號線（如131_1~131_8）不論什麼時候都不會透過第二電阻式記憶體RX2導通至第四信號線（如133_1~133_4）。第二電阻式記憶體RX2會依據所儲存的位元資訊，來設定對應的（所耦接的）第三信號線（如131_1~131_8）的電壓準位及對應的（所耦接的）第四信號線（如133_1~133_4）的電壓準位的關係。
依據上述，由於第一電阻式記憶體RX1及第二電阻式記憶體RX2可重覆設置及重置，亦即第一信號線（如123_1~123_8）及第二信號線（如121_1~121_6）之間的電壓準位的關係及第三信號線（如131_1~131_8）及第四信號線（如133_1~133_4）之間的電壓準位的關係可重覆設定。藉此，可提高可程式陣列邏輯100的使用彈性及效能，進而降低使用成本。
其中，第一信號線（如123_1~123_8）、第二信號線（如121_1~121_6）、第三信號線（如131_1~131_8）及第四信號線（如133_1~133_4）的數量為用以說明，本發明實施例不以此為限。
圖2為依據本發明一實施例的第一控制單元的電路的示意圖。請參照圖1及圖2，其中相同或相似使用相同或相似標號。在本實施例中，各個第一控制單元CU1包括電阻式記憶體RX11（對應第一電阻式記憶體）、電阻式記憶體RX12（對應第三電阻式記憶體）、反相器INT11（對應第一反相器）、電晶體M13及M14（對應第一開關及第二開關），其中電阻式記憶體RX11包括電晶體M11及阻抗元件R11，電阻式記憶體RX12包括電晶體M12及阻抗元件R12。
電晶體M11的第一端（對應第一電阻式記憶體的第一端）接收第一控制電壓VC1，電晶體M11的控制端（對應第一電阻式記憶體的控制端）耦接對應的第一信號線121，電晶體M11的第二端耦接阻抗元件R11的陽極。阻抗元件R11的陰極（對應第一電阻式記憶體的第二端）接收第一線偏壓VB1。電晶體M12的第一端（對應第三電阻式記憶體的第一端）接收第二控制電壓VC2，電晶體M12的控制端（對應第三電阻式記憶體的控制端）耦接對應的第一信號線121，電晶體M12的第二端耦接阻抗元件R12的陽極。阻抗元件R12的陰極（對應第三電阻式記憶體的第二端）接收第一線偏壓VB1。
反相器INT11的輸入端耦接對應的第一信號線121。電晶體M13的第一端（對應第一開關的第一端）耦接對應的第二信號線123，電晶體M13的控制端（對應第一開關的控制端）接收第一線偏壓VB1，電晶體M13的第二端（對應第一開關的第二端）耦接電晶體M14的第一端（對應第二開關的第一端）。電晶體M14的控制端（對應第二開關的控制端）耦接反相器INT11的輸出端，電晶體M14的第二端（對應第二開關的第二端）接收接地電壓。 表 一
工作狀態 VB1 VC1 VC2 VL1
操作模式 浮接狀態 讀取電壓 接地電壓 所接收電壓
第一設置模式 雙倍程式化電壓 單倍程式化電壓 單倍程式化電壓 讀取電壓
第二設置模式 接地電壓 單倍程式化電壓 單倍程式化電壓 讀取電壓
如表一所示，第一控制單元CU1大致分為操作模式及設置模式（例如第一設置模式及第二設置模式），其中第一控制單元CU1一般是操作於操作模式中，而設置模式用以設置或重置電阻式記憶體RX11及RX12。進一步來說，在操作模式中，第一線偏壓VB1為浮接狀態，亦即第一線偏壓VB1未提供至電晶體M13的控制端，以致電晶體M13的控制端的電壓準位不受第一線偏壓VB1的影響；第一控制電壓VC1為正常邏輯準位及讀取電阻式記憶體RX11及RX12的位元資訊（阻抗值）的讀取電壓；第二控制電壓VC2為接地電壓。線路電壓VL1則隨著所接收到的電壓而變。
在用以設置電阻式記憶體RX11及RX12的設置模式中（亦即第一設置模式），第一線偏壓VB1為雙倍程式化電壓，亦即程式化電阻式記憶體RX11及RX12的設定電壓的兩倍；第一控制電壓VC1及第二控制電壓VC2為單倍程式化電壓。之後，電阻式記憶體RX11及RX12儲存邏輯位元“1”，亦即電阻式記憶體RX11及RX12呈現低阻抗值。接著，在操作模式中，電晶體M13的控制端及電晶體M14的控制端的電壓準位相關於第一信號線121的線路電壓VL1的邏輯準位（電壓準位），亦即在第一設置模式後，對應的第二信號線123的電壓準位相關於對應的第一信號線121的電壓準位。
在用以重置電阻式記憶體RX11及RX12的設置模式中（亦即第二設置模式），第一線偏壓VB1為接地電壓，第一控制電壓VC1及第二控制電壓VC2為單倍程式化電壓。之後，電阻式記憶體RX11及RX12儲存邏輯位元“0”，亦即電阻式記憶體RX11及RX12呈現高阻抗值。接著，在操作模式中，電晶體M13的控制端及電晶體M14的控制端的電壓準位無關於第一信號線121的線路電壓VL1的邏輯準位（電壓準位），亦即在第二設置模式後，對應的第二信號線123的電壓準位無關於對應的第一信號線121的電壓準位。
圖3為依據本發明一實施例的第一控制單元的電路的示意圖。請參照圖1及圖3，其中相同或相似使用相同或相似標號。在本實施例中，各個第一控制單元CU1包括電阻式記憶體RX21（對應第一電阻式記憶體）、反相器INT21（對應第二反相器），其中電阻式記憶體RX21包括電晶體M21及阻抗元件R21。
反相器INT21的輸入端耦接對應的第一信號線121。電晶體M21的第一端（對應第一電阻式記憶體的第一端）接收第三控制電壓VC3，電晶體M21的控制端（對應第一電阻式記憶體的控制端）耦接反相器INT21的輸出端，電晶體M21的第二端耦接阻抗元件R21的陽極。阻抗元件R21的陰極（對應第一電阻式記憶體的第二端）耦接對應的第二信號線123。 表 二
工作狀態 VB2 VC3 VL1
操作模式 浮接狀態 接地電壓 所接收電壓
第一設置模式 單倍程式化電壓 接地電壓 接地電壓
第二設置模式 接地電壓 單倍程式化電壓 接地電壓
如表二所示，第一控制單元CU1大致分為操作模式及設置模式（例如第一設置模式及第二設置模式），其中第一控制單元CU1一般是操作於操作模式中，而設置模式用以設置或重置電阻式記憶體RX21。進一步來說，在操作模式中，第二線偏壓VB2為浮接狀態，亦即第二線偏壓VB2未提供至對應的第二信號線123；第三控制電壓VC3為接地電壓；對應的第一信號線121的電壓準位（亦即線路電壓VL1）則隨著所接收到的電壓而變。
在用以設置電阻式記憶體RX21的設置模式中（亦即第一設置模式），第二線偏壓VB2提供至對應的第二信號線123且為單倍程式化電壓，亦即程式化電阻式記憶體RX21的設定電壓；第三控制電壓VC3為接地電壓；線路電壓VL1為接地電壓。之後，電阻式記憶體RX21儲存邏輯位元“1”，亦即電阻式記憶體RX21呈現低阻抗值。接著，在操作模式中，對應的第二信號線123的電壓準位相關於電晶體M21的導通狀態，亦即在第一設置模式後，對應的第二信號線123的電壓準位相關於線路電壓VL1。
在用以重置電阻式記憶體RX21的設置模式中（亦即第二設置模式），第二線偏壓VB2提供至對應的第二信號線123且為接地電壓；第三控制電壓VC3為單倍程式化電壓；線路電壓VL1為接地電壓。之後，電阻式記憶體RX21儲存邏輯位元“0”，亦即電阻式記憶體RX21呈現高阻抗值。接著，在操作模式中，對應的第二信號線123的電壓準位無關於電晶體M21的導通狀態，亦即在第二設置模式後，對應的第二信號線123的電壓準位無關於線路電壓VL1。
圖4為依據本發明一實施例的第二控制單元的電路的示意圖。請參照圖1及圖4，其中相同或相似使用相同或相似標號。在本實施例中，各個第二控制單元CU1包括電阻式記憶體RX31（對應第二電阻式記憶體），其中電阻式記憶體RX31包括電晶體M31及阻抗元件R31。電晶體M31的第一端（對應第二電阻式記憶體的第一端）接收第四控制電壓VC4，電晶體M31的控制端（對應第二電阻式記憶體的控制端）耦接對應的第三信號線131，電晶體M31的第二端耦接阻抗元件R31的陽極。阻抗元件R21的陰極（對應第二電阻式記憶體的第二端）耦接對應的第四信號線133。 表 三
工作狀態 VB3 VC4 VL2
操作模式 浮接狀態 接地電壓 所接收電壓
第一設置模式 單倍程式化電壓 接地電壓 讀取電壓
第二設置模式 接地電壓 單倍程式化電壓 讀取電壓
如表三所示，第二控制單元CU1大致分為操作模式及設置模式（例如第一設置模式及第二設置模式），其中第二控制單元CU2一般是操作於操作模式中，而設置模式用以設置或重置電阻式記憶體RX31。進一步來說，在操作模式中，第三線偏壓VB3為浮接狀態，亦即第三線偏壓VB3未提供至對應的第四信號線133；第四控制電壓VC4為接地電壓；對應的第三信號線131的電壓準位（亦即線路電壓VL2）則隨著所接收到的電壓而變。
在用以設置電阻式記憶體RX31的設置模式中（亦即第一設置模式），第三線偏壓VB3提供至對應的第四信號線133且為單倍程式化電壓，亦即程式化電阻式記憶體RX31的設定電壓；第四控制電壓VC4為接地電壓；線路電壓VL2為讀取電壓。之後，電阻式記憶體RX31儲存邏輯位元“1”，亦即電阻式記憶體RX31呈現低阻抗值。接著，在操作模式中，對應的第四信號線133的電壓準位相關於電晶體M31的導通狀態，亦即在第一設置模式後，對應的第四信號線133的電壓準位相關於線路電壓VL2。
在用以重置電阻式記憶體RX31的設置模式中（亦即第二設置模式），第三線偏壓VB3提供至對應的第四信號線133且為接地電壓，第四控制電壓VC3為單倍程式化電壓；線路電壓VL2為讀取電壓。之後，電阻式記憶體RX31儲存邏輯位元“0”，亦即電阻式記憶體RX31呈現高阻抗值。接著，在操作模式中，對應的第四信號線133的電壓準位無關於電晶體M31的導通狀態，亦即在第二設置模式後，對應的第四信號線133的電壓準位無關於線路電壓VL2。
綜上所述，本發明實施例的可程式陣列邏輯，可透過設置及重置第一（及第三）電阻式記憶體，來設定第一及第二信號線的電壓準位之間的關係，並且可透過設置及重置第二電阻式記憶體，來設定第三及第四信號線的電壓準位之間的關係。藉此，可提高使用的彈性及效能，並且可兼顧硬體成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧可程式陣列邏輯
110‧‧‧反相及非反相電路
120‧‧‧線及邏輯陣列
121、121_1~121_6‧‧‧第一信號線
123、123_1~123_8‧‧‧第二信號線
130‧‧‧線或邏輯陣列
131、131_1~131_8‧‧‧第三信號線
133、133_1~133_4‧‧‧第四信號線
CU1‧‧‧第一控制單元
CU2‧‧‧第二控制單元
F1、F2、F3、F4‧‧‧輸出位元
I1、I2、I4‧‧‧輸入位元
I1b、I2b、I4b‧‧‧反相輸入位元
INT1~INT3、INT11、INT21‧‧‧反相器
M11、M12、M13、M14、M21、M31‧‧‧電晶體
PA_1~PA_8‧‧‧可程式化及閘
PO_1~PO_4‧‧‧可程式化或閘
R11、R12、R21、R31：阻抗元件 RX1‧‧‧第一電阻式記憶體
RX11、RX12、RX21、RX31‧‧‧電阻式記憶體
RX2‧‧‧第二電阻式記憶體
VB1‧‧‧第一線偏壓
VB2‧‧‧第二線偏壓
VB3‧‧‧第三線偏壓
VC1‧‧‧第一控制電壓
VC2‧‧‧第二控制電壓
VC3‧‧‧第三控制電壓
VC4‧‧‧第四控制電壓
VL1、VL2‧‧‧線路電壓
圖1為依據本發明一實施例的可程式陣列邏輯的系統示意圖。 圖2為依據本發明一實施例的第一控制單元的電路的示意圖。 圖3為依據本發明一實施例的第一控制單元的電路的示意圖。 圖4為依據本發明一實施例的第二控制單元的電路的示意圖。

Claims (10)

  1. 一種可程式陣列邏輯，包括：多個可程式化及閘；多個第一信號線及多個第二信號線，該些第二信號線分別耦接該些可程式化及閘的輸入端；多個第一控制單元，分別耦接對應的第一信號線及對應的第二信號線，其中各該第一控制單元至少具有一第一電阻式記憶體，該第一電阻式記憶體包括一第一阻抗元件，該第一阻抗元件的陰極耦接對應的第二信號線，其中該第一電阻式記憶體隔絕本身所耦接的第一信號線及本身所耦接的第二信號線，並且該第一電阻式記憶體設定本身所耦接的第一信號線的電壓準位及本身所耦接的第二信號線的電壓準位之間的關係；多個可程式化或閘；多個第三信號線及多個第四信號線，該些第三信號線分別耦接該些可程式化及閘的輸出端，該些第四信號線分別耦接該些可程式化或閘的輸入端；以及多個第二控制單元，分別耦接對應的第三信號線及對應的第四信號線，其中各該第二控制單元具有一第二電阻式記憶體，該第二電阻式記憶體包括一第二阻抗元件，該第二阻抗元件的陰極耦接對應的第四信號線，其中該第二電阻式記憶體隔絕本身所耦接的第三信號線及本身所耦接的第四信號線，並且該第二電阻式記憶體設定本身所耦接的第三信號線的電壓準位及本身所耦接的第四信號線的電壓準位之間的關係。
  2. 如申請專利範圍第1項所述的可程式陣列邏輯，其中各該些第一控制單元包括：該第一電阻式記憶體，具有接收一第一控制電壓的一第一端、耦接對應的第一信號線的一控制端及接收一第一線偏壓的一第二端；一第三電阻式記憶體，具有接收該第二控制電壓的一第一端、耦接對應的第一信號線的一控制端及接收該第一線偏壓的一第二端；一第一反相器，具有耦接對應的第一信號線的一輸入端及一輸出端；一第一開關，具有耦接對應的第二信號線的一第一端、接收該第一線偏壓的一控制端及一第二端；以及一第二開關，具有耦接該第一開關的該第二端的一第一端、耦接該第一反相器的該輸出端的一控制端及接收一接地電壓的一第二端。
  3. 如申請專利範圍第2項所述的可程式陣列邏輯，其中在一操作模式中，該第一線偏壓為浮接狀態，該第一控制電壓為一讀取電壓，該第二控制電壓為一接地電壓，在一第一設置模式中，該第一線偏壓為一雙倍程式化電壓，該第一控制電壓及該第二控制電壓為一單倍程式化電壓，在一第二設置模式中，該第一線偏壓為該接地電壓，該第一控制電壓及該第二控制電壓為該單倍程式化電壓。
  4. 如申請專利範圍第3項所述的可程式陣列邏輯，其中在該第一設置模式後，對應的第二信號線的電壓準位相關於對應的第一信號線的電壓準位，在該第二設置模式後，對應的第二信號線的電壓準位無關於對應的第一信號線的電壓準位。
  5. 如申請專利範圍第1項所述的可程式陣列邏輯，其中各該些第一控制單元包括：該第一電阻式記憶體，具有接收一第三控制電壓的一第一端、一控制端及耦接對應的第二信號線的一第二端；以及一第二反相器，具有耦接對應的第一信號線的一輸入端及耦接該第一電阻式記憶體的該控制端的一輸出端。
  6. 如申請專利範圍第5項所述的可程式陣列邏輯，其中在一操作模式中，對應的第二信號線未接收一第二線偏壓，該第三控制電壓為一接地電壓，在一第一設置模式中，該第二線偏壓為一程式化電壓且施加至對應的第二信號線，該第三控制電壓為該接地電壓，對應的第一信號線的電壓準位為該接地電壓，在一第二設置模式中，該第二線偏壓為該接地電壓且施加至對應的第二信號線，該第三控制電壓為該程式化電壓，對應的第一信號線的電壓準位為該接地電壓。
  7. 如申請專利範圍第6項所述的可程式陣列邏輯，其中在該第一設置模式後，對應的第二信號線的電壓準位相關於對應的第一信號線的電壓準位，在該第二設置模式後，對應的第二信號線的電壓準位無關於對應的第一信號線的電壓準位。
  8. 如申請專利範圍第1項所述的可程式陣列邏輯，其中各該些第二控制單元包括：該第二電阻式記憶體，具有接收一第四控制電壓的一第一端、耦接對應的第三信號線的一控制端及耦接對應的第四信號線的一第二端。
  9. 如申請專利範圍第8項所述的可程式陣列邏輯，其中在一操作模式中，對應的第四信號線未接收一第三線偏壓，該第四控制電壓為一接地電壓，在一第一設置模式中，該第三線偏壓為一程式化電壓且施加至對應的第四信號線，該第四控制電壓為該接地電壓，對應的第三信號線的電壓準位為一讀取電壓，在一第二設置模式中，該第三線偏壓為該接地電壓且施加至對應的第四信號線，該第四控制電壓為該程式化電壓，對應的第三信號線的電壓準位為該讀取電壓。
  10. 如申請專利範圍第1項所述的可程式陣列邏輯，更包括一反相及非反相電路，耦接該些第一信號線，其中該些第一信號線接收多個輸入位元及多個反相輸入位元，該些可程式化或閘提供多個輸出位元，且該反相及非反相電路係接收該些輸入位元以提供該些輸入位元及該些反相輸入位元，其中該反相及非反相電路包括多個反相器，分別接收對應的輸入位元以提供對應的反相輸入位元。
TW107126723A 2018-08-01 2018-08-01 可程式陣列邏輯 TWI661676B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW107126723A TWI661676B (zh) 2018-08-01 2018-08-01 可程式陣列邏輯
CN201910260343.4A CN110808732B (zh) 2018-08-01 2019-04-02 可编程阵列逻辑
US16/427,320 US10666262B2 (en) 2018-08-01 2019-05-30 Programmable array logic

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW107126723A TWI661676B (zh) 2018-08-01 2018-08-01 可程式陣列邏輯

Publications (2)

Publication Number Publication Date
TWI661676B true TWI661676B (zh) 2019-06-01
TW202008727A TW202008727A (zh) 2020-02-16

Family

ID=67764397

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107126723A TWI661676B (zh) 2018-08-01 2018-08-01 可程式陣列邏輯

Country Status (3)

Country Link
US (1) US10666262B2 (zh)
CN (1) CN110808732B (zh)
TW (1) TWI661676B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646079B2 (en) * 2020-08-26 2023-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell including programmable resistors with transistor components

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4758746A (en) * 1985-08-12 1988-07-19 Monolithic Memories, Inc. Programmable logic array with added array of gates and added output routing flexibility
US4774421A (en) * 1984-05-03 1988-09-27 Altera Corporation Programmable logic array device using EPROM technology
US5781031A (en) * 1995-11-21 1998-07-14 International Business Machines Corporation Programmable logic array
TW200417829A (en) * 2002-09-20 2004-09-16 Atmel Corp High speed zero dc power programmable logic device (PLD) architecture

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7365355B2 (en) * 2004-11-08 2008-04-29 Ovonyx, Inc. Programmable matrix array with phase-change material
US7646630B2 (en) * 2004-11-08 2010-01-12 Ovonyx, Inc. Programmable matrix array with chalcogenide material
CN101359908B (zh) * 2005-04-29 2010-08-18 台湾积体电路制造股份有限公司 基于可编程穿越门的逻辑元件
US7728622B2 (en) * 2007-03-29 2010-06-01 Qualcomm Incorporated Software programmable logic using spin transfer torque magnetoresistive random access memory
JP5388525B2 (ja) * 2008-09-25 2014-01-15 株式会社東芝 プログラマブル論理回路
US9059705B1 (en) 2011-06-30 2015-06-16 Crossbar, Inc. Resistive random accessed memory device for FPGA configuration
TWI561007B (en) * 2015-07-22 2016-12-01 Nuvoton Technology Corp Function programmable circuit and operation method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4774421A (en) * 1984-05-03 1988-09-27 Altera Corporation Programmable logic array device using EPROM technology
US4758746A (en) * 1985-08-12 1988-07-19 Monolithic Memories, Inc. Programmable logic array with added array of gates and added output routing flexibility
US5781031A (en) * 1995-11-21 1998-07-14 International Business Machines Corporation Programmable logic array
TW200417829A (en) * 2002-09-20 2004-09-16 Atmel Corp High speed zero dc power programmable logic device (PLD) architecture

Also Published As

Publication number Publication date
US20200044655A1 (en) 2020-02-06
CN110808732A (zh) 2020-02-18
US10666262B2 (en) 2020-05-26
TW202008727A (zh) 2020-02-16
CN110808732B (zh) 2023-03-14

Similar Documents

Publication Publication Date Title
JPWO2013187193A1 (ja) 不揮発性論理ゲート素子
US10665316B2 (en) Memory device
US9755646B2 (en) Input/output buffer circuit for avoiding malfunctioning in processing signals
US8238180B2 (en) Semiconductor memory apparatus
TWI661676B (zh) 可程式陣列邏輯
JP2776549B2 (ja) 半導体集積回路
TW201803272A (zh) 包括緩衝器電路之半導體裝置
US9183949B2 (en) Semiconductor device
JP2018037783A (ja) 集積回路および電子機器
JP2014053058A (ja) 半導体記憶装置
JP2006024886A5 (zh)
KR20100066790A (ko) 배타적 논리합 회로
US20070290716A1 (en) Multiplexing circuit for decreasing output delay time of output signal
EP0085762A2 (en) Logic parity circuit
TWI643203B (zh) 記憶體裝置
TWI706414B (zh) 記憶體內運算系統及其記憶體裝置
US9437329B2 (en) Semiconductor device with initialization operation and boot-up operation
KR20070001672A (ko) 반도체 메모리 장치의 리페어 입출력 퓨즈 회로
US20120274358A1 (en) Identical-data determination circuit
US11115024B2 (en) Integrated circuit, test method for testing integrated circuit, and electronic device
US8085082B2 (en) High speed multiplexer
US9013210B2 (en) Semiconductor integrated circuit
KR100919567B1 (ko) 배타적 오아게이트 회로
KR100927784B1 (ko) 제어신호 출력 장치 및 이를 구비한 불휘발성 메모리 소자
KR100363843B1 (ko) 집적회로의 신호원 측정회로