JPS6039189B2 - 信号測定装置 - Google Patents

Description

【発明の詳細な説明】 本発明は論理入力信号の所望の論理組合わせを検出する
ことができる信号測定装置に関するものである。

最近論理技術がディジタル信号やアナログ信号の測定分
野で一般的に採用されている。

論理分析器（ロジック・アナライザ）のような論理信号
測定装置は、例えばコンピュータ、電子計算器、コンピ
ュータ端末器およびディジタル制御システム等のディジ
タル装置の調整や修理を行うのに好適である。このよう
な論理分析器ではデータバスやアドレスバス或いは種々
の回路点に現われる複数個の論理信号レベル（“１”ま
たは“０”〉およびそれらのタイミング関係を度々測定
する必要がある。従って論理分析器はトリガ信号の発生
前に発生した複数個の論理信号を測定できると共に、こ
れらの複数個の論理信号の組合わせが所望の論理パター
ンと一致するとトリガ信号を発生できるように成ってい
る。

このようにトリガ信号を発生するモードは、“組合わせ
トリガ”または“ワードトリガ”と呼ばれ、このトリガ
モード用の回路は“ワード識別器”と呼ばれる。慣用の
ワード識別器は論理分析器のような信号測定装置に組込
まれ、所望の論理パターンを設定するためのスイッチ及
び複数個の論理ゲートで構成されている。

各論理ゲートは測定しようとする論理信号およびスイッ
チから供給された所望の論理レベルを比較する。複数個
の論理ゲートからの出力はアンドゲートまたはナントゲ
ートに供給され、この結果入力された論理信号がスイッ
チによって設定された所望の論理パタ−ンと一致すると
アンドゲートまたはナントゲートはトリガ信号を発生す
る。ところで信号測定装置の入力端子数以上の論理信号
の組合わせトリガを得たい場合がある。

例えばデータバス上の論理信号を測定しながらデータバ
スおよびアドレスバス上の両方の論理信号をワード識別
器に供給したい場合がそうである。しかしながら、慣用
の信号測定装置では、ワード識別器の入力端子の数は信
号測定装置の入力端子の数と同じであるか、或いは補助
入力端子を用いることによりワード識別器の入力端子の
数の方が多少多くなっているにすぎない。従って慣用の
信号測定装置は上述の目的のためには適用できない。こ
の目的を達成するためにはワード識別器用の論理ゲート
、スイッチおよび入力端子を信号測定装置に追加する必
要がある。スイッチや入力端子を追加すると装置のパネ
ル面積が大きくなり、論理ゲートを追加すると場所をと
るので、それだけ篭体が大型となる欠点がある。また論
理分析器に更に入力を付加して使用する必要もない使用
者にとってはそれだけ高価な装置を購入することになり
、経済的でない。本発明はこのような点に鑑みてなされ
たものであって、装置の形状を大きくすることなく装置
の入力端子数以上の論理信号の所望の論理組合わせを検
出でき、しかも組合わせトリガに用いる論理信号の数を
増大できる信号測定装置を提供するものである。

以下本発明の‐−実施例を第１図ないし第４図を参照し
ながら詳しく説明する。

第１図は本発明に係る副僅体の基体構成を示すものであ
って、ここでは８チャンネル用の副箪体を例にとり説明
する。

第１図において１０なし、し１８は劉崖体を後述される
論理分析器の如き主蓮体に接続するための５個の結合端
子であって、結合端子１０は主蓮体から電源電圧を副僅
体に供給し、結合端子１８は接地される。また結合端子
ｌ２および１４は直列入力−並列出力型論理記憶装置例
えばシフトレジスタ２０のクロック端子Ｃ及びデータ入
力端子Ｄに夫々接続され、これらク。ツク端子Ｃ及びデ
ータ入力端子Ｄには結合端子１２および１４をそれぞれ
介してクロツク信号および直列論理データが主篭体から
供給される。直列論理データはクロック信号と同期して
おり、所望の論理組合わせを設定するために８ビットで
構成されている。そしてこの８ビットで直列論理デー夕
はシフトレジスタ２０により８ビットの並列論理デー外
こ変換される。２２なし、し３６は扱われるチャンネル
信号の数に対応して設けられた比較回路であって、第１
の比較回路２２はシフトレジスタ２０の出力端子Ｑ＾に
おける第１ビット論理レベルをチャンネル０入力端子３
８からの論理信号と比較し、その論理レベルが互いに等
しいときに出力信号を発生する。

第２の比較回路２４はチャンネル入力端子４０における
論理レベルとシフトレジスタ２０の出力端子ＱＢにおけ
る第２ビット論理レベルが等しいときに出力信号を発生
する。同様に、比較回路２６なし、し３６もそれぞれチ
ャンネル２入力端子４２なし、しチャンネル７入力端子
５２における論理レベルをシフトレジスタ２０の出力端
子ＱｃないしＱＨにおける論理レベルとそれぞれ比較し
て両方の論理レベルが等しいと出力信号を発生する。そ
して比較回路２２なし、し３６からの各出力信号は論理
ゲート５４に供給され、論理ゲート５４は各出力信号の
全てが同時に供給されるときトリガ信号を発生する。よ
って、比較回路２２なし・し３６及び論理ゲート５４が
、シフトレジスタ２０からの並列出力論理信号及び入力
端子３８なし、し５２からの並列入力論理信号を比較す
る比較手段となる。このトリガ信号は結合端子１６を介
して主蟹体へ供給される。ここで８個の論理信号の論理
組合わせが上記結合端子１０ないし１８にそれぞれ対応
して主笹体に設けられた５個の結合端子で得られること
に注目されたい。所望の論理パターンが簡単なスイッチ
例えばキースィッチを押すことにより発生する直列デー
タによって決定されるので、スイッチを配設するための
広い場所は不要である。第２図は本発明に係る論理分析
器の如き主瞳体５６、“ワード識別器プローブ”と称す
る１６チャンネル用の副僅体５８およびデータプローブ
６０のブロック図である。

データプローブ６川ま８チャンネル受動又は能動プロー
ブであり、その出力はコネクタ６２を介して入力回路６
４に供給される。入力回路６４は複数個の比較器から成
り、データプローブ６０からの各入力論理レベルを決定
し、且つそれらを主簾体５６で使用されている例えばＴ
ＴＬやＥＣＬの如き所定アナログレベルに変換する。入
力回路６４からの出力は高速記憶装置６６およびワ−ド
識別器６８へデータ線７０を介して供給される。高速記
憶装置６６に入力されたデー外まクロック発生器７２か
らの高周波クロツクと同期してそこに記憶される。また
必要に応じて付加的論理信号が副墜体５８および補助端
子７４からワード識別器６８へ供給される。副鯵体５８
およびワード識別器６８は第３図および第４図を参照し
ながら後で詳述するけれども、これらの間にはコネクタ
７６が設けられる。このコネクタ７６は副僅体５８へ供
給される入力信号の数とは無関係に２個の結合様子を１
組とする５組の結合端子で構成されていることに注目さ
れたい。組合わせトリガに対する所望の論理パターンは
設定手段であるキーボード７８により設定され、この設
定された論理パターン信号はデ−タバス８２を介して一
旦中央演算処理装置（以下ＣＰＵと云う）８０へ供給さ
れ、ここで演算処理された後再びデータバス８２を介し
てワード識別器６８へ供給される。８６はプログラム可
能なカウンタであって、ワード識別器６８からのトリガ
信号、キーボード７８からＣＰＵ８０およびデータバス
８２を介して供給されるプログラム情報およびクロック
発生器７２からのクロツク信号を受ける。

このカウンタ８６が主萱体５６に内蔵されているので、
この信号測定装置はトリガ信号の発生以前の入力データ
を測定できる。カゥンタ８６はトリガ信号発生後のクロ
ック信号を所望数カウントすると、この時点で制御信号
を高速記憶装置６６へ供給し、高速記憶装置が入力デー
タを新たに記憶するのを停止させて、入力データの所望
部分を記憶させる。高速記憶装置６６に記憶されたデー
外まデータバス８２を介してＣＰＵランダムアクセスメ
モリ（以下ＣＰＵＲＡＭと云う）９０‘こ転送される。
ＣＰＵ８川ま新しいデータと古いデータを比較したり、
所望のワードを検索したり或いは表示されるデータの時
間軸を拡大すべ〈、ＣＰＵＲＡＭ９川こ記憶されている
入力データを議取り専用記憶装置（以下ＲＯＭと云う）
９２に予め記憶されている指令情報に従って演算処理す
る。この演算処理されたデータは表示ＲＡＭ９４に転送
され、そして映像表示フオーマッタ９８によりラスタ走
査表示器９６に表示される。なおクロック発生器７２お
よび電源回路８８からの出力は主萱体５６の各回路に供
給されている第３図および第４図は１６チャンネル用到
達体すなわちワード識別器プローブ５８、ワード識別器
６８およびコネクタ７６の詳細な回路構成図である。

コネクタ７６は副讐体５８の結合端子１０ないし１８と
、これらの端子とそれぞれ結合されるように成された主
雀体５６の結合端子１０′ないし１８′から成る。冨山
崖体５８は直列入力‐並列出力型論理記憶装置として作
動する８ビット直列‐並列シフトレジスタ１００ないし
１０４と、比較手段として作動し、それぞれ複数個の排
他的ノア回路から成る排他的ノアゲート１０６なし、し
１１２およびオアゲート１ １４ないし１２０と、論理
ゲートとして作動するナントゲート１２２およびィンバ
ータ１２３とで構成されている。

またワード識別器６８は８ビット直列‐並列シフトレジ
スタ１２４〜１２８と、例えばアンドゲートおよびノア
ゲートから成る論理ゲート１３０〜１３８と、ナントゲ
ート１４０と、補助入力回路１４２とで構成されている
。シフトレジスター００なし、し１０４および１２４な
し、し１２８としては７４ＳＩ６４（商品名）、排他的
ノアゲート１０６〜１１２としては７山Ｓ２６６（商品
名）、オアゲート１ １ ４なし、し１２０としては７
４Ｓ３２（商品名）、ナントゲート貴２２および１ ４
０としてはそれぞれ７４ＳＩ４０および７４Ｓ３０（共
に商品名）、論理ゲート１ ３０としては７４Ｓ５１（
商品名）および論理ゲート１３２〜１ ３８としては７
４Ｓ６４（商品名）を使用しても良く、これらのＩＣは
いずれもテキサスィンスツルメント社より市販されてい
る。

劉隆体５８の各回路は結合端子１０′および１０を介し
て電源回路８８（第２図）から電源電圧を与えられ、シ
フトレジスター００ないし１０４は結合端子１２′およ
び１２を介してクロック発生器７２からクロック信号を
供給される。

このクロック信号に同期して所望の論理パターンを設定
するための直列論理信号がデータバス８２からシフトレ
ジスター２４のデータ入力端子Ｂに供給される。入力さ
れた直列論理信号はシフトレジスター２４で順次シフト
され、その出力端子ＱＨから出力信号がシフトレジスタ
１２８のデータ入力端子Ｂに供給される。同様にシフト
レジスタ１２８の出力端子ＱＨからの出力端子はシフト
レジスター２６のデータ入力端子Ｂに供給され、このシ
フトレジスター２６の出力端子ＱＨからの出力信号はデ
ータ端子すなわち結合端子１４′および１４を介してシ
フトレジスター００の共通接続されたデータ入力端子Ａ
およびＢに供給される。そしてシフトレジスタ１００お
よび１０２のそれぞれ出力端子ＱｏおよびＱＨからの出
力信号はシフトレジス夕１０２および１０４のそれぞれ
共通接続されたデータ入力端子ＡおよびＢに供給される
。従って、シフトレジスター０４の出力端子ＱＨないし
Ｑ８から直列論理信号の第１なし、し第４番目の論理レ
ベルがチャンネル０なし、し３の入力論理信号を受けて
いる排他的ノアゲート１０６に供給される。排他的ノァ
ゲート１０６はこのゲートを構成する複数個の排他的ノ
ア回路の出力端子を共通接続してワイヤードアンドゲー
トとして動作するようになされているので、チャンネル
０なし、し３の各入力論理信号がそれぞれ直列論理信号
の第１ないし第４番目の論理レベルと一致するとき出力
信号を発生する。また排他的ノアゲート１０８はシフト
レジスター０４の出力端子ＱｏないしＱ＾からそれぞれ
供給される直列論理信号の第５なし、し第８番目の論理
レベルとチャンネル４ないし７の各入力論理信号とそれ
ぞれ比較して両者が一致すると出力信号を発生する。同
様に排他的ノアゲート１１０および１１２はそれぞれシ
フトレジスタ１０２の出力端子ＱＨないしＱＥおよび出
力端子Ｑｏ〜Ｑ＾から供給される直列論理信号の第９な
し、し第１２蚤目および第１３なし、し第１句蚤目の論
理レベルとチャンネル８〜１１およびチャンネル１２〜
１５の各入力論理信号をそれぞれ比較して両者が一致す
ると出力信号を発生する。ワード識別器６８は“ドント
ケアモード”を有し、このドントケアモードは組合わせ
トリガから所望のチャンネル入力論理信号を除去するモ
ードである。

シフトレジスター００の出力端子Ｑｏなし・しＱ八に現
われる直列論理信号の第１７なし、し第２Ｇ蚤目の論理
レベルはそれぞれチャンネル０なし、し３、チヤンネル
４なし、し７、チヤンネル８なし、し１１、およびチャ
ンネル１２なし、し１５に対するドントケア情報であり
、従ってこのドントケア情報が、排他的ノアゲート１０
６なし、し１１２からの出力をそれぞれ一入力端に受け
いるオアゲート１１４なし、し１２０の池入力端に供給
されると対応するチャンネルの入力論理信号が組合わせ
トリガから除去される。例えばシフトレジス夕１００の
出力端子ＱＤにおける第１７番目の論理レベルが“１”
のとき、チャンネル０ないし３の入力論理信号が組合わ
せトリガから除去される。ナントゲート１２２はオアゲ
ート１１４なし、し１２０からの出力を受け、チャンネ
ル０なし、し１５の入力論理信号の組合わせがデータバ
ス８２からの直列論理信号の第１なし、し第２戊蚤目の
論理レベルにより決定される所望の論理パターンに等し
い時“０”レベルの信号を発生する。この“０”レベル
の信号はィンバー夕１２３で反転されて“１”レベルの
信号となり、この“１”レベルの信号がワード識別器プ
ローブすなわち副僅体５８によって発生されるトリガ信
号である。そしてこのトリガ信号はトリガ端子すなわち
結合端子１６および１６′を経てワード識別器６８のナ
ントゲート１４０１こ供給される。シフトレジスター２
６及び１２８の出力端子Ｑ日にそれぞれおける直列論理
信号の第２１および第２甥蚤目の論理レベルはデータプ
ローブ６０のチャンネル０の所望の論理レベルを設定す
るためのものである。

本実施例ではワード識別器６８は入力回路６４（第２図
）からプッシュプル論理信号を受けるように成されてい
る。そしてワード識別器６８の論理ゲート１３２及び１
３６のアンドゲートＡはシフトレジスター２６及び１２
８の出力端子ＱＨからの出力信号とデータプローブ６０
からのチャンネル０プッシュプル論理信号を受ける。チ
ャンネル０の所望の論理レベルが“１”に設定されてい
るとシフトレジスター２６及び１２８の出力端子ＱＨに
おける論理レベルはそれぞれ“０”および“１”である
。そして論理ゲート１３２及び１３６のアンドゲートＡ
はチャンネル０の入力論理信号が“１”すなわち所望の
論理レベルであるとき“０”レベルの信号を発生する。
同様に論理ゲート１３２及び１３６のアンドゲートＢは
チャンネル１の入力論理信号とシフトレジスタ１２６及
び１２８の出力端子Ｑｃからの直列論理信号の第２２お
よび第３の費目の論理レベルとを比較する。従ってチャ
ンネル０なし、し３の入力論理信号の組合わせが所望の
論理パターンに等しいと、論理ゲート１３２及び１３６
は“１”レベルの信号を発生する。また同様にチャンネ
ル４ないし７の入力論理信号の組合わせが所望の論理パ
ターンに等しいと論理ゲート１３４及び１３８は“１”
レベルの信号を発生する。入力データおよび設定データ
のプッシュプル論理信号が使用されるので、データプロ
ーブ６０のチャンネルの各々に対してドントケアモード
を与えることができる。このために、所望のチャンネル
に対して論理“０”が２個のアンドゲートに供給される
。シフトレジス夕１２４の出力端子ＱＨおよびＱ。から
の直列論理信号の第３７および第３嶺費目の論理レベル
は、補助入力回路１４２からの補助入力を識別するため
論理ゲート１３川こ与えられる。従って、副雀体５８、
データプローブ６０および端子７４にそれぞれ供給され
た入力論理レベルの組合わせがキーボード７８により設
定された所望の論理パターンに等しいと、ナントゲート
１４０は“０”レベルの信号を発生し、この信号はカウ
ンタ８６へ供給される。なお劉達体５８は必要なければ
主隆体５６から切り離してもよく、この際主瞳体５６の
ナントゲート１４０の一入力端に接続された結合端子１
６′が開放状態すなわち“１”レベルにあるので、ナン
トゲート１４０は副驚体５８がなくとも何等その動作を
損われることなく、正常に働くことになる。上述の如く
本発明に係る信号測定装置によれば、主崖体及び墓８瞳
体を接続する端子の数以上の並列入力論理信号の所定組
合せを、主蓮体側からの制御により劉蓮体で検出し、副
墜体におけるこの検出の際の一致信号を主錘体に供給し
ている。

よって、主管体の形状を大きくすることなく、主隆体の
入力端子数以上の論理信号の所望の論理組合せを検出で
きる。また、主筈体及び則萱体間を端子を介して接続し
ているので、副僅体は必要に応じて取付け又は取外しが
できる。

【図面の簡単な説明】

第１図は本発明に係る副僅体の基本構成を示すフロック
図、第２図は本発明の一実施例を示すブロック図、第３
図は第２図で使用された副肇体を具体的に示す回路構成
図、第４図は第２図で使用されたワード識別器を具体的
に示す回路構成図である。 １２，１４，１６は結合端子、２０はシフトレジスタ（
直列入力・並列出力型論理記憶装瞳）、２２〜３６は比
較回路、５４は論理ゲート、５６は主隆体、５８は副僅
体（ワード識別プローブ）、６０はデ−タプローブ、６
４は入力回路、６６は高速記憶装置、６８はワード識別
器、７２はクロック発生器、７８はキーボード、８０は
ＣＰＵ、８６はカウンタ、８８は電源回路、９０はＣＰ
ＵＲＡＭ、９２はＲＯＭ、９４は表示ＲＡＭ、９６はラ
スタ走査表示器、９８は映像表示フオーマツタである。 ＦＩＧ。ＩＦＩＧ，２ ＦＩＧ．３ ＦＩＧ．ム

Claims (1)

【特許請求の範囲】
1. １ 第１、第２及び第３端子を介して相互接続された主
   筐体及び副筐体とを具え、 上記主筐体は、上記第１端
   子にクロツク信号を供給するクロツク発生器と、上記ク
   ロツク信号に同期して上記第２端子に論理組合せ設定用
   直列論理信号を供給する設定手段とを有し、 上記副筐
   体は、上記第２端子からの上記論理組合せ設定用直列論
   理信号を上記第１端子からの上記クロツク信号に応じて
   入力して並列出力論理信号に変換する直列入力−並列出
   力型論理記憶手段と、該直列入力−並列出力型論理記憶
   手段からの上記並列出力論理信号を並列入力論理信号と
   比較する比較手段とを有し、 上記論理組合せ設定用直
   列論理信号に対応する上記並列出力論理信号が上記並列
   入力論理信号と一致したとき、上記比較手段は上記第３
   端子を介して一致信号を上記主筐体に供給することを特
   徴とする信号測定装置。