JPS62285067A - ロジツクアナライザ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〔発明の目的〕 （産業上の利用分野） 本発明はロジック回路やディジタル回路の動作シーケン
スを解析するために用いるロジックアナライザ装置に関
するものである。

（従来の技術） ロジックアナライザ装置はロジック回路やディジタル回
路各部の論理波形の推移を例えばＣＲＴ表示器に順次表
示して動作シーケンスを解析するために用いるものであ
る。そして、通常多数の入力チャネルと各チャネル毎の
信号を記憶する数にワード程度のメモリを用意しである
。そして、各チャネル別にワード構成のメモリの特定ビ
ット位置を対応させ、チャネル別に入力された信号を該
対応ピッＩ−に順次記憶させるようにする。

所望のチャネルに所望の回路出力を入力することができ
、所望のサンプリングタイミングで該入力をサンプリン
グして順次台チャンル毎の信号をワードデータのかたち
でメモリに記憶する。

ロジックアナライザ装置はトリガ条件を設定して、その
トリガ条件に合致した状況となった時に測定を停止した
り、あるいはそのトリガ条件に達したのち、設定数分の
サンプリングを行って測定を中断すると言った機能を有
しており、トリガ条件到達前後の各チャネルの動作の推
移を追跡することが出来る。

ところで、従来のロジックアナライザ装置のトリガ条件
は、第２図に示すようにイベント１の後にイベント２が
続いたときや、イベント２の否定条件となった時にトリ
ガがかかるものである。

すなわち、図において、信号Ａ、〜Ｈは回路の任意ポイ
ントにおける信号をロジックアナライザ装置のＡ、〜Ｈ
チャネルに割当てて入力したものを示しており、Ａ、〜
Ｈでワードの第Ｏ９〜第７ビツト位置に対応させである
。イベント１は信号Ｅ、Ｆ、Ｇ、Ｈの論理レベルがＥ−
ｒＩＪ、Ｆ＝ｒＯＪ　、Ｇ−ＮＪ　、Ｈ−ｒＯＪとなる
状態であり、また、イベント２は信号Ｅ、Ｆ、Ｇ、Ｈの
論理レベルがＥ−ｒｌＪ、Ｆ＝ｒｌＪ、Ｇ＝ｒＯＪ。

Ｈ−ｒＯＪとなった時やその否定となる状態である。こ
のときに、トリガをかけるようにするなどの設定が行え
、その条件で測定が出来る。

しかしながら、従来装置では、例えばイベント１におい
て、第３図の如く、信号り、Ｅ、Ｆ、Ｇ。

Ｈの論理レベルがＤ−ｒＯＪ　、Ｅ＝　ｒＩＪ　、Ｆ−
「０」が「偽」で、Ｇ＝　Ｍｌ、Ｈ−ｒＯＪが「真」と
なった時にトリガを与えると言った一部分毎に条件を変
えた複合条件でのトリが設定と言った機能を持たない。

すなわち、指定したビット範囲の内容が設定パターンに
一致したか、或いはその否定条件となっだ場合のように
一種類の条件でトリガをかけるものであり、複合条件で
のトリガは設定不可能である。

また、第４図のように信号Ａが「０」の間に、信号Ｂが
「０」でない現象が生じたときトリガすると言ったこと
もできない。

例えば、あるサンプリング値の１つの群が「真」または
「偽」のとき、他の群が「真」または「偽」の条件では
トリガできない。このように、指定した全信号の組が「
真」または「偽」の条件でしかトリガできないので、ト
リが条件が限定され、不都合である。そして、例えば、
第５図に示すようにあるレジスタにデータをラッチさせ
る時、あるデータ以外がラッチされたならばトリガした
いような場合にこれを行うことが出来ない。

つまり、クロック信号ｃｐが出ていて、ＥＮｌがｒｌＪ
、ＥＮ２が「０」のとき、データパターンがｒｏｏｏｏ
ｌ　１１１Ｊでないときにトリガしたくともこれが出来
ないのである。更にまた、データがある範囲のときにト
リガすると云ったようなことも不可能である。

（発明が解決しようとする問題点） このように、従来においては指定した全信号の朝が「真
」または「偽」の条件でしかトリガできないので、トリ
が条件が限定され、不都合である。

そこでこの発明は任意の複合条件や設定艶聞の値にある
ときにトリガをかけることが出来るようにしたロジック
アナライザ装置を提供することにある。

〔発明の構成〕

（問題点を解決するための手段） 上記目的を達成するため本発明は次のように構成する。

すなわち、複数チャネルの測定点よりそれぞれディジタ
ル入力を受けて並列データとし、これら並列データを逐
次収集記憶するとともに表示し、また、入力データ列の
内容が設定した所望の条件であるトリガ条件になるとこ
の条件成立時点を中心とする所望数分までの上記データ
を収集して収集停止するロジックアナライザ装置におい
て、複数の異なる条件の組合せによるトリガ条件を設定
可能な設定手段と、複数ビットの上記入力データをラッ
チするラッチ手段と、このラッチデータを逐次記憶する
記憶手段と、トリガ条件に応じて上記ラッチデータのう
ち、該トリガ条件に応じた必要ビット位置のデータを選
択して組替え新たな複数系統のデータ列に編成して出力
する組替え手段と、設定トリガ条件に対応のデータを与
えられ、これと上記組替え手段の各出力データ列を比較
して各種条件判断をする比較手段と、この比較手段の判
断結果を受けて上記設定トリガ条件の成立を判定し、ト
リガ条件成立時にトリガ信号を出力するトリガ生成手段
と、このトリガ信号を受けると予め設定したサンプリン
グ回数分の上記ラッチデータ収集後に上記メモリのデー
タ収集を停止させるコントロール手段とより構成する。

（作　用） このような構成において、ラッチ手段は複数チャネルの
測定点よりそれぞれ受けたディジタル入力を並列データ
とし、逐次ラッチする。そして、このラッチされた並列
データを記憶手段に逐次収集記憶するとともに表示する
。また、ラッチ手段のラッチデータは、設定された複数
の異なる条件の組合せによるトリガ条件に応じて上記ラ
ッチデータのうち、該トリガ条件に応じた必要ビット位
置のデータを選択して組替え新たな複数系統のデータ列
に編成して出力する組替え手段により組替えられて比較
手段に出力される。一方、比較手段は設定トリガ条件に
対応のデータを与えられ、これと上記組替え手段の各出
力データ列を比較して各種条件判断をする。この比較手
段の判断結果はトリガ生成手段に与えられ、トリガ生成
手段はこの比較手段の判断結果を受けて上記設定トリが
条件の成立を判定し、トリガ条件成立時にトリが信号を
出力してコントロール手段に与える。トリガ生成手段か
らトリガ信号を受けるとコントロール手段は予め設定し
たサンプリング回数分の上記ラッチデータ収集後に上記
記憶手段のデータ収集を停止させる。

このように本発明は任意のチャネルの組合せについて、
任意の複合条件や設定範囲の値にあるときにトリガをか
けることが出来るようになり、使い勝手の良いロジック
アナライザ装置を得ることが出来るようになる。

（実施例） 以下、本発明の一実施例について、第１図を参照して説
明する。

第１図は本発明による装置の要部構成を示すブロック図
である。尚、ここでは簡単のため、信号はＡ、Ｂ二つの
ボートのみとし、それぞれ０本のデータラインとする。

クロックは内外区分はしていないが、ロジックアナライ
ザ装置の常識的なものとする。また、回路全体は現在利
用可能な論理回路素子で容易に実現することが出来るの
で、その詳細は示さない。

第１図において、１ａはＡボートの信号をラッチするラ
ッチ回路、１ｂはＢボートの信号をラッチするラッチ回
路であり、これらはりＯツク信号ｃｐにより動作して入
力データをラッチするものである。Ａ、Ｂ各ボートはそ
れぞれｎチャネルあり、ラッチ回路１ａ、１ｂはそれぞ
れｎビットのデータの形でラッチできる。２は設定され
たトリガ条件に対応する制御信号８１．〜Ｓ６を出力す
るトリガコントローラであり、例えばマイクロプロセッ
サを用いて構成してあり、プログラムにより、条件に応
じた所定の制御を行うようにしたものである。また、３
は上記ラッチ回路１ａ。

１ｂのラッチ出力を入力とし、トリガ条件に応じて組合
せを替えて出力するマルチプレクサ・デマルチプレクサ
である。このマルチプレクサ・デマルチプレクサ３は上
記２つのラッチ回路１ａ。

１ｂのラッチ出力を合せたビット数（２ｎビツト）の出
力線を２系統有しており、上記トリガコントローラ２の
出力するＩＩＩＩＩｌ信号Ｓ１により動作して、設定ト
リガ条件で指定する信号線の並び順を組替えたり、任意
のビットの信号を振分けたりする等、２ｎ本の出力線を
有する２系統の各出力線に対する上記ラッチ出力の任意
のビットの組替え、組合せ、振分は出力を行う。

４ａ、４ｂは比較器であり、それぞれ上配マルチプレク
サ・デマルチプレクサ３の２系統の出力線の対応する一
方の系統をａ入力とし、このａ入力を上記設定されたト
リガ条件すに対応してトリガコントローラ２より出力さ
れる制御信号８２゜Ｓ３を受けてこれらを比較し、条件
に合致する場合にその条件対応の端子より信号を出力す
るものである。すなわち、比較器４ａは上記ａとｂの関
係がａ＝ｂまたはａ＋ｂのいずれかにあるとき該当の端
子（ａ＝ｂ条件出力端子またはａ≠ｂ条件出力端子）よ
り出力を発生し、また、比較器４ｂは上記ａとｂの関係
がａ−ｂまたはａｆ−ｂまたはａ＞ｂまたはａ＜ｂのい
ずれかにあるとき該当の端子（ａ−ｂ条件出力端子また
はａ＋ｂ条件出力端子またはａ＞ｂ条件出力端子または
ａ＜ｂ条件出力端子）より出力を発生するものである。

５はトリガ生−回路であり、上記比較器４ａ、４ｂより
出力される比較出力を受けてトリガ信号を出力するもの
である。６はメモリのリード・ライトをコントロールす
るコントロー、う、７は上記ラッチ回路１ａ、１ｂの出
力データを取込んで記憶するメモリである。上記コント
ローラ６は上記トリガ信号Ｓ７を受けると設定された条
件に従って所定のサンプル数を経過した時点で上記トリ
がコントローラ２が出力する制卸信号Ｓ６によって、上
記ラッチ回路１ａ、ｌｂの出力の取込み記憶を禁止同期
して行われる。また、メモリ７の記憶内容は順次読み出
され、図示しない表示部に表示される。

次に上記構成の本装置の作用を説明する。

トリが条件は図示しないが通常、ロジックアナライザ装
置に設けであるキーなどで例えば、Ａ。

８両ボートにそれぞれ任意の４測定入力を並列に与えて
４ピツトデ一タ形式とし、Ａボートでは入力ｒ０００１
Ｊ、Ｂボートでは入力ｒ０１０１Ｊのとき、すなわち、
ｉｆ　　（Ａ≠１　　ａｎｄ　　Ｂ−５）′の時、トリ
ガを与えると云ったように設定する。また、あわせて他
の条件（例えば、トリガが成立してから、何サンプルデ
ータを取るか等）のデータも設定する。すると、これら
入力条件はトリガコントローラ３にて解析され、トリガ
コントローラ３はコントロール信号８１．〜Ｓ６を作る
。

そして、コントロール信号Ｓ１を受けたマルチプレクサ
・デマルチプレクサ３はボートＡとボート８より上記条
件解析に必要な対象入力チャネルの測定入力信号を必要
な組合せによる並列データとなるように組み替えてそれ
ぞれ対応する比較器４ａ、４ｂにａ入力として与えるよ
うにする。

例えば、Ａボートではｎチャネルの入力のうち、第１チ
ヤネルから第４チヤネルを順に第０ビツトから第３ビツ
トに割当てるとし、また、Ｂボートではｎチャネルの入
力のうち、第１チヤネルから第４チヤネルを−に第０ビ
ツトから第３ビツトに割当てるとすると、これら対応の
チャネルが順にそれぞれ４ビット分セレクトされて、マ
ルチプレクサ・デマルチプレクサ３の２系統の出力線の
それぞれ該ビット対応出力線に出力して比較器４ａ。

４ｂに与えることになる。

また、制御信号８２．８３を受けて比較器４ａにはｒｏ
ｏｏｌＪと言う設定す入力データが、また、比較器４ｂ
にはｒｏｌｏｌＪと言う設定す入力データがそれぞれセ
ットされる。

さらにまた、制御信号Ｓ５によりトリガ生成回路５には
上記比較器４ａ、４ｂのいずれの端子出力を以て上記ト
リガ条件が成立したかを判断する要件がセットされる。

次に測定に入る。

測定が開始され、測定対象回路端子より入力された波形
のデータはボートＡとボートＢからそれぞれ対応するラ
ッチ回路１ａ、１ｂに与えられる。すると、これらラッ
チ回路１ａ、ｌｂはクロック信号ｃｐに同期して入力デ
ータをラッチする。

ラッチ回路１ａ、１ｂによってラッチされたデータはク
ロック信号ｃｐに同期してアドレスを更新されるメモリ
７に順次書き込まれる。そして、このメモリ７の記憶内
容は図示しない表示部に与えられ、各チャネルの信号の
変化を示す情報として時間軸を一致させて並列的に表示
される。また、ラッチ回路１ａ、ｌｂによりラッチされ
たデータはマルチプレクサ・デマルチプレクサ３に入力
され、トリガ条件のデータの組合せによって設定される
組合せに対応させた並びになるようにマルチプレックス
されそれぞれ最大２０本の信号に分離編集される。そし
て、ａ入力として次の比較器４ａ、４ｂに送られる。比
較器４ａ、４ｂではトリガ条件に対応して設定された内
容すとａ入力とを比較して一致、不一致、大小判定を行
い、それぞれの判定内容に対応する出力端子のうち、判
定が成立した判定内容の端子に判定出力を出す。この判
定結果は、トリガ生成回路６に与えられる。

トリガ生成回路５にはトリガコントローラ２により、ど
の判定出力端子より出力があればトリガ条件に達したか
が設定されているので、その端子より出力があればトリ
ガ条件が成立したと判定して、トリガ生成回路５は最終
的にトリガ信号Ｓ７を発生する。このトリガ信号Ｓ７を
受けてトリガコントローラ２及びメモリ７をコントロー
ルするコントローラ６が働き、コントローラ６はトリガ
コントローラ２の出力する制御信号Ｓ６によって適宜な
サンプリング回数を経過したところでメモリ７へのデー
タ書き込みを停止する。

以降は通常のロジックアナライザと全く同じである。ま
た、本発明にイベント１、イベント２なるトリガ条件を
追加するのは容易であり、本発明の目的と直接関係無い
のでその説明と図示は省略する。

上記のように本装置は、複数チャネルの測定点よりそれ
ぞれディジタル入力を受けて並列データとし、これら並
列データを逐次収集記憶するとともに表示し、また、入
力データ列の内容が設定した所望の条件であるトリガ条
件になるとこの条件成立時点を中心とする所望数分まで
の上記データを収集して収集停止するロジックアナライ
ザ装置において、複数の異なる条件の組合せによるトリ
ガ条件を設定可能な設定手段と、複数ピットの上記入力
データをラッチするラッチ手段を設け′、このラッチさ
れたラッチデータを逐次記憶手段に記憶するとともに該
記憶手段の記憶内容を表示部に表示し、波形の観測を行
い、また、組替え手段によりトリが条件に応じて上記ラ
ッチデータのうち、該トリガ条件に応じた必要ビット位
置のデータを選択して１１１１え新たな複数系統のデー
タ列に編成して出力し、比較手段にて設定トリガ条件に
対応のデータと上記組替え手段の各出力データ列を比較
して各種条件判断をし、トリが生成手段によりこの比較
手段の判断結果をもとに上記設定トリが条件の成立を判
定し、・ト□リガ条件成立時にトリガ信号を出力してコ
ントロ−ル手段に与え、該コントロール手段により該ト
リガ信号を受けてから予め設定したサンプリング回数分
の上記ラッチデータ収集後に上記記憶手段のデータ収集
を停止させるようにしたものである。従って、任意のチ
ャネルによる任意の組合せについて、複数の任意の判断
条件でトリガを設定することができるようになるので、
トリガ条件に制約を受けることが無くなり、非常に使い
易い有用なロジックアナライザ装置が得られるようにな
る。これにより、近年共々応用の盛んなマイクロプログ
ラム制御方式のハードウェアのトラブル解析に便利とな
る。

尚、本発明は上記し、且つ、図面に示す実施例に限定す
ること無くその要旨を変更しない範囲内で適宜変形して
実施し得るものである。

〔発明の効果〕

以上詳述したように本発明によれば、任意のチャネルの
組合せについて、任意の複合条件や設定範囲の値にある
時にトリガをかけることが出来るようになり、解析を有
効に行い得るようになる等、使い勝手の良いロジックア
ナライザ装置を提供することが出来る。

【図面の簡単な説明】

第１図は本発明による装置の要部構成を示すブロック図
、第２図乃至第５図は従来装置の作用を説明するための
図である。 １ａ、１ｂ・・・ラッチ回路、２・・・トリガコントロ
ーラ、３・・・マルチプレクサ・デマルチプレクサ、４
ａ、４ｂ・・・比較器、５・・・トリガ生成回路、６・
・・コントローラ、７・・・メモリ、Ａ、Ｂ・・・ボー
ト。 出願人代理人　弁理士　鈴江武彦 信号　ＡＢＣＤＥＦＧＨ 第２図 偽　　　　　　真 第３図 トリガ 第４図 第５図

Claims (1)

【特許請求の範囲】
1. 複数チャネルの測定点よりそれぞれディジタル入力を受
   けて並列データとし、これら並列データを逐次収集記憶
   するとともに表示し、また、入力データ列の内容が設定
   した所望の条件であるトリガ条件になるとこの条件成立
   時点を中心とする所望数分までの上記データを収集して
   収集停止するロジックアナライザ装置において、複数の
   異なる条件の組合せによるトリガ条件を設定可能な設定
   手段と、複数ビットの上記入力データをラッチするラッ
   チ手段と、このラッチデータを逐次記憶する記憶手段と
   、上記トリガ条件に応じて上記ラッチデータのうち、該
   トリガ条件に応じた必要ビット位置のデータを選択して
   組替え新たな複数系統のデータ列に編成して出力する組
   替え手段と、設定トリガ条件に対応のデータを与えられ
   、これと上記組替え手段の各出力データ列を比較して各
   種条件判断をする比較手段と、この比較手段の判断結果
   を受けて上記設定トリガ条件の成立を判定し、トリガ条
   件成立時にトリガ信号を出力するトリガ生成手段と、こ
   のトリガ信号を受けると予め設定したサンプリング回数
   分の上記ラッチデータ収集後に上記記憶手段のデータ収
   集を停止させるコントロール手段とを具備したことを特
   徴とするロジックアナライザ装置。