JPS60205638A - マイクロプロセツサアナライザ - Google Patents
マイクロプロセツサアナライザInfo
- Publication number
- JPS60205638A JPS60205638A JP59061713A JP6171384A JPS60205638A JP S60205638 A JPS60205638 A JP S60205638A JP 59061713 A JP59061713 A JP 59061713A JP 6171384 A JP6171384 A JP 6171384A JP S60205638 A JPS60205638 A JP S60205638A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- sampling
- data
- address
- probe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する分野］
本発明は、マイクロプロセッサアナライナに関し、詳し
くはマルチトリガ機能の画面表示の改良に関するもので
ある。
くはマルチトリガ機能の画面表示の改良に関するもので
ある。
［従来技術］
従来よりマイクロプロセッサ（以下μＰと略称する）の
普及により、μＰをその内部に組込んでなるμＰ応用機
器が多数出現している。μＰアナライザは、この様なμ
Ｐ応用、ｆＩａ器を開発する際にその応用機器の不具合
を見つけ出す等のための開発支援装置として広く利用さ
れている。
普及により、μＰをその内部に組込んでなるμＰ応用機
器が多数出現している。μＰアナライザは、この様なμ
Ｐ応用、ｆＩａ器を開発する際にその応用機器の不具合
を見つけ出す等のための開発支援装置として広く利用さ
れている。
このような従来のμＰアナライザの一例を第１図に示寸
。同図にＪ５いて、被試験μｍ〕応用機器（以下これを
ターゲットシステムという）１は、ターグツ１−システ
ムに搭載されるμＰに代り゛主プローブ２に装填された
μＰによって作動する。主プローブ２にて得られるμＰ
のアドレスデータ（Ｓ入力という）はラッチ３を介して
データメモリ４に格納される。一方ターゲットシステム
のμＰ・周辺回路のロジック系のデータ（王入力という
）はＭプローブ５ににり抽出され、ラッチ６を介してデ
ータターＥす７に格納される。
。同図にＪ５いて、被試験μｍ〕応用機器（以下これを
ターゲットシステムという）１は、ターグツ１−システ
ムに搭載されるμＰに代り゛主プローブ２に装填された
μＰによって作動する。主プローブ２にて得られるμＰ
のアドレスデータ（Ｓ入力という）はラッチ３を介して
データメモリ４に格納される。一方ターゲットシステム
のμＰ・周辺回路のロジック系のデータ（王入力という
）はＭプローブ５ににり抽出され、ラッチ６を介してデ
ータターＥす７に格納される。
サンプリング・シーケンス検出回路８がら出ツノされる
サンプリング・クロックによりデータメモリ４と７から
データが読出される。中央処理装置（以下ＣＰＵという
）９は、それらのデータを適宜処理した後、これをＣＲ
Ｔディスプレイ１ｏにて表示させ、例えば第２図（関係
部分の表示のみ略示づ“る）に示づようなトレース画面
（ただしリバース表示はなし）を得る。
サンプリング・クロックによりデータメモリ４と７から
データが読出される。中央処理装置（以下ＣＰＵという
）９は、それらのデータを適宜処理した後、これをＣＲ
Ｔディスプレイ１ｏにて表示させ、例えば第２図（関係
部分の表示のみ略示づ“る）に示づようなトレース画面
（ただしリバース表示はなし）を得る。
この場合、サンプリング・シーケンス検出回路８から出
力されメモリ４および７に与える２つのサンプリング・
クロックは別々のクロックであり、これによりマルチト
リガが可能となり、バス状態の解析と周辺回路のロジッ
ク解析を同時に行うことができる。このような機能をマ
ルチトリガ機能という。
力されメモリ４および７に与える２つのサンプリング・
クロックは別々のクロックであり、これによりマルチト
リガが可能となり、バス状態の解析と周辺回路のロジッ
ク解析を同時に行うことができる。このような機能をマ
ルチトリガ機能という。
第２図に示すようなマルチトリガ・トレース画面では、
サンプリングされた各サンプルデータ（例えばサン゛プ
ル数が２４０）が発生順にトレースされ、バス状態とロ
ジック関係との時間関係を２分して表示するようになっ
ている。
サンプリングされた各サンプルデータ（例えばサン゛プ
ル数が２４０）が発生順にトレースされ、バス状態とロ
ジック関係との時間関係を２分して表示するようになっ
ている。
第２図に示ず表示画面の図において、画面の左側（Ｌ）
がバス状態用表示すなわち主プローブデータ系入力の表
示であり、画面右側（Ｒ）の８ビツトデータ群がロジッ
ク解析用表示すなわち副プローブデータ系入力の表示で
ある。
がバス状態用表示すなわち主プローブデータ系入力の表
示であり、画面右側（Ｒ）の８ビツトデータ群がロジッ
ク解析用表示すなわち副プローブデータ系入力の表示で
ある。
ところで、この様な装置では、サンプリング・シーケン
スの内の最後の１３行分のデータしか画面に残らず、１
３行より前の行を見ようとした時には、画面をスクロー
ルづる必要があった。
スの内の最後の１３行分のデータしか画面に残らず、１
３行より前の行を見ようとした時には、画面をスクロー
ルづる必要があった。
このためトリガポイントを探索する場合、通常スクロー
ルをしなければならず、またトリガポイント間の時間関
係はスクロールするしないに拘らずこの様な表示によっ
ては直感的に把握しにくいという問題があった。
ルをしなければならず、またトリガポイント間の時間関
係はスクロールするしないに拘らずこの様な表示によっ
ては直感的に把握しにくいという問題があった。
［発明の目的］
本発明の目的は、この様な欠点を解消するもので、マル
チ１〜リガ機能のトレース画面の他に全サンプリング画
面を表示できるようにし、この仝ナンプリング画面で現
象をマクロ的に把握できるようにして、トリガポイン］
・間の時間関係が容易に直感的に把握できるようにした
マイクロプロセッサアナライザを提供することにある。
チ１〜リガ機能のトレース画面の他に全サンプリング画
面を表示できるようにし、この仝ナンプリング画面で現
象をマクロ的に把握できるようにして、トリガポイン］
・間の時間関係が容易に直感的に把握できるようにした
マイクロプロセッサアナライザを提供することにある。
［発明の概要」
この様な目的を達成するために本発明では、ターゲラ１
〜システムのマイクロプロセッサに代ってここに搭載し
たマイクロプロセッサによってターゲットシステムを作
動させるための主プローグと、ターゲットシステムのロ
ジック回路からのデータを取り込むことができる副プロ
ーブとを備え、主プローブから得られるマイクロプロセ
ッサのアドレスデータおよび副プローブを介して得られ
るターゲットシステムのロジック回路からのデータを、
ハなるタイミングでそれぞれサンプリングしこれを個別
のデータメモリに格納し、その後金メモリか“ら格納デ
ータをサンプリング類に読みだして画面に羅列して表示
することのできる機能を有するマイクロプロセッサアナ
ライザであって、サンプリング時において前記アドレス
データ記憶用のメモリへのアドレスに対するロジックデ
ータ用のメモリへのアドレスの陥差を記憶するアドレス
メモリと、 前記サンプリングの全点分に匹敵するアドレスが確保さ
れたメモリ とを具備し、このメモリに前記各データメモリおよび前
記アドレスメモリの内容からサンプルデータ列をめて前
記メモリに記憶し、その後所望ににり前記サンプリング
マツプを画面に表示できるようにしたことを特徴とする
ものである。
〜システムのマイクロプロセッサに代ってここに搭載し
たマイクロプロセッサによってターゲットシステムを作
動させるための主プローグと、ターゲットシステムのロ
ジック回路からのデータを取り込むことができる副プロ
ーブとを備え、主プローブから得られるマイクロプロセ
ッサのアドレスデータおよび副プローブを介して得られ
るターゲットシステムのロジック回路からのデータを、
ハなるタイミングでそれぞれサンプリングしこれを個別
のデータメモリに格納し、その後金メモリか“ら格納デ
ータをサンプリング類に読みだして画面に羅列して表示
することのできる機能を有するマイクロプロセッサアナ
ライザであって、サンプリング時において前記アドレス
データ記憶用のメモリへのアドレスに対するロジックデ
ータ用のメモリへのアドレスの陥差を記憶するアドレス
メモリと、 前記サンプリングの全点分に匹敵するアドレスが確保さ
れたメモリ とを具備し、このメモリに前記各データメモリおよび前
記アドレスメモリの内容からサンプルデータ列をめて前
記メモリに記憶し、その後所望ににり前記サンプリング
マツプを画面に表示できるようにしたことを特徴とする
ものである。
［実施例］
以下図面を用いて本発明を詳しく ７Ｊ２明する。第３
図は本発明の一実施例を示す要部構成図である。
図は本発明の一実施例を示す要部構成図である。
同図において、第１図と同等部分には同一符号を付し、
その説明を省略する。２０および３０ Ｇ、ｉトリガ検
出回路、４０はキーボード、８０はサンプリング・シー
ケンス検出回路、９０はＣＰ（Ｊである。
その説明を省略する。２０および３０ Ｇ、ｉトリガ検
出回路、４０はキーボード、８０はサンプリング・シー
ケンス検出回路、９０はＣＰ（Ｊである。
トリガ検出回路２０は内部に１〜リガ・メモリ（通常Ｒ
ＡＭ （ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
）を備えている。トリガ・メモリはＣＰＵ９０または
主プローブデータ系のいずれからもアクセス可能となっ
ている。キーボード４０からトリガーパターン（トリガ
ー条件）を設定した時は、ＣＰＵ９０からトリガ・メモ
リに対して設定されたパターンを書き込む。設定するパ
ターンとは、主プローブデータ系からトリガ・メモリに
設定された条何が入力された時″１」″“となるパター
ンである。
ＡＭ （ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）
）を備えている。トリガ・メモリはＣＰＵ９０または
主プローブデータ系のいずれからもアクセス可能となっ
ている。キーボード４０からトリガーパターン（トリガ
ー条件）を設定した時は、ＣＰＵ９０からトリガ・メモ
リに対して設定されたパターンを書き込む。設定するパ
ターンとは、主プローブデータ系からトリガ・メモリに
設定された条何が入力された時″１」″“となるパター
ンである。
トリガ検出回路３０も同様に構成されている。
キーボード４０は、トリガポイントの設定値や画面切換
の指令等の各種情報を入力することのできるスイッチ群
である。
の指令等の各種情報を入力することのできるスイッチ群
である。
ＣＰＬＩ９０は、従来と同様各部を制御するために必要
な制御信号やデータを送出すると共に、主プローブデー
タ系と副プローブデータ系のサンプルポイントマツプを
内蔵のＲＡＭに記憶することができるようになっている
。
な制御信号やデータを送出すると共に、主プローブデー
タ系と副プローブデータ系のサンプルポイントマツプを
内蔵のＲＡＭに記憶することができるようになっている
。
サンプリング・シーケンス検出回路８０の詳細は第４図
のようになっている。第４図において、８１．８２はメ
モリ・アドレス・カウンタ、８３はナンプルデ〜夕数検
出回路である。
のようになっている。第４図において、８１．８２はメ
モリ・アドレス・カウンタ、８３はナンプルデ〜夕数検
出回路である。
主メモリ・アドレス・カウンタ８１はサンプリングクロ
ックＳＣ１をム１数Ｊるもので、その出力はメモリ４お
よびアドレス・メモリ９１のアドレス信号となる。副メ
モリ・アドレス・カウンタ８２は、サンプリングクロッ
クＳＣ１とは別個に与えられるサンプリングクロックＳ
Ｃ２を計数するもので、その出力はアドレス信号として
メモリ７に与えられる。
ックＳＣ１をム１数Ｊるもので、その出力はメモリ４お
よびアドレス・メモリ９１のアドレス信号となる。副メ
モリ・アドレス・カウンタ８２は、サンプリングクロッ
クＳＣ１とは別個に与えられるサンプリングクロックＳ
Ｃ２を計数するもので、その出力はアドレス信号として
メモリ７に与えられる。
サンプルデータ数検出回路８３は主プローブ・データ系
列（Ｓ系列）がサンプリングしている時に副プローブ・
データ系列（Ｔ系列）のサンプリング・メモリ・アドレ
スがどこまで進んでいるかを検出するものである。アド
レス・メモリ９１は、副メモリ・アドレス・カウンタ８
２の内容を主メモリ・アドレス・カウンタ８１のサンプ
リングクロックに同期して記憶するメモリである。
列（Ｓ系列）がサンプリングしている時に副プローブ・
データ系列（Ｔ系列）のサンプリング・メモリ・アドレ
スがどこまで進んでいるかを検出するものである。アド
レス・メモリ９１は、副メモリ・アドレス・カウンタ８
２の内容を主メモリ・アドレス・カウンタ８１のサンプ
リングクロックに同期して記憶するメモリである。
この様な構成にＪ５いて、各メモリ４．′７は、各サン
プリングクロックＳＣ１，ＳＣ２で更新されるカウンタ
８１，８２の出力により指定されるアドレスに各ザンプ
リングデータを記憶する。
プリングクロックＳＣ１，ＳＣ２で更新されるカウンタ
８１，８２の出力により指定されるアドレスに各ザンプ
リングデータを記憶する。
一方、５ｌ１５よびＴ系列のサンプリング発生シーケン
スを知るため、Ｔ系列のメモリ・アドレス・カウンタ８
２の内容をＳ系列のサンプリングクロックに同期してア
ドレス・メモリ９１に記憶してゆく。これはＳ系列がサ
ンプリング実行している時に°丁系列のサンプリング・
メモリ・アドレスがどこまで進んでいるかを知ることが
でき、Ｓ、Ｔ両系列のサンプリング発生シーケンスを捕
えることができる。
スを知るため、Ｔ系列のメモリ・アドレス・カウンタ８
２の内容をＳ系列のサンプリングクロックに同期してア
ドレス・メモリ９１に記憶してゆく。これはＳ系列がサ
ンプリング実行している時に°丁系列のサンプリング・
メモリ・アドレスがどこまで進んでいるかを知ることが
でき、Ｓ、Ｔ両系列のサンプリング発生シーケンスを捕
えることができる。
キーボード４０により全サンプリング画面表示のモード
が設定されている場合には、ＣＰＬＩ９０はメモリ４お
よび７並びにアドレス・メモリ９１の各内容を判断して
、ＣＲＴディスプレイ１ｏに第５図の様な画面を表示さ
ける。すなわち、Ｓ Ｊ５よびＴ系列について全サンプ
ル幅（例えば２４０サンプル）の中に、サンプリング・
シーケンス検出回路８０で示されるサンプルポイントを
識別可能に表示する。なお、図において、Ａ、Ｂは設定
したトリガポイントの位置を示し、Ｄはタイミング用の
目盛りである。また、Ｃはカーソルを示し、このカーソ
ルで指定した位置で第２図の様なステート画面に切換え
ることができる。カーソルの操作は、キーボード４０に
より行うことができる。
が設定されている場合には、ＣＰＬＩ９０はメモリ４お
よび７並びにアドレス・メモリ９１の各内容を判断して
、ＣＲＴディスプレイ１ｏに第５図の様な画面を表示さ
ける。すなわち、Ｓ Ｊ５よびＴ系列について全サンプ
ル幅（例えば２４０サンプル）の中に、サンプリング・
シーケンス検出回路８０で示されるサンプルポイントを
識別可能に表示する。なお、図において、Ａ、Ｂは設定
したトリガポイントの位置を示し、Ｄはタイミング用の
目盛りである。また、Ｃはカーソルを示し、このカーソ
ルで指定した位置で第２図の様なステート画面に切換え
ることができる。カーソルの操作は、キーボード４０に
より行うことができる。
また、カーソルを移動することによって時間間隔を表示
することもできる。
することもできる。
［発明の効果］
以上説明したように、本発明によれば、マルチトリガ機
能のトレース画面の他に全サンプリング画面を表示でき
るようにし、この全サンプリング画面で現象をマクロ的
に把握できるようにして、トリガポイント間の時間関係
が容易に直感的に把握できるようにしたマイクロプロセ
ッサアナライザを実現することができる。
能のトレース画面の他に全サンプリング画面を表示でき
るようにし、この全サンプリング画面で現象をマクロ的
に把握できるようにして、トリガポイント間の時間関係
が容易に直感的に把握できるようにしたマイクロプロセ
ッサアナライザを実現することができる。
第１図は従来のμＰアナライヂの一例を示ず要部構成図
、第２図は表示画面の一例を示す図、第３図は本発明に
係るμＰアナライザの一実施例を示す要部構成図、第４
図はサンプリングシーケンス検出回路の詳細を説明する
ためのブロック図、第５図は全サンプリング画面表示の
一例を示す図である。 １００．ターゲットシステム、２０１．主プローブ、３
．６．、、ラッチ、４，７．、、メモリ、５０８．副プ
ローブ、１０．、、ＣＲＴディスプレイ、２０．３０．
、、トリガ回路、４０．、。 キーボード、８０．、、サンプリングシーランス検出回
路、９０．、、ＣＰＵ、８１．８２．、。 アドレス・カウンタ、８３．、、リンプルデータ数検出
回路、９１．、、アドレスメモリ。
、第２図は表示画面の一例を示す図、第３図は本発明に
係るμＰアナライザの一実施例を示す要部構成図、第４
図はサンプリングシーケンス検出回路の詳細を説明する
ためのブロック図、第５図は全サンプリング画面表示の
一例を示す図である。 １００．ターゲットシステム、２０１．主プローブ、３
．６．、、ラッチ、４，７．、、メモリ、５０８．副プ
ローブ、１０．、、ＣＲＴディスプレイ、２０．３０．
、、トリガ回路、４０．、。 キーボード、８０．、、サンプリングシーランス検出回
路、９０．、、ＣＰＵ、８１．８２．、。 アドレス・カウンタ、８３．、、リンプルデータ数検出
回路、９１．、、アドレスメモリ。
Claims (1)
- 【特許請求の範囲】 ターゲットシステムのマイクロプロセッサに代ってここ
に搭載したマイクロプロ［ツサによってターゲットシス
テムを作動させるための主プローブと、ターゲットシス
テムのロジック回路からのデータを取り込むことができ
る副プローブとを備え、主プローブから得られるマイク
ロプロセッサのアドレスデータおよび副プローブを介し
て得られるターゲットシステムのロジック回路からのデ
ータを、異なるタイミングでそれぞれサンプリングしこ
れを個別のデータメモリに格納し、その後各メモリから
格納データをサンプリング類に読みだして画面に羅列し
て表示することのできる機能を有するマイクロプロセッ
サアナライナであって、サンプリング時にＪ５いて前記
アドレスデータ記憶用のメモリへのアドレスに対するロ
ジックデータ用のメモリへのアドレスの偏差を記憶する
アドレスメモリと、 前記サンプリングの全点分に匹敵するアドレスが確保さ
れたメモリ とを具備し、このメモリに前記各データメモリおよび前
記アドレスメモリの内容からサンプルデータ列をめて前
記メモリに記憶し、その後所望により前記サンプリング
マツプを画面に表示できるようにしたことを特徴とづ゛
るマイクロプロセッサアナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59061713A JPS60205638A (ja) | 1984-03-29 | 1984-03-29 | マイクロプロセツサアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59061713A JPS60205638A (ja) | 1984-03-29 | 1984-03-29 | マイクロプロセツサアナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60205638A true JPS60205638A (ja) | 1985-10-17 |
| JPS6365980B2 JPS6365980B2 (ja) | 1988-12-19 |
Family
ID=13179138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59061713A Granted JPS60205638A (ja) | 1984-03-29 | 1984-03-29 | マイクロプロセツサアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60205638A (ja) |
-
1984
- 1984-03-29 JP JP59061713A patent/JPS60205638A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6365980B2 (ja) | 1988-12-19 |
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