JPS6125174B2 - - Google Patents
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- JPS6125174B2 JPS6125174B2 JP55011326A JP1132680A JPS6125174B2 JP S6125174 B2 JPS6125174 B2 JP S6125174B2 JP 55011326 A JP55011326 A JP 55011326A JP 1132680 A JP1132680 A JP 1132680A JP S6125174 B2 JPS6125174 B2 JP S6125174B2
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- 238000012545 processing Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 7
- 238000012546 transfer Methods 0.000 claims description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 7
- 238000013480 data collection Methods 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000011835 investigation Methods 0.000 description 2
- 101100006523 Arabidopsis thaliana CHC2 gene Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000013479 data entry Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000009269 systemic vascular permeability Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明はデータ処理装置における障害時データ
転送方式に関し、特にデータ処理装置において障
害が発生したような場合、その障害診断用のデー
タをあらかじめ定めた範囲において収集し、これ
を特定の手段に転送して格納するようにした障害
時データ転送方式に関する。
転送方式に関し、特にデータ処理装置において障
害が発生したような場合、その障害診断用のデー
タをあらかじめ定めた範囲において収集し、これ
を特定の手段に転送して格納するようにした障害
時データ転送方式に関する。
データ処理装置がユーザ先でハードウエア障害
を発生した場合、その障害診断のために障害発生
時のハードウエア情報を採取する必要がある。こ
の場合、カスタムエンジニア(CE)、オペレー
タ、試験者あるいは設計者等の知識および経験等
により、どの装置が悪いのかということを判断
し、該当ハードウエアの情報を採取していた。し
かしながらハードウエア障害には他の装置との関
連を有する障害も存在し、このような場合には故
障診断のために該当装置とは別の他の装置のハー
ドウエア情報も採取しておけばよかつたという場
合もある。またユーザ先での障害が深夜に発生し
た場合などのように、カスタムエンジニアに連絡
がとれないときに、ユーザは当然のことながら復
旧のために先ず努力し、ハードウエア情報採取な
どは行なわれないことがある。それ故、ハードウ
エア障害が発生した場合、非常に簡単に、必要と
する可能性のあるハードウエア情報を採取するこ
とが要求されている。
を発生した場合、その障害診断のために障害発生
時のハードウエア情報を採取する必要がある。こ
の場合、カスタムエンジニア(CE)、オペレー
タ、試験者あるいは設計者等の知識および経験等
により、どの装置が悪いのかということを判断
し、該当ハードウエアの情報を採取していた。し
かしながらハードウエア障害には他の装置との関
連を有する障害も存在し、このような場合には故
障診断のために該当装置とは別の他の装置のハー
ドウエア情報も採取しておけばよかつたという場
合もある。またユーザ先での障害が深夜に発生し
た場合などのように、カスタムエンジニアに連絡
がとれないときに、ユーザは当然のことながら復
旧のために先ず努力し、ハードウエア情報採取な
どは行なわれないことがある。それ故、ハードウ
エア障害が発生した場合、非常に簡単に、必要と
する可能性のあるハードウエア情報を採取するこ
とが要求されている。
したがつて本発明は、ユーザでも非常に簡単に
ハードウエア情報採取することを可能とするため
に、ハードウエア障害が発生したとき、きわめて
簡単な指示を行なうだけで自動的にシステム全体
にわたる障害調査に利用できるハードウエアの情
報をすべて採取してこれらをデータ格納手段に格
納するようにした障害時データ転送方式を提供す
ることを目的とするものであり、このために本発
明における障害時データ転送方式では、主プロセ
ツサとチヤネルと該チヤネルを制御するチヤネル
制御手段とサービスプロセツサを具備するデータ
処理システムにおいて、主プロセツサのハードウ
エア部分に付与されたアドレスが格納される
CPUアドレス格納手段とチヤネルのハードウエ
ア部分に付与されたアドレスが格納されるチヤネ
ルアドレス格納手段とチヤネル制御手段のハード
ウエア部分に付与されたアドレスが格納されるチ
ヤネル制御アドレス格納手段とこれらのアドレス
格納手段を切替える切替手段を具備してハードウ
エア状態情報採取を指示するハードウエア状態情
報採取信号発生手段と、データ処理システムを構
成する各部のハードウエア状態情報を格納するハ
ードウエア情報格納手段を上記サービスプロセツ
サに設け、上記ハードウエアの動作状態を検出す
べくハードウエアにそれぞれ対応してアドレスを
付与し、これらのアドレス情報を上記サービスプ
ロセツサによりアクセス可能に構成し、上記ハー
ドウエア状態情報採取信号発生手段からのハード
ウエア状態情報採取信号が発生されたとき上記サ
ービスプロセツサは上記アドレスを順次読出して
このアドレスに対応したハードウエアの全ハード
ウエア状態情報を上記サービスプロセツサに設け
たハードウエア情報格納手段に格納し、上記サー
ビスプロセツサにてハードウエア情報格納手段に
格納された情報の解析を行うようにしたことを特
徴とする。
ハードウエア情報採取することを可能とするため
に、ハードウエア障害が発生したとき、きわめて
簡単な指示を行なうだけで自動的にシステム全体
にわたる障害調査に利用できるハードウエアの情
報をすべて採取してこれらをデータ格納手段に格
納するようにした障害時データ転送方式を提供す
ることを目的とするものであり、このために本発
明における障害時データ転送方式では、主プロセ
ツサとチヤネルと該チヤネルを制御するチヤネル
制御手段とサービスプロセツサを具備するデータ
処理システムにおいて、主プロセツサのハードウ
エア部分に付与されたアドレスが格納される
CPUアドレス格納手段とチヤネルのハードウエ
ア部分に付与されたアドレスが格納されるチヤネ
ルアドレス格納手段とチヤネル制御手段のハード
ウエア部分に付与されたアドレスが格納されるチ
ヤネル制御アドレス格納手段とこれらのアドレス
格納手段を切替える切替手段を具備してハードウ
エア状態情報採取を指示するハードウエア状態情
報採取信号発生手段と、データ処理システムを構
成する各部のハードウエア状態情報を格納するハ
ードウエア情報格納手段を上記サービスプロセツ
サに設け、上記ハードウエアの動作状態を検出す
べくハードウエアにそれぞれ対応してアドレスを
付与し、これらのアドレス情報を上記サービスプ
ロセツサによりアクセス可能に構成し、上記ハー
ドウエア状態情報採取信号発生手段からのハード
ウエア状態情報採取信号が発生されたとき上記サ
ービスプロセツサは上記アドレスを順次読出して
このアドレスに対応したハードウエアの全ハード
ウエア状態情報を上記サービスプロセツサに設け
たハードウエア情報格納手段に格納し、上記サー
ビスプロセツサにてハードウエア情報格納手段に
格納された情報の解析を行うようにしたことを特
徴とする。
以下本発明の一実施例を第1図乃至第4図にも
とづき説明する。第1図は本発明の概略図、第2
図はデイスプレイの概略図、第3図は本発明の動
作状態を説明するフローチヤート、第4図は本発
明の一実施例構成図である。
とづき説明する。第1図は本発明の概略図、第2
図はデイスプレイの概略図、第3図は本発明の動
作状態を説明するフローチヤート、第4図は本発
明の一実施例構成図である。
図中、1は主プロセツサ、2はチヤネルコント
ローラ(以下CHCという)、3,4はチヤネル
(以下CHという)、5はサービスプロセツサ(以
下SVPという)、6はキイボード、7はデイスプ
レイ、8はSVPデイスク、9はライトペン、10
はSVPメモリ領域およびハードウエア領域部、1
1は主プロセツサ・スキヤンアウト・アドレステ
ーブル、12はCHCセンステーブル、13は機
番0のCH用のセンステーブル、14は機番Nの
CH用のセンステーブル、15はSVPメモリ、1
6は主プロセツサハードウエア群、17はアドレ
スレジスタ、18は+1カウンタ、19はアドレ
スレジスタ、20は+1カウンタ、21は切替回
路、22はスキヤンアウト・アドレスレジスタ、
23はスキヤンアウト・データレジスタ、24は
I・Oプロセツサ・アドレスレジスタ、25は
I・Oプロセツサ・データレジスタ、26は
CHCハードウエア群、27は機番0のCH用のハ
ードウエア群、28は機番NのCH用のハードウ
エア群、29はアドレスレジスタ、30は+1カ
ウンタ、31はSVPデータレジスタである。
ローラ(以下CHCという)、3,4はチヤネル
(以下CHという)、5はサービスプロセツサ(以
下SVPという)、6はキイボード、7はデイスプ
レイ、8はSVPデイスク、9はライトペン、10
はSVPメモリ領域およびハードウエア領域部、1
1は主プロセツサ・スキヤンアウト・アドレステ
ーブル、12はCHCセンステーブル、13は機
番0のCH用のセンステーブル、14は機番Nの
CH用のセンステーブル、15はSVPメモリ、1
6は主プロセツサハードウエア群、17はアドレ
スレジスタ、18は+1カウンタ、19はアドレ
スレジスタ、20は+1カウンタ、21は切替回
路、22はスキヤンアウト・アドレスレジスタ、
23はスキヤンアウト・データレジスタ、24は
I・Oプロセツサ・アドレスレジスタ、25は
I・Oプロセツサ・データレジスタ、26は
CHCハードウエア群、27は機番0のCH用のハ
ードウエア群、28は機番NのCH用のハードウ
エア群、29はアドレスレジスタ、30は+1カ
ウンタ、31はSVPデータレジスタである。
SVP5はデータ処理システムを構成している各
部の動作状態を監視する機能を有するものであ
る。そして、第1図に示す如く、主プロセツサ1
に対しては対応的に監視するものであるが、
CHC2、CH3、CH4等はこれらをリンク状に
接続した状態としても監視している。
部の動作状態を監視する機能を有するものであ
る。そして、第1図に示す如く、主プロセツサ1
に対しては対応的に監視するものであるが、
CHC2、CH3、CH4等はこれらをリンク状に
接続した状態としても監視している。
デイスプレイ7はOSとオペレータの交信を行
なうものであつて、その機能の1つにハードダン
プ要求事項がある。このハードダンプ要求とは、
データ処理システムに障害が発生したことをオペ
レータが知つたとき、そのハードウエア情報を
SVPデイスクに転送要求することである。この場
合、第2図ロに示す如く、デイスプレイ7の表示
面の一部分にハードダンプ領域があり、これをラ
イトペン9でタツチすることにより、後述するよ
うに、各ハードウエア情報が自動的にSVPデイス
ク8に採取されるものである。
なうものであつて、その機能の1つにハードダン
プ要求事項がある。このハードダンプ要求とは、
データ処理システムに障害が発生したことをオペ
レータが知つたとき、そのハードウエア情報を
SVPデイスクに転送要求することである。この場
合、第2図ロに示す如く、デイスプレイ7の表示
面の一部分にハードダンプ領域があり、これをラ
イトペン9でタツチすることにより、後述するよ
うに、各ハードウエア情報が自動的にSVPデイス
ク8に採取されるものである。
SVPメモリ領域およびハードウエア領域部10
は、SVPのメモリ領域のハードウエア群とそれ以
外のSVPのハードウエア群にそれぞれアドレスを
連続的に割当てたものであつて、アドレスレジス
タ17にセツトされたアドレスに応じてそのハー
ドウエア情報をSVPデータレジスタ31に出力す
るものである。
は、SVPのメモリ領域のハードウエア群とそれ以
外のSVPのハードウエア群にそれぞれアドレスを
連続的に割当てたものであつて、アドレスレジス
タ17にセツトされたアドレスに応じてそのハー
ドウエア情報をSVPデータレジスタ31に出力す
るものである。
主プロセツサ・スキヤンアウト・アドレステー
ブル11は、主プロセツサ1の各ハードウエア部
分に付与されたアドレスが格納されている部分で
ある。主プロセツサ1の主要なハードウエア部分
(例えばレジスタやラツチ等)にはあらかじめア
ドレスが連続的に付与されており、主プロセツサ
1の動作状態を診断する場合、このアドレスの付
与されたハードウエア部分がどのような動作状態
にあるのか逐次調査するものである。
ブル11は、主プロセツサ1の各ハードウエア部
分に付与されたアドレスが格納されている部分で
ある。主プロセツサ1の主要なハードウエア部分
(例えばレジスタやラツチ等)にはあらかじめア
ドレスが連続的に付与されており、主プロセツサ
1の動作状態を診断する場合、このアドレスの付
与されたハードウエア部分がどのような動作状態
にあるのか逐次調査するものである。
主プロセツサハードウエア群16は、主プロセ
ツサ1の動作状態を診断する場合に、その動作状
態を調査する必要性のあるハードウエア群のこと
であつて、各ハードウエアにはそれぞれアドレス
が付与されているものである。
ツサ1の動作状態を診断する場合に、その動作状
態を調査する必要性のあるハードウエア群のこと
であつて、各ハードウエアにはそれぞれアドレス
が付与されているものである。
CHCセンステーブル12は、CHC2の各ハー
ドウエア部分に付与されたアドレスが格納されて
いる部分である。CHC2はその動作状態を診断
するために必要なハードウエアにアドレスが連続
的に付与されている。
ドウエア部分に付与されたアドレスが格納されて
いる部分である。CHC2はその動作状態を診断
するために必要なハードウエアにアドレスが連続
的に付与されている。
機番0のCH用のセンステーブル13は、機番
0のCH3の各ハードウエア部分に付与されたア
ドレスが格納されている部分である。CH3には
その動作状態を診断するために必要なハードウエ
アにアドレスが連続的に付与されている。同様に
機番NのCH用のセンステーブル14は、機番N
のCH4の各ハードウエア部分に付与されたアド
レスが格納されている部分である。
0のCH3の各ハードウエア部分に付与されたア
ドレスが格納されている部分である。CH3には
その動作状態を診断するために必要なハードウエ
アにアドレスが連続的に付与されている。同様に
機番NのCH用のセンステーブル14は、機番N
のCH4の各ハードウエア部分に付与されたアド
レスが格納されている部分である。
CHCハードウエア群26は、上述の如くCHC
2の動作状態を診断する場合にその動作状態を調
査する必要性のあるハードウエア群のことであ
る。機番0のCH用のハードウエア群27は、上
記の如く、機番0のCHの動作状態を診断する場
合、その動作状態を調査する必要性のあるハード
ウエア群のことである。同様に、機番NのCH用
のハードウエア群28は、機番NのCHの動作状
態を診断する場合、その特作状態を調査する必要
のあるハードウエア群のことである。
2の動作状態を診断する場合にその動作状態を調
査する必要性のあるハードウエア群のことであ
る。機番0のCH用のハードウエア群27は、上
記の如く、機番0のCHの動作状態を診断する場
合、その動作状態を調査する必要性のあるハード
ウエア群のことである。同様に、機番NのCH用
のハードウエア群28は、機番NのCHの動作状
態を診断する場合、その特作状態を調査する必要
のあるハードウエア群のことである。
いま、データ処理システムの動作状態が正常で
ないとオペレータが判断した場合に、オペレータ
はライトペン9によりデイスプレイ7のハードダ
ンプエリアをタツチする。この場合、操作の確実
性を高めるために2回タツチするように構成する
こともできる。このようにしてハードダンプエリ
アがライトペン9によりタツチされたとき、第3
図に示す如く、SVPに対し割込み信号が発生し、
ゲートが開放される。これによりデイスプレイ7
から発生された、上記タツチされた領域のアドレ
スがデータエントリレジスタにセツトされ、あら
かじめ比較器に対して伝達されているハードダン
プアドレスと比較される。この結果両アドレスが
一致して、ハードダンプ領域がタツチされたこと
を確認された後、()SVPメモリ領域および
SVPハードウエア領域のデータ採取およびデイス
クへ格納、()主プロセツサハードウエア領域
のデータ採取およびデイスクへ格納、()CHC
ハードウエア領域のデータ採取およびデイスクへ
格納、()各CHハードウエア領域のデータ採取
およびデイスクへの格納が順次遂行されることに
なる。以下上記()乃至()について詳述す
る。
ないとオペレータが判断した場合に、オペレータ
はライトペン9によりデイスプレイ7のハードダ
ンプエリアをタツチする。この場合、操作の確実
性を高めるために2回タツチするように構成する
こともできる。このようにしてハードダンプエリ
アがライトペン9によりタツチされたとき、第3
図に示す如く、SVPに対し割込み信号が発生し、
ゲートが開放される。これによりデイスプレイ7
から発生された、上記タツチされた領域のアドレ
スがデータエントリレジスタにセツトされ、あら
かじめ比較器に対して伝達されているハードダン
プアドレスと比較される。この結果両アドレスが
一致して、ハードダンプ領域がタツチされたこと
を確認された後、()SVPメモリ領域および
SVPハードウエア領域のデータ採取およびデイス
クへ格納、()主プロセツサハードウエア領域
のデータ採取およびデイスクへ格納、()CHC
ハードウエア領域のデータ採取およびデイスクへ
格納、()各CHハードウエア領域のデータ採取
およびデイスクへの格納が順次遂行されることに
なる。以下上記()乃至()について詳述す
る。
() 上記の如く、第3図について説明した両ア
ドレスが一致したことにより、マイクロプログ
ラムは、第4図のアドレスレジスタ17に、
SVPメモリ領域のハードウエア群とそれ以外の
SVPのハードウエア群に連続的に割当てたアド
レスの先頭アドレスをセツトする。これに応じ
てその先等アドレスにより指示されたSVPのハ
ードウエアの状態が読出され、SVPデータレジ
スタ31にセツトされる。この出力データは、
次いでマイクロプログラムによりアドレスレジ
スタ29にセツトされたアドレスにしたがつて
SVPメモリに格納される。このとき、アドレス
レジスタ17にはマイクロプログラムの指示に
より+1カウンタ18によつて+1されたアド
レスがセツトされ、これにもとづき次のアドレ
スのハードウエアの状態がSVPデータレジスタ
31にセツトされている。そして今度はこの内
容がSVPメモリ15の次のアドレスにセツトさ
れることになる。このようにしてSVPメモリ領
域およびハードウエア領域部10の情報がある
量だけSVPメモリ15に格納された後に、この
SVPメモリ15の内容がSVPデイスク8に転送
される。その後SVPメモリ15には再び上記の
如くして引続きSVPメモリ領域およびハードウ
エア領域部10の情報が順次格納され、これか
らまたSVPデイスク8に転送される。そしてこ
のようなことが繰返され、SVPメモリ領域およ
びハードウエア領域部10の必要とする全情報
がSVPデイスク8に格納されることになる。
ドレスが一致したことにより、マイクロプログ
ラムは、第4図のアドレスレジスタ17に、
SVPメモリ領域のハードウエア群とそれ以外の
SVPのハードウエア群に連続的に割当てたアド
レスの先頭アドレスをセツトする。これに応じ
てその先等アドレスにより指示されたSVPのハ
ードウエアの状態が読出され、SVPデータレジ
スタ31にセツトされる。この出力データは、
次いでマイクロプログラムによりアドレスレジ
スタ29にセツトされたアドレスにしたがつて
SVPメモリに格納される。このとき、アドレス
レジスタ17にはマイクロプログラムの指示に
より+1カウンタ18によつて+1されたアド
レスがセツトされ、これにもとづき次のアドレ
スのハードウエアの状態がSVPデータレジスタ
31にセツトされている。そして今度はこの内
容がSVPメモリ15の次のアドレスにセツトさ
れることになる。このようにしてSVPメモリ領
域およびハードウエア領域部10の情報がある
量だけSVPメモリ15に格納された後に、この
SVPメモリ15の内容がSVPデイスク8に転送
される。その後SVPメモリ15には再び上記の
如くして引続きSVPメモリ領域およびハードウ
エア領域部10の情報が順次格納され、これか
らまたSVPデイスク8に転送される。そしてこ
のようなことが繰返され、SVPメモリ領域およ
びハードウエア領域部10の必要とする全情報
がSVPデイスク8に格納されることになる。
() 上記()が遂行されたあとで、切替回路
21はアドレスレジスタ19の出力を主プロセ
ツサ・スキヤンアウト・アドレステーブル11
側に伝達するように制御される。そしてアドレ
スレジスタ19には、マイクロプログラムによ
り該主プロセツサ・スキヤンアウト・アドレス
テーブル11の先頭アドレスがセツトされる。
これにより主プロセツサ・スキヤンアウト・ア
ドレステーブル11の先頭アドレスに格納され
ているアドレスデータがスキヤンアウト・アド
レスレジスタ22にセツトされる。そしてこの
スキヤンアウト・アドレスレジスタ22にセツ
トされたアドレスの、主プロセツサハードウエ
ア状態が読出され、スキヤンアウト・データレ
ジスタ23にセツトされる。そしてこれがSVP
メモリ15に格納される。スキヤンアウト・ア
ドレスレジスタ22にセツトされたアドレスに
もとづき主プロセツサハードウエア状態が読出
されているとき、アドレスレジスタ19にはマ
イクロプログラムの指示により+1カウンタ2
0により+1されたアドレスがセツトされ、主
プロセツサ・スキヤンアウト・アドレステーブ
ル11の次のアドレスに格納されたアドレスデ
ータを読出し、これに応じて主プロセツサハー
ドウエア状態が読出され、スキヤンアウト・デ
ータレジスタ23を経由してSVPメモリ15に
格納される。このSVPメモリ15に格納された
情報は、上記()と同様にしてSVPデイスク
8に転送される。このようにして主プロセツサ
ハードウエア群16の全情報がSVPデイスク8
に格納される。
21はアドレスレジスタ19の出力を主プロセ
ツサ・スキヤンアウト・アドレステーブル11
側に伝達するように制御される。そしてアドレ
スレジスタ19には、マイクロプログラムによ
り該主プロセツサ・スキヤンアウト・アドレス
テーブル11の先頭アドレスがセツトされる。
これにより主プロセツサ・スキヤンアウト・ア
ドレステーブル11の先頭アドレスに格納され
ているアドレスデータがスキヤンアウト・アド
レスレジスタ22にセツトされる。そしてこの
スキヤンアウト・アドレスレジスタ22にセツ
トされたアドレスの、主プロセツサハードウエ
ア状態が読出され、スキヤンアウト・データレ
ジスタ23にセツトされる。そしてこれがSVP
メモリ15に格納される。スキヤンアウト・ア
ドレスレジスタ22にセツトされたアドレスに
もとづき主プロセツサハードウエア状態が読出
されているとき、アドレスレジスタ19にはマ
イクロプログラムの指示により+1カウンタ2
0により+1されたアドレスがセツトされ、主
プロセツサ・スキヤンアウト・アドレステーブ
ル11の次のアドレスに格納されたアドレスデ
ータを読出し、これに応じて主プロセツサハー
ドウエア状態が読出され、スキヤンアウト・デ
ータレジスタ23を経由してSVPメモリ15に
格納される。このSVPメモリ15に格納された
情報は、上記()と同様にしてSVPデイスク
8に転送される。このようにして主プロセツサ
ハードウエア群16の全情報がSVPデイスク8
に格納される。
() 上記()の遂行後、切替回路21はアド
レスレジスタ19の出力をCHCセンステーブ
ル12側に伝達するように制御される。そして
アドレスレジスタ19にはマイクロプログラム
によりCHCセンステーブル12の先頭アドレ
スがセツトされる。これによりCHCセンステ
ーブル12の先頭アドレスに格納されているア
ドレスデータがI・Oプロセツサ・アドレスレ
ジスタ24にセツトされる。このアドレスデー
タは、例えば区分AによりCHCハードウエア
群26、機番0のCH用のハードウエア群2
7、機番NのCH用のハードウエア群28等の
いずれか1つを選択し、区分Bにより上記ハー
ドウエア群26乃至28における内部アドレス
を示すものである。したがつて上記アドレスレ
ジスタ19にCHCセンステーブル12の先頭
アドレスがセツトされ、これにもとづきアドレ
スデータがI・Oプロセツサ・アドレスレジス
タ24にセツトされたとき、区分Aにセツトさ
れたデータによりCHCハードウエア群26が
選択され、区分Bにセツトされたデータにより
CHCハードウエア群26のうちの特定のハー
ドウエアの状態が読出されてI・Oプロセツ
サ・データレジスタ25にセツトされる。そし
て上記()の場合と同様にしてSVPメモリ1
5に格納される。I・Oプロセツサ・アドレス
レジスタ24にセツトされたアドレスデータに
よりCHCハードウエア群26の状態が読出さ
れているとき、アドレスレジスタ19にはマイ
クロプログラムの指示により+1カウンタ20
により+1されたアドレスがセツトされ、
CHCセンステーブル12の次のアドレスに格
納されたアドレスデータを読出し、これに応じ
てCHCハードウエア群26の状態が順次読出
されることになる。そしてこのようにして読出
された状態が、上記()、()の場合と同様
にしてSVPデイスク8に格納される。
レスレジスタ19の出力をCHCセンステーブ
ル12側に伝達するように制御される。そして
アドレスレジスタ19にはマイクロプログラム
によりCHCセンステーブル12の先頭アドレ
スがセツトされる。これによりCHCセンステ
ーブル12の先頭アドレスに格納されているア
ドレスデータがI・Oプロセツサ・アドレスレ
ジスタ24にセツトされる。このアドレスデー
タは、例えば区分AによりCHCハードウエア
群26、機番0のCH用のハードウエア群2
7、機番NのCH用のハードウエア群28等の
いずれか1つを選択し、区分Bにより上記ハー
ドウエア群26乃至28における内部アドレス
を示すものである。したがつて上記アドレスレ
ジスタ19にCHCセンステーブル12の先頭
アドレスがセツトされ、これにもとづきアドレ
スデータがI・Oプロセツサ・アドレスレジス
タ24にセツトされたとき、区分Aにセツトさ
れたデータによりCHCハードウエア群26が
選択され、区分Bにセツトされたデータにより
CHCハードウエア群26のうちの特定のハー
ドウエアの状態が読出されてI・Oプロセツ
サ・データレジスタ25にセツトされる。そし
て上記()の場合と同様にしてSVPメモリ1
5に格納される。I・Oプロセツサ・アドレス
レジスタ24にセツトされたアドレスデータに
よりCHCハードウエア群26の状態が読出さ
れているとき、アドレスレジスタ19にはマイ
クロプログラムの指示により+1カウンタ20
により+1されたアドレスがセツトされ、
CHCセンステーブル12の次のアドレスに格
納されたアドレスデータを読出し、これに応じ
てCHCハードウエア群26の状態が順次読出
されることになる。そしてこのようにして読出
された状態が、上記()、()の場合と同様
にしてSVPデイスク8に格納される。
() 上記()の遂行後、切替回路21はアド
レスレジスタ19の出力を機番0のCH用のセ
ンステーブル13側に伝達するように制御され
る。そしてアドレスレジスタ19にはマイクロ
プログラムにより機番0のCH用のセンステー
ブル13の先頭アドレスがセツトされる。これ
によりCH3用のセンステーブル13の先頭ア
ドレスに格納されていたアドレスデータがI・
Oプロセツサ・アドレスレジスタ24にセツト
され、その区分Aにセツトされたデータにより
CH3用のハードウエア群27が選択され、区
分Bにセツトされたデータにより該CH3用の
ハードウエア群27の特定のハードウエアの状
態が読出され、I・Oプロセツサ・データレジ
スタ25にセツトされる。このようにして上記
()の場合と同様にしてCH3用のハードウエ
ア群27の状態が全部SVPデイスク8に格納さ
れる。このようなことが各チヤネルのハードウ
エア群について遂行され、CH4用のハードウ
エア群28に関する情報がSVPデイスク8に格
納されたときにこのデータ転送処理が完了す
る。
レスレジスタ19の出力を機番0のCH用のセ
ンステーブル13側に伝達するように制御され
る。そしてアドレスレジスタ19にはマイクロ
プログラムにより機番0のCH用のセンステー
ブル13の先頭アドレスがセツトされる。これ
によりCH3用のセンステーブル13の先頭ア
ドレスに格納されていたアドレスデータがI・
Oプロセツサ・アドレスレジスタ24にセツト
され、その区分Aにセツトされたデータにより
CH3用のハードウエア群27が選択され、区
分Bにセツトされたデータにより該CH3用の
ハードウエア群27の特定のハードウエアの状
態が読出され、I・Oプロセツサ・データレジ
スタ25にセツトされる。このようにして上記
()の場合と同様にしてCH3用のハードウエ
ア群27の状態が全部SVPデイスク8に格納さ
れる。このようなことが各チヤネルのハードウ
エア群について遂行され、CH4用のハードウ
エア群28に関する情報がSVPデイスク8に格
納されたときにこのデータ転送処理が完了す
る。
このようにしてSVPデイスク8に格納され
た、障害時のデータを分析することにより、デ
ータ処理システムにおける故障診断を正確に行
なうことができる。
た、障害時のデータを分析することにより、デ
ータ処理システムにおける故障診断を正確に行
なうことができる。
本発明によれば、障害時における採取情報は、
部分的な情報ではなく全装置について必要と認め
られるハードウエア状態情報であり、しかもこれ
が極めて簡単に自動的に採取されるように構成さ
れているので、システムの診断を常に正確に行な
うことができる。しかもこれらの状態情報はサー
ビスプロセツサのハードウエア情報格納手段に格
納するので、障害の解析に際し主プロセツサの主
記憶装置を占有することがなく、主プロセツサ側
に悪影響を与えることはない。
部分的な情報ではなく全装置について必要と認め
られるハードウエア状態情報であり、しかもこれ
が極めて簡単に自動的に採取されるように構成さ
れているので、システムの診断を常に正確に行な
うことができる。しかもこれらの状態情報はサー
ビスプロセツサのハードウエア情報格納手段に格
納するので、障害の解析に際し主プロセツサの主
記憶装置を占有することがなく、主プロセツサ側
に悪影響を与えることはない。
ログアウト対象としてはエラー発生装置に限ら
ず全ての装置を対象としているので、エラー事象
をシステム全体の動きから把握することが可能
で、エラーの真の原因をつかむ上で非常に有利で
ある。
ず全ての装置を対象としているので、エラー事象
をシステム全体の動きから把握することが可能
で、エラーの真の原因をつかむ上で非常に有利で
ある。
さらに障害の発生時だけでなくともサービスプ
ロセツサは解析を行うことができるので、明らか
なエラーは発生していないがシステムの動きがお
かしい場合でも有効である。
ロセツサは解析を行うことができるので、明らか
なエラーは発生していないがシステムの動きがお
かしい場合でも有効である。
なお、上記の説明では、ライトペンを使用して
ハードウエアの動作状態情報採取をスタートさせ
る例について記載したが、例えばキイボードに設
けた特定キイにもとづき上記情報採取をスタート
させてもよい。また、各テーブルはSVPメモリ上
に設けることができ、この場合、アドレスレジス
タ19,29および+1カウンタ20,30の各
一方を省略することができる。
ハードウエアの動作状態情報採取をスタートさせ
る例について記載したが、例えばキイボードに設
けた特定キイにもとづき上記情報採取をスタート
させてもよい。また、各テーブルはSVPメモリ上
に設けることができ、この場合、アドレスレジス
タ19,29および+1カウンタ20,30の各
一方を省略することができる。
第1図は本発明の概略図、第2図はデイスプレ
イの概略図、第3図は本発明の動作状態を説明す
るフローチヤート、第4図は本発明の一実施例構
成図である。 図中、1は主プロセツサ、2はチヤネルコント
ローラ(CHC)、3,4はチヤネル(CH)、5は
サービスプロセツサ(SVP)、6はキイボード、
7はデイスプレイ、8はSVPデイスク、9はライ
トペン、10はSVPメモリ領域およびハードウエ
ア領域部、11は主プロセツサ・スキヤンアウ
ト・アドレステーブル、12はCHCセンステー
ブル、13は機番0のCH用のセンステーブル、
14は機番NのCH用のセンステーブル、15は
SVPメモリ、16は主プロセツサハードウエア
群、17はアドレスレジスタ、18は+1カウン
タ、19はアドレスレジスタ、20は+1カウン
タ、21は切替回路、22はスキヤンアウト・ア
ドレスレジスタ、23はスキヤンアウト・データ
レジスタ、24はI・Oプロセツサ・アドレスレ
ジスタ、25はI・Oプロセツサ・データレジス
タ、26はCHCハードウエア群、27は機番0
のCH用のハードウエア群、28は機番NのCH用
のハードウエア群、29はアドレスレジスタ、3
0は+1カウンタ、31はSVPデータレジスタを
それぞれ示す。
イの概略図、第3図は本発明の動作状態を説明す
るフローチヤート、第4図は本発明の一実施例構
成図である。 図中、1は主プロセツサ、2はチヤネルコント
ローラ(CHC)、3,4はチヤネル(CH)、5は
サービスプロセツサ(SVP)、6はキイボード、
7はデイスプレイ、8はSVPデイスク、9はライ
トペン、10はSVPメモリ領域およびハードウエ
ア領域部、11は主プロセツサ・スキヤンアウ
ト・アドレステーブル、12はCHCセンステー
ブル、13は機番0のCH用のセンステーブル、
14は機番NのCH用のセンステーブル、15は
SVPメモリ、16は主プロセツサハードウエア
群、17はアドレスレジスタ、18は+1カウン
タ、19はアドレスレジスタ、20は+1カウン
タ、21は切替回路、22はスキヤンアウト・ア
ドレスレジスタ、23はスキヤンアウト・データ
レジスタ、24はI・Oプロセツサ・アドレスレ
ジスタ、25はI・Oプロセツサ・データレジス
タ、26はCHCハードウエア群、27は機番0
のCH用のハードウエア群、28は機番NのCH用
のハードウエア群、29はアドレスレジスタ、3
0は+1カウンタ、31はSVPデータレジスタを
それぞれ示す。
Claims (1)
- 1 主プロセツサとチヤネルと該チヤネルを制御
するチヤネル制御手段とサービスプロセツサを具
備するデータ処理システムにおいて、主プロセツ
サのハードウエア部分に付与されたアドレスが格
納されるCPUアドレス格納手段とチヤネルのハ
ードウエア部分に付与されたアドレスが格納され
るチヤネルアドレス格納手段とチヤネル制御手段
のハードウエア部分に付与されたアドレスが格納
されるチヤネル制御アドレス格納手段とこらのア
ドレス格納手段を切替える切替手段を具備してハ
ードウエア状態情報採取を指示するハードウエア
状態情報採取信号発生手段と、データ処理システ
ムを構成する各部のハードウエア状態情報を格納
するハードウエア情報格納手段を上記サービスプ
ロセツサに設け、上記ハードウエアの動作状態を
検出すべくハードウエアにそれぞれ対応してアド
レスを付与し、これらのアドレス情報を上記サー
ビスプロセツサによりアクセス可能に構成し、上
記ハードウエア状態情報採取信号発生手段からハ
ードウエア状態情報採取信号が発生されたとき上
記サービスプロセツサは上記アドレスを順次読出
してこのアドレスに対応したハードウエアの全ハ
ードウエア状態情報を上記サービスプロセツサに
設けたハードウエア情報格納手段に格納し、上記
サービスプロセツサにてハードウエア情報格納手
段に格納された情報の解析を行うようにしたこと
を特徴とする障害時データ転送方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1132680A JPS56110121A (en) | 1980-02-01 | 1980-02-01 | Data transfer system at faulty time |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1132680A JPS56110121A (en) | 1980-02-01 | 1980-02-01 | Data transfer system at faulty time |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56110121A JPS56110121A (en) | 1981-09-01 |
JPS6125174B2 true JPS6125174B2 (ja) | 1986-06-14 |
Family
ID=11774895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1132680A Granted JPS56110121A (en) | 1980-02-01 | 1980-02-01 | Data transfer system at faulty time |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS56110121A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6387057U (ja) * | 1986-11-26 | 1988-06-07 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59106061A (ja) * | 1982-12-09 | 1984-06-19 | Fujitsu Ltd | 障害情報の収集方式 |
-
1980
- 1980-02-01 JP JP1132680A patent/JPS56110121A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6387057U (ja) * | 1986-11-26 | 1988-06-07 |
Also Published As
Publication number | Publication date |
---|---|
JPS56110121A (en) | 1981-09-01 |
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