JPS60222778A - ロジツクアナライザ - Google Patents
ロジツクアナライザInfo
- Publication number
- JPS60222778A JPS60222778A JP59079561A JP7956184A JPS60222778A JP S60222778 A JPS60222778 A JP S60222778A JP 59079561 A JP59079561 A JP 59079561A JP 7956184 A JP7956184 A JP 7956184A JP S60222778 A JPS60222778 A JP S60222778A
- Authority
- JP
- Japan
- Prior art keywords
- data
- microcomputer
- probe
- memory
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/25—Testing of logic operation, e.g. by logic analysers
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の属する分野］
本発明は、ロジックアナライザに関し、詳しくは、多チ
ャンネル化に好適なロジックアナライザに関する。
ャンネル化に好適なロジックアナライザに関する。
［従来技術］
従来より、ロジックアナライザは、信号検出プローブ、
サンプリング回路、データメモリ、ディスプレイ、入力
キーボードおよびシステムを制御するＣＰＵユニットと
、これら総べてを同時に備えて構成されていた。
サンプリング回路、データメモリ、ディスプレイ、入力
キーボードおよびシステムを制御するＣＰＵユニットと
、これら総べてを同時に備えて構成されていた。
このため、各個体は１台で１システムとして構成され、
大型で高価であるというのが建前となっている。また、
同時にサンプリングしたい点数を増やすためには、複数
台使用する以外に方法はなく、大掛かりな設備となり、
高価にもなる。このため多チャンネル化 ものが切望されている− ［発明の目的］ 本発明の目的は、この様な点に鑑み、従来のロジックア
ナライザを複数１台並べた時に共用できる部分をマイク
ロコンピュータに置換し、共用部分の除かれたその各個
体を、マイクロコンピュータによって複数台並列に処理
し得るようにしたロジックアナライザを実現しようとブ
るものである。
大型で高価であるというのが建前となっている。また、
同時にサンプリングしたい点数を増やすためには、複数
台使用する以外に方法はなく、大掛かりな設備となり、
高価にもなる。このため多チャンネル化 ものが切望されている− ［発明の目的］ 本発明の目的は、この様な点に鑑み、従来のロジックア
ナライザを複数１台並べた時に共用できる部分をマイク
ロコンピュータに置換し、共用部分の除かれたその各個
体を、マイクロコンピュータによって複数台並列に処理
し得るようにしたロジックアナライザを実現しようとブ
るものである。
［発明の概要］ 。
この様な目的を達成するために本発明では、ターゲット
にお（）るロジック回路からのロジック・データを適宜
定められたタイミングでサンプリングし、一時的にその
データを蓄えておくことのできるプｂ−ブ部分を複数個
備え、 前記プローブ部分を制御するための一コマンドを発生ず
ると共にプローブ部分からデータを得て前記ターゲット
の動作解析のためのデータ処理を行い得るマイクロコン
ピュータと、 前記多数のプローブ部分と前記マイクロコンピュータと
の間に接続されたデータ転送用のコントロール・バスと
、 前記多数のプローブ部分の間に接続されたデータ転送用
の専用パス を具備し、前記少数個のプロー１部分が前記マイクロコ
ンピュータにより制御され、ターゲットの動作−解析が
行われるように構成されｌこことを特徴とするものであ
る。
にお（）るロジック回路からのロジック・データを適宜
定められたタイミングでサンプリングし、一時的にその
データを蓄えておくことのできるプｂ−ブ部分を複数個
備え、 前記プローブ部分を制御するための一コマンドを発生ず
ると共にプローブ部分からデータを得て前記ターゲット
の動作解析のためのデータ処理を行い得るマイクロコン
ピュータと、 前記多数のプローブ部分と前記マイクロコンピュータと
の間に接続されたデータ転送用のコントロール・バスと
、 前記多数のプローブ部分の間に接続されたデータ転送用
の専用パス を具備し、前記少数個のプロー１部分が前記マイクロコ
ンピュータにより制御され、ターゲットの動作−解析が
行われるように構成されｌこことを特徴とするものであ
る。
［実施例］
以下図面を用いて本発明を詳しく説萌する。第１図は本
発明に係るロジックアナライザの一実施例を示す略示的
構成図である。図において、１はユーザー・ターゲット
・システム、２．〜２ｎはプローブ部分、６はマイクロ
コンピュータ、７はキーボード、８は外部メモリ、９は
Ｃ’ＲＴディスプレイである。
発明に係るロジックアナライザの一実施例を示す略示的
構成図である。図において、１はユーザー・ターゲット
・システム、２．〜２ｎはプローブ部分、６はマイクロ
コンピュータ、７はキーボード、８は外部メモリ、９は
Ｃ’ＲＴディスプレイである。
各プローブ部分はそれぞれケーブル３＋”３ｎ（各ケー
ブルは例えばｍピットで構成される）を介してユーナー
・ターゲット・システム１内の各部のロジックデータを
抽出することができる。この各プローブ部分は専用バス
４により相互に接続され、その内の任意の１台が（図で
は２Ｉが）システムコントロール・バス５を介してマイ
クロコンピュータ６に接続されている。
ブルは例えばｍピットで構成される）を介してユーナー
・ターゲット・システム１内の各部のロジックデータを
抽出することができる。この各プローブ部分は専用バス
４により相互に接続され、その内の任意の１台が（図で
は２Ｉが）システムコントロール・バス５を介してマイ
クロコンピュータ６に接続されている。
マイクロコンピュータ６は、全システムを操作するため
の情報を入力するための入力キーボード７、必要なソフ
トウェアを入力し、またデータを収納するための外部メ
モリ８、データを表示するためのディスプレイ９とそれ
ぞれ接続され得るようになっている。
の情報を入力するための入力キーボード７、必要なソフ
トウェアを入力し、またデータを収納するための外部メ
モリ８、データを表示するためのディスプレイ９とそれ
ぞれ接続され得るようになっている。
プローブ部分２１〜２ｎはそれぞれ同一構成であり、第
２図に１組のプローブ部分の構成を示す、第２図におい
て、２１は入力バッファ、２２はグリッチ検出回路、２
３はデータラッチ回路、２４はグリッチメモリ、２５は
データメモリ、２６はトリガ検出回路、２７はサンプル
・クロック・コントローラ、２８はトリガ・アーミング
回路、２９はメモリ・アドレス・カウンタ、３０はディ
レィ・カウンタ、３１は１〜リガ・バス・カウンタ、３
２は通信インターフェースである。
２図に１組のプローブ部分の構成を示す、第２図におい
て、２１は入力バッファ、２２はグリッチ検出回路、２
３はデータラッチ回路、２４はグリッチメモリ、２５は
データメモリ、２６はトリガ検出回路、２７はサンプル
・クロック・コントローラ、２８はトリガ・アーミング
回路、２９はメモリ・アドレス・カウンタ、３０はディ
レィ・カウンタ、３１は１〜リガ・バス・カウンタ、３
２は通信インターフェースである。
ターゲット・システム１から抽出されたｍビットのロジ
ックデータ信号は、バッファ２１を経由して、グリッチ
検出回路２２とデータラッチ回路２３に導かれる。
ックデータ信号は、バッファ２１を経由して、グリッチ
検出回路２２とデータラッチ回路２３に導かれる。
グリッチ検出回路２２では入力データ中のグリッチ（ｇ
ｌｉｔｃｈ）を検出しサンプリングするくマイクロコン
ピュータ側での動作解析においてノイズ解析モードの蒔
にこのデータが使用される）。データ・ラッチ回路２３
はサンプルクロック・コントローラ２７から与えられた
り°ンブリング・クロックにて、入力データをラッチづ
゛る。サンプリングされたデータは同時にメモリ・アド
レス・カウンタ２９によってアドレスを指定されるデー
タメモリ２５へ取り込まれ、設定されたトリガが成立す
る毎に（アドレスデータが設定値に一致する時点毎に）
トリガ・バス・カウンタ３１へ１〜リガ信号を送る。
ｌｉｔｃｈ）を検出しサンプリングするくマイクロコン
ピュータ側での動作解析においてノイズ解析モードの蒔
にこのデータが使用される）。データ・ラッチ回路２３
はサンプルクロック・コントローラ２７から与えられた
り°ンブリング・クロックにて、入力データをラッチづ
゛る。サンプリングされたデータは同時にメモリ・アド
レス・カウンタ２９によってアドレスを指定されるデー
タメモリ２５へ取り込まれ、設定されたトリガが成立す
る毎に（アドレスデータが設定値に一致する時点毎に）
トリガ・バス・カウンタ３１へ１〜リガ信号を送る。
ディレィ・カウンタ３０はトリガ・バス・カウンタ３１
が終了してから、設定されたディレィ分の勺ンプリング
を行うために勺ンノル・クロック・コントロール２７を
制御する。
が終了してから、設定されたディレィ分の勺ンプリング
を行うために勺ンノル・クロック・コントロール２７を
制御する。
トリガ・アーミング回路２８は、他の信号あるいは他の
プローブ部分との相互間のシーケンシャルなトリガを行
うためにトリガ・シーケンスを制御する。
プローブ部分との相互間のシーケンシャルなトリガを行
うためにトリガ・シーケンスを制御する。
通信インターフエース３０は、他のプローブ部分との接
続のための専用バス４の変換と、サンプルデータ及び各
ブロックの制御信号をマイクロコンピュータ６と連絡す
るための信号インターフェースとして働（。
続のための専用バス４の変換と、サンプルデータ及び各
ブロックの制御信号をマイクロコンピュータ６と連絡す
るための信号インターフェースとして働（。
この様な構成のロジックアナライザの動作を次に説明す
る。
る。
まず外部メモリ８からロジック解析用のプログラムをマ
イクロコンピュータ６にロードし、動作を開始さ「る。
イクロコンピュータ６にロードし、動作を開始さ「る。
マイクロコンピュータ６がらアドレス・データと共にコ
ントロール・コマンド（トリガ条イ１、アーミング情報
等）がシステムバス５経出でプローブ部分２．のインタ
ーフェース３２に入力される。同時にこれらの情報は専
用バス４により並列接続となっている他のプローブ部分
２２〜２ｎのインターフェースにも人力される。
ントロール・コマンド（トリガ条イ１、アーミング情報
等）がシステムバス５経出でプローブ部分２．のインタ
ーフェース３２に入力される。同時にこれらの情報は専
用バス４により並列接続となっている他のプローブ部分
２２〜２ｎのインターフェースにも人力される。
並列接続の各プロ−ブ部分は予め機番が設定されており
、マイクロコンピュータ６はｉｆ＆指定により当該プロ
ーブ部分とのアクセスを行う。
、マイクロコンピュータ６はｉｆ＆指定により当該プロ
ーブ部分とのアクセスを行う。
アクセスされたプローブ部分は、サンプリング・クロッ
ク、ディレー、トリガ条件等が設定される。
ク、ディレー、トリガ条件等が設定される。
続いてその条件に基づいて作動し、ターゲット・システ
ム１からサンプリングしたｍビットの信号をグリッチメ
モリ、データメモリにそれぞれ格納する。格納されたデ
ータはインターフェース３２よりバス５経由でマイクロ
コンピュータ６に転送される。
ム１からサンプリングしたｍビットの信号をグリッチメ
モリ、データメモリにそれぞれ格納する。格納されたデ
ータはインターフェース３２よりバス５経由でマイクロ
コンピュータ６に転送される。
マイクロコンピュータ６では、このようにして得た任意
の各プローブ部分からのデータを外部メモリ８に蓄えた
後、適宜にこれを読み出し、その信号を所定の出力方式
に従ってＣＲＴディスプレイ９で表示（例えば、サンプ
リング類のロジックデータ表示、スデート表示等）する
。オペレータはこの表示を拠所としてターゲットの動作
異常等を解析することができる。
の各プローブ部分からのデータを外部メモリ８に蓄えた
後、適宜にこれを読み出し、その信号を所定の出力方式
に従ってＣＲＴディスプレイ９で表示（例えば、サンプ
リング類のロジックデータ表示、スデート表示等）する
。オペレータはこの表示を拠所としてターゲットの動作
異常等を解析することができる。
［発明の効果］
以上説明したように、本０発明によれば、プローブ部分
には最小限の機能すなわちデータを採取するまでの機能
を持たせ、安価、小型なプローブ部分を構成し、また１
台のマイクロコンピュータで複数個のプローブ部分が並
列に処理され得るようにした１こめ、ロジックアナライ
ザの多チｌｌンネル化が容易に実現できると共にこれが
安価に実現でき、実用に供してその効果は大ぎい。
には最小限の機能すなわちデータを採取するまでの機能
を持たせ、安価、小型なプローブ部分を構成し、また１
台のマイクロコンピュータで複数個のプローブ部分が並
列に処理され得るようにした１こめ、ロジックアナライ
ザの多チｌｌンネル化が容易に実現できると共にこれが
安価に実現でき、実用に供してその効果は大ぎい。
第１図は本発明に係るロジック・アナライザの一実施例
を示す略示的槙成図、第２図はブ１コープ部分の描成図
である。 １・・・ターゲット、２．〜２ｎ・・・プローブ部分、
４・・・専用バス、５・・・コントロール・バス、６ｒ
・・マイクロコンピュータ、７・・・キーボード、８・
・・外部メモリ、９・・・ＯＲ’ｒディスプレイ、２１
・・・入力バッファ、２２・・・グリッチ検出回路、２
３・・・データラッチ回路、２４・・・グリッチメモリ
、２５・・・データメモリ、２６・・・１−リガ検出回
路、２７・・・リンプル・クロック・コントローラ、２
８・・・トリガ・アーミング回路、２９・・・メモリ・
アドレス・カウンタ、３０・・・ディレィ・カウンタ、
３１・・・トリガ・バス・カウンタ、３２・・・通信イ
ンターフェース。
を示す略示的槙成図、第２図はブ１コープ部分の描成図
である。 １・・・ターゲット、２．〜２ｎ・・・プローブ部分、
４・・・専用バス、５・・・コントロール・バス、６ｒ
・・マイクロコンピュータ、７・・・キーボード、８・
・・外部メモリ、９・・・ＯＲ’ｒディスプレイ、２１
・・・入力バッファ、２２・・・グリッチ検出回路、２
３・・・データラッチ回路、２４・・・グリッチメモリ
、２５・・・データメモリ、２６・・・１−リガ検出回
路、２７・・・リンプル・クロック・コントローラ、２
８・・・トリガ・アーミング回路、２９・・・メモリ・
アドレス・カウンタ、３０・・・ディレィ・カウンタ、
３１・・・トリガ・バス・カウンタ、３２・・・通信イ
ンターフェース。
Claims (1)
- 【特許請求の範囲】 ターゲットにおけるロジック回路からのロジック・デー
タを適宜定められたタイミングでチンプリングし、一時
的にそのデータを蓄えておくことのできるプローブ部分
を複数個備え、 前記プローブ部分を制ｍａするためのコマンドを発生す
ると共にプローブ部分からデータを得て前記ターゲット
の動作解析のためのデータ処理を行い得るマイクロコン
ピュータと、 前記多数のプローブ部分の内の１つと前記マイクロコン
ピュータとの間に接続された信号転送用のコントロール
・バスと、 前記多数のプローブ部分の間に接続されたデータ転送用
の専用バス を具備し、前記複数個のプローブ部分が前記マイクロコ
ンピュータにより制御され、ターゲットの動作解析が行
われるように構成されたことを特徴とするロジックアナ
ライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079561A JPS60222778A (ja) | 1984-04-20 | 1984-04-20 | ロジツクアナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59079561A JPS60222778A (ja) | 1984-04-20 | 1984-04-20 | ロジツクアナライザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60222778A true JPS60222778A (ja) | 1985-11-07 |
Family
ID=13693419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59079561A Pending JPS60222778A (ja) | 1984-04-20 | 1984-04-20 | ロジツクアナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60222778A (ja) |
-
1984
- 1984-04-20 JP JP59079561A patent/JPS60222778A/ja active Pending
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