JPS63178719A - デイジタルリレ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は、送配電系統における地絡、短絡等の事故を
検出して事故発生系統への通電を遮断するディジタルリ
レーに関する。

〈従来の技術〉 送配電系統における地絡、短絡等の事故を検出するため
に、当初アナログ信号により動作する保護リレーが採用
されていたが、近年の系統構成の複雑化、および設備の
高度化に伴ない、高性能、高信頼度をあるものが要求さ
れてきており、この要求を満足させるために、ディジタ
ルリレーが提案されている。

第４図は従来のディジタルリレーのブロック図を示し、
同一タイミングでアナログデータをサンプリングホール
ドするサンプリングホールド回路（１０）、サンプリン
グホールドしたデータを順次選択するマルチプレクサ（
２０）、選択されたデータをディジタル化するＡ／Ｄ変
換回路（３０）、およびすンブリングホールド回路（１
０）、マルチプレクサ（２０）、Ａ／Ｄ変換回路（３０
）をコントロールするとともに、ディジタル化された信
号を処理するＣ　Ｐ　Ｕ　（４０）から構成される。

また、上記演算処理としては、例えば、入力データに基
づいて系統に異常があるか否かの判断を行なう処理、リ
レーのシーケンス処理等の多くの処理が挙げられる。

具体的に説明すれば、送配電系統からの交流信号がカレ
ントトランス等（図示しない）を介してサンプリングホ
ールド回路（１０）に入力されてあり、ＣＰ　Ｕ　（４
０）からタイミング信号がサンプリングホールド回路（
１０）に入力されると、サンプリングホールド回路（１
０）は、上記タイミングで一斉に交流信号をサンプリン
グホールドし、マルチプレクサ（２０）に供給する。次
に、ＣＰ　Ｕ　（４０）からチャンネル選択信号がマル
チプレクサ（２０）に入力されると、チャンネル選択信
号により選択されたデータをＡ／Ｄ変換回路（３０）に
順次供給する。次いで、Ａ／Ｄ変換回路（３０）により
Ａ／Ｄ変換されたデータをＣＰ　Ｕ　（４０）が取込み
、電圧、電流、位相比較等の処理を行なうものである。

〈発明が解決しようとする問題点〉 しかし、上記Ａ／Ｄ変換されたデータをＣＰＵ（４０）
が取込む場合において、ＣＰ　ＩＪ　（４０）はＡ／Ｄ
変換回路（３０）に対して制御信号を供給し、Ａ／Ｄ変
換回路（８０）からの変換終了信号を待っているので、
Ａ／Ｄ変換中にはＣＰ　Ｕ　（４０）は他の処理を行え
ないという問題点がある。

例えば、３相手行２回線（３相、零相、ＩＬ。

２Ｌ）の１２回路から取込まれる信号をサンプリングす
る場合における処理時間Ｔは、１チャンネル分のＡ／Ｄ
変換時間を３５μｓとすると、Ｔ−３５μ５Ｘ１２−４
２０μｓになる。

また、６０Ｈｚの交流信号においては、３０度サンプリ
ングが一般的に行なわれており、この場合には、第５図
のサンプリングのタイミングに示されるようにサンプリ
ング同志の間隔は１３８０μｓ毎になるから、４２０μ
ｓでＡ／Ｄ変換を行ない、残り時間（９６０μｓ）内に
電圧、電流、位相比較等の演算処理を行なわなければな
らないことになる。しかし、ＣＰＵ（４０）は上記演算
処理の他にデータ入力から系統に異常があるか否かの判
断処理、リレーのシーケンス処理等の多くの処理をも行
なうものであり、１つのＣＰ　Ｕ　（４０）で１０程度
の演算や自動点検の処理を要求されいるのであるから、
上記９６０μｓの時間では、処理を行なえなくなる可能
性がある。このような不都合を解消させるために、Ａ／
Ｄ変換時間の短いＡ／Ｄ変換回路を特別に使用すること
、或はサンプリング間隔を長くすることが考えられる。

しかし、前者の場合には非常に制限された種類のＡ／Ｄ
変換回路のみしか使用できなくなるという問題があり、
後者の場合には、データ数が減少して信頼性が低下する
という問題がある。

く目的〉 この発明は上記問題点に鑑みてなされたものであり、Ｃ
ＰＵからのコントロールを受は続けることなく、所定の
タイミングでのＡ／Ｄ変換およびデータ取込みを行なう
ことができるディジタル化＝　５− レーを提供することを目的とする。

く問題点を解決するための手段〉 上記目的を達成するためのこの発明のディジタルリレー
は、タイミング信号に基づきアナログ入力信号をサンプ
リングホールドする信号、およびマルチプレクサのチャ
ンネルを順次選択する信号を生成するタイミングパルス
発生手段と、Ａ／Ｄ変換回路からの変換終了信号に基づ
き記憶指令信号を生成する制′御手段と、上記制御手段
からの記憶指令信号によりＡ／Ｄ変換回路からの出力信
号を記憶するとともに、ＣＰＵによるアクセスを可能と
する記憶手段とを有するものである。

く作用〉 以上のようなこの発明のディジタルリレーであれば、タ
イミングパルス発生手段により生成された信号のタイミ
ングで複数のアナログ信号が一斉にサンプリングホール
ドされ、マルチプレクサに供給される。そして、チャン
ネル選択信号によりマルチプレクサから順次Ａ／Ｄ変換
回路に順次供給される。

次に、マルチプレクサから入力されたデータ信号がＡ／
Ｄ変換される毎に、Ａ／Ｄ変換終了信号が制御手段に供
給され、Ａ／Ｄ変換終了信号に基づき生成された記憶指
令信号が記憶手段に供給される。この結果、Ａ／Ｄ変換
されたデータが記憶手段に順次記憶される。そして、サ
ンプリングホールドされた全データに対応するディジタ
ルデータが記憶された後、ＣＰＵにより取込まれ、必要
な処理が行なわれる。

即ち、タイミングパルス発生手段と制御手段によりマル
チプレクサおよびＡ／Ｄ変換回路等の制御を行ない、Ａ
／Ｄ変換したデータを記憶手段に記憶させるので、ＣＰ
Ｕは一連のＡ／Ｄ変換動作が行なわれている間に他の処
理を行うことができる。

〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。

第１図は、この発明の一実施例としてのディジタルリレ
ーのブロック図を示し、同一タイミングでアナログデー
タをサンプリングホールドするサンプリングホールド回
路（１）と、サンプリングホールドしたデータを順次選
択するマルチプレクサのと、選択されたデータをディジ
タル化するＡ／Ｄ変換変換回路色、ディジタル化したデ
ータを記憶するメモリ（４）と、記憶したデータを処理
するＣＰＵ■ど、サンプリングホールド回路（１）並び
にマルチプレクサのを制御するタイミングパルス生成回
路■と、Ａ／Ｄ変換変換回路色びにメモリ（４）を制御
する制御回路■とから構成される。

さらに詳細に説明すれば、タイミングパルス生成回路■
は、ＣＰＵＣ３）から出力されるタイミング信号を入力
として、サンプリングホールド回路（１）に対するホー
ルド信号と、マルチプレクサのに対するチャンネル選択
信号とを生成するものであり、制御回路（７）は、Ａ／
Ｄ変換変換回路色対してＡ／Ｄ変換制御信号を供給する
とともに、Ａ／Ｄ変換変換回路色ら出力されるＡ／Ｄ変
換終了信号を入力としてメモリ■に対する書込み制御信
号を生成し、さらに、Ａ／Ｄ変換終了信号数をカウント
してＣＰ　Ｕ　（Ｓ）に対するアクセス許容信号を生成
するものである。

上記ディジタルリレーの動作の詳細を説明すれば、ＣＰ
Ｕ■からのタイミング信号がタイミングパルス生成回路
■に供給されると、タイミング信号に基づきサンプリン
グホールドするタイミングパルス信号並びにチャンネル
選択信号が生成される。

上記タイミングパルス信号がサンプリングホールド回路
（１）に供給されると、サンプリングホールド回路（１
）に入力されている交流信号が同じタイミングで一斉に
サンプリングホールドされてマルチプレクサ■に供給さ
れる。そして、上記チャンネル選択信号がマルチプレク
サのに供給されると、上記サンプリングホールドされた
アナログデータが順番にＡ／Ｄ変換変換回路色供給され
る。Ａ／Ｄ変換変換回路色上記入力されたアナログデー
タをディジタル変換し、変換を終了するとＡ／Ｄ変換終
了信号を制御回路ωに供給する。

次に、制御回路■はＡ／Ｄ変換終了信号に基づき、マル
チプレクサのから入力される次のアナログデータの変換
開始をさせるＡ／Ｄ変換開始信号、およびメモリ（４）
に記憶させる記憶指令信号を生成する。

上記Ａ／Ｄ変換開始信号がＡ／Ｄ変換変換回路色供給さ
れると、Ａ／Ｄ変換変換回路色入力されてくるアナログ
データをディジタル変換し、ディジタルデータを順次メ
モリ（４）に供給する。そして、上記記憶指令信号がメ
モリ（４）に供給されると、メモリ（４）は上記ディジ
タルデータを記憶する。

最後に、制御回路（７）がＡ／Ｄ変換終了信号を計数し
て、サンプリングホールドされた全データに対応するデ
ィジタルデータがメモリ（４）に記憶されたことを検出
した後、ＣＰＵ■に対してアクセス許容信号を供給する
。従って、その後、所定のタイミングでＣＰＵ■がメモ
リ（４）をアクセスしてディジタルデータを取込み、電
圧、電流、位相比較等の必要な処理を行なう。

以上要約すれば、所定のタイミング毎にＣＰＵ■からタ
イミング信号がタイミングパルス生成回路（■に供給さ
れ、各タイミング信号に基づいてタイミングパルス生成
回路（６）からホールド信号およびチャンネル選択信号
が生成される。

従って、サンプリングホールド回路（１）において、１
２個のアナログデータが同時にホールドされ、マルチプ
レクサ■を通して順次Ａ／Ｄ変換回路６）に供給される
ことにより、ディジタルデータに変換される。

そして、各Ａ／Ｄ変換終了タイミングでメモリ（４）に
対する書込みが行なわれるとともに、Ａ／Ｄ変換動作回
数のカウントが行なわれる。

その後、カウント値が所定値に達した時点でＣＰＵ■に
対し、アクセス許容信号が供給されるので、次回のタイ
ミング信号が供給されるまでの間の所定タイミングにお
いてＣＰ　Ｕ　（５）によりメモリ（４）に対するアク
セスを行ない、取込まれたディジタルデータに基づいて
必要な処理を行なわせることができる。

尚、マルチプレクサのは、標準１６チヤンネルであり、
例えばサンプリングホールド回路（１）も１６個として
、１番目と１６番目に所定の固定値を供給することによ
り、Ａ／Ｄ変換動作が正常に行なわれているか否かを判
断することができる。

第２図は、ディジタルリレーの詳細を示す回路図、第３
図は第２図の各部の信号の波形図であり、サンプリング
ホールド回路（１）は、交流信号を入力とし、出力調整
可能にした調整回路（１１〉と、タイミングパルス信号
の入力時における交流信号の瞬時値をホールドする回路
（１２）とから構成され、同様な１２個の回路（１）が
マルチプレクサ■のチャンネル端子（２■）に接続され
ている。

マルチプレクサのは、上記１２個のチャンネル端子（２
１〉と、１個の出力端子（２２）と、チャンネル選択信
号入力端子（２３）とを有し、チャンネル選択信号によ
り選択された所望のチャンネル端子（２１）と出力端子
（２２）を接続する構成である。

Ａ／Ｄ変換回路Ｇ）は、アナログデータをディジタルデ
ータに変換するＡ／Ｄ変換器（８１）と、」二足マルチ
プレクサ■の出力端子（２２〉とＡ／Ｄ変換器（３１）
との間に介在する入力調整回路（３２）とから構成され
、Ａ／Ｄ変換開始信号入力端子（３３〉が制御回路（７
）に、Ａ／Ｄ変換終了信号出力端子（３４）が制御回路
■とタイミングパルス生成回路（６）に接続されている
。上記Ａ／Ｄ変換器（３１）は、例えばアナログ値が＋
１０ｖであれば、ディジタル値は十２０４８を出力し、
−１０ｖであれば、ディジタル値は−２０４８を出力し
、変換時間が２５〜３５μｓのものを採用している。

メモリ（４）は、Ａ／Ｄ変換回路Ｇ）からのディジタル
データを入力される入力部（４１）と、ＣＰＵ■に接続
される出力部（４２〉と、制御回路■からの記憶指令信
号を入力されるセット端子（４３）と、制御回路■から
のクリア信号を入力されるリセット端子（４４）とを有
する。

ＣＰ　Ｕ　（５）は、入力部（５１）がメモリ（４）の
出力端子（４２）に接続されるとともに、タイミング信
号（第３図Ｃ参照）を発する出力端子（５２）をタイミ
ングパルス生成回路（６）と制御回路（１′）に接続し
ている。

タイミングパルス生成回路６）は、上記ＣＰ　Ｕ　（５
）の出力端子（５２）とサンプリングホールド回路（１
）との間に介在するインバータ（６１）と、Ａ／Ｄ変換
終了信号（第３図Ｃ参照）を計数してチャンネル選択信
号および全チャンネルのＡ／Ｄ変換終了信号（第３図Ｃ
参照）を生成するカウンタ（６２）を主要の構成とし、
インバータ（６１）の出力端子はサンプリングホールド
回路（１）に接続され、カウンタ（６２）の出力端子（
６３）がマルチプレクサ■に、カウンタ（６２）の出力
端子（６４）が制御回路〔力に接続されている。

制御回路（７）は、フリップフロップ（７１）　（７２
）、ＮＡＮＤゲート（７３）　（７４）、ＡＮＤゲート
（７５）、および遅延回路（７６）等から構成されてあ
り、上記Ａ／Ｄ変換の順番をコントロールする信号は、
主にフリップフロップ（７１）とＮＡＮＤゲート（７３
）により生成される。フリップフロップ（７１）は、カ
ウンタからの全チャンネルのＡ／Ｄ変換終了信号とＡ／
Ｄ変換回路Ｇ）からのＡ／Ｄ変換終了信号とに基づき第
３図りに示す波形の信号を出力する。ＮＡＮＤゲート（
７３）は、フリップフロップ（７１）からの信号、ＣＰ
Ｕ（５）からのタイミング信号、および遅延回路（７６
）を介してＡ／Ｄ変換了信号が供給されてあり、遅延回
路（７６）からの信号（第３図Ｅ参照）の立ち上がりを
Ａ／Ｄ変換を終了させるための信号とし、立ち下がりを
Ａ／Ｄ変換を開始をさせるための信号としている（第３
図Ｆ参照）。

次いでメモリ（４）をコントロールする信号は、主にＡ
ＮＤゲー）　（７５）およびＮＡＮＤゲート（７４）に
より生成される。上記ＡＮＤゲート（７５）には、タイ
ミング信号、ＮＡＮＤゲー）　（７３）からの信号、お
よびＡ／Ｄ変換終了信号が入力されてあり、上記入力信
号に基づき記憶指令信号（第３図Ｇ参照）を生成し、こ
の記憶指令信号が順次メモリ（４）に供給される。

さらに、ＮＡＮＤゲート（７４）は、タイミング信号、
および遅延回路（７６）からの信号を入力とし、各サイ
クルの最初にパルス信号（第３図Ｈ参照）をメモリに供
給することによって、メモリ（４）に記憶されているＡ
／Ｄ変換されたデータをクリアする。

以上要約すれば、タイミングパルス形成回路（６）か、
ＣＰＵ■からのタイミング信号に基づき、サンプリング
ホールドする信号、およびチャンネル＝　１５− 選択信号を生成し、複数チャンネルからなるマルチプレ
クサのからのデータを順次Ａ／Ｄ変換回路Ｇ）に供給す
る。次に、制御回路（７）が、Ａ／Ｄ変換終了信号に基
づき、記憶指令信号を形成し、Ａ／Ｄ変換したデータを
メモリ（４）に順次記憶させる。そして、上記記憶手段
に記憶されたＡ／Ｄ変換データをＣＰ　Ｕ　（５）が処
理する。

従って、ＣＰ　Ｕ　（５）がタイミング信号を発した後
は、タイミングパルス形成回路（６）および制御回路■
により、Ａ／Ｄ変換回路Ｇ）の制御が行なわれ、Ａ／Ｄ
変換されたデータはメモリ（４）に記憶されるので、Ｃ
ＰＵ（５）はＡ／Ｄ変換している間に他の処理を行うこ
とができる。

〈効果〉 以上のようにこの発明のディジタルリレーによれば、タ
イミング信号に基づき、タイミングパルス発生手段がサ
ンプリングホールド回路とマルチプレクサの制御を行な
い、且つ制御手段が、Ａ／Ｄ変換終了信号に基づきＡ／
Ｄ変換回路および記憶手段の制御を行なうことにより、
ＣＰＵは、単に記憶手段に記憶されているＡ／Ｄ変換変
換柱たデータを処理すればよいので、Ａ／Ｄ変換中に他
の処理を行うことができるという特有の効果を奏する。

【図面の簡単な説明】 第１図は、この発明の実施例としてのディジタリレーの
ブロック図、 第２図は、第１図の実施例の詳細を示す回路図、第３図
は、第２図の各部の波形図、 第４図は、従来のＡ／Ｄ変換値入力方式のブロック図、 第５図は、サンプリングホールドのタイミングを説明す
る図。 （１）・・・サンプリングホールド回路、■・・・マル
チプレクサ、Ｇ）・・・Ａ／Ｄ変換回路、（４）・・・
メモリ、　　　　６）・・・ＣＰＵ。 ６）・・・タイミングパルス発生回路、（７）・・・制
御回路。 区 法 Ｏｃｈ　　　　　　＋ｃｈ　　　　　　２ｃｈ　　　　
　　３ｃｈ　　　　　　４ｃｈ第３図

Claims (1)

1. 【特許請求の範囲】 １、同じタイミングでサンプリングホール ドした複数のアナログ入力信号を順次 Ａ／Ｄ変換し、このＡ／Ｄ変換信号を ＣＰＵに取込むことにより必要な処理を 行なうディジタルリレーにおいて、上記 タイミング信号に基づきアナログ入力信 号をサンプリングホールドする信号、お よびマルチプレクサのチャンネルを順次 選択する信号を生成するタイミングパル ス発生手段と、Ａ／Ｄ変換回路からの変 換終了信号に基づき記憶指令信号を生成 する制御手段と、上記制御手段からの記 憶指令信号によりＡ／Ｄ変換回路からの 出力信号を記憶するとともに、ＣＰＵに よるアクセスを可能とする記憶手段とを 有することを特徴とするディジタルリレ ー。