JPS62255883A - ロジツクアナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、多チャンネルのディジタル信号の論理レベ
ルをクロック毎に検出し、時系列的に記憶して解析する
ロジックアナライザに関するものである。

〔従来の技術〕

第３図は、例えば電子雑誌「エレクトロニクス」第２７
巻１２号１１７７〜１１８３頁に示された従来のロジッ
クアナライザＬＡを示すブロック図であり、図において
、ｌＯは、ロジックアナライザＬＡによって動作履歴が
解析される被解析対象の情報処理装置、Ｓ１０は該被解
析対象の情報処理装置１０からロジックアナライザＬＡ
に入力されるアドレス情報、データ情報、コントロール
信号、ステータス信号、エラー情報等の多チャンネルノ
ティジタル信号、１は多チャンネルのディジタル信号Ｓ
ＩＯの論理レベルを判定するコンパレーク、２はコンパ
レータ１の出力信号ｓ１をサンプリングするサンプリン
グ回路、３はコンパレータ１の出力信号Ｓ１のうち外部
クロックに相当する信号と、後述するデータ処理・制御
部７がらの内部クロック及びクロック設定情報Ｓ３７を
基に、クロックＳ３を生成するクロックジェネレータ、
４はサンプリングされた入力データＳ２．　　クロック
Ｓ３及びデータ処理・制御部７がらのトリガ・トレース
設定情報Ｓ４７を基に、トリガ及びトレース条件の設定
２判定を行なうトリガジェネレータ、５はトリガジェネ
レータ４からの書込み信号。

トレースストップ信号Ｓ４及びデータ処理・制御部７か
らの情報３５７などにより、後述する内部トレースメモ
リ回路６のアドレス情報、リードライト情報等Ｓ５を生
成するメモリコントロール回路、６はサンプリングされ
た入力データＳ２をアドレス情報、リードライト情報等
Ｓ５により記憶して当該データを出力する内部トレース
メモリ回路、７は内部トレースメモリ回路６からのメモ
リ情報Ｓ６を読出し、そのメモリ情報Ｓ６を加工し、タ
イミングチャート、逆アセンブリリスト等を表示・記録
したり、フロッピィデッスク等の補助記憶装置に蓄積し
たり、その加工データを外部に出力したり、クロックジ
ェネレータ３．トリガジェネレータ４．メモリコントロ
ール回路５に対し、設定情報を送受したりするデータ処
理・制御部である。

次に動作について説明する。ロジックアナライザＬＡは
、一般にハードウェア解析を目的とするロジック・タイ
ミング・アナライザとソフトウェアのモニタを主に行な
うロジック・ステート・アナライザの２種の機能を有し
ている。どちらもハードウェア的には殆んど同様なので
ここではロジック・ステート・アナライザについて動作
説明する。

被解析対象の情報処理装置１０のアドレス情報。

データ情報、コントロール信号、ステータス信号。

エラー情報等の多チャンネルのディジタル信号ＳＩＯは
、ロジックアナライザＬＡのコンパレータ１を介してサ
ンプリング回路２の入力となる。一方、コンパレータ１
の出力信号Ｓ１のうち、クロック生成用信号はクロック
ジェネレータ３に入り、予めデータ処理・制御部７から
送出されたクロック設定情ｔｌａ３３７等により設定さ
れているクロック生成条件により被解析対象の情報処理
装置１０の内部動作に同期したクロックＳ３を生成して
、サンプリング回路２と、トリガジェネレータ４に送出
する。

サンプリング回路２は、前述の入力データをサンプリン
グした後、内部トレースメモリ回路６の入力データＳ２
として出力すると共に、一部のデータはトリガジェネレ
ータ４にも出力する。トリガジェネレータ４に入力され
た入力データＳ２は、予めデータ処理・制御部７から送
出されたトリガ・トレース設定情報Ｓ４１により設定さ
れでいる特定命令、特定データ、特定アドレス等のトリ
ガ・トレース条件と比較されて書込み信号、トレースス
トップ信号Ｓ４が生成され、メモリコントロール回路５
に与えられる。

メモリコントロール回路５では、予め、データ処理・制
御部７から送出された書込み・読出し設定情報、トリガ
ストップディレィ情報、読出しアドレス情報、読出しコ
マンド情報等の情報ｓ５７により、書込みモード及びト
リガストップディレィが設定されている。書込み信号、
トレースストップ信号Ｓ４は、その設定条件に従って、
占込み信号が入る毎にアドレスカウンタをカウントアツ
プし、内部トレースメモリ回路６のアドレス情報。

リードライト情報等Ｓ５を生成し、内部トレースメモリ
回路６に与える。

内部トレースメモリ回路６は、サンプリング回路２から
の入力データＳ２を書込みデータとし、アドレス情報、
リードライト情報等Ｓ５に従って、データが書込まれる
。

従って、被解析対象の情報処理装置１０の動作の１ステ
ツプ毎に該被解析対象の情報処理装置１０の内部情報が
、設定されたトレース条件に合致すれば、その情報を内
部トレースメモリ回路６に順次、書込んで行く。もし、
メモリ容量が動作のＮステップで埋まってしまうと、Ｎ
＋１のステップからは内部トレースメモリ回路６の書込
み開始アドレスから上書きするようにメモリコントロー
ル回路５は制御する。このようにして、被解析対象の情
報処理装置１０の内部情報は、無限ループで書込まれて
行く。ここで、もし内部情報でトレースストップ条件と
合致する情報があられれた場合は、メモリコントロール
回路５はトリガジェネレータ４からの書込み信号、トレ
ースストップ信号Ｓ４により、その時点から、設定され
たディレィ数だけ内部トレースメモリ回路６にデータを
書込み、以後は内部トレースメモリ回路６への書込みを
停止する。よって、内部トレースメモリ回路６の内容は
、トレースストップ検知前後の被解析対象の情報処理装
置１０の内部情報が内部トレースメモリ回路６のメモリ
容量の分だけ格納される。

内部トレースメモリ回路６に格納された情報即ち被解析
対象の情報処理装置１０の内部動作履歴は、後でデータ
処理・制御部７から書込み・読出しモード設定情報、ト
リガストップディレィ情報、読出しアドレス情報、読出
しコマンド情報等の情報３５７のうち、書込み・読出し
モード設定情報。

読出しアドレス情報、読出しコマンド情報をメモリコン
トロール回路５に送出し、メモリ情報ｓ６を順次、読出
し、そのデータを解析し、逆アセンブリ表示、記録等を
行なうことで、知ることができる。

〔発明が解決しようとする問題点〕

従来のロジックアナライザは以上のように構成されてい
るので、被解析対象の情報処理装置の内部動作は、メモ
リ容量やトレース条件で制限される時間しか連続した履
歴情報が得られず、この制限時間以上の連続した履歴情
報を得たい場合には、メモリ容量を追加するためにロジ
ックアナライザ内部を改造する必要があり、このためユ
ーザーはロジックアナライザの製作者にそれを依願せね
ばならず、不便であり、また高価なものになるなどの問
題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、ユーザーがロジックアナライザの内部を改
造することなく、常時実装している内部トレースメモリ
回路の容量から制限される時間以上の連続した履歴情報
を得ることができるロジックアナライザを得ることを目
的とする。

〔問題点を解決するための手段〕

この発明に係るロジックアナライザは、多チャンネルの
ディジタル信号を論理レベルに変換するコンパレータと
このコンパレータの出力信号をサンプリングするサンプ
リング回路との間に、前記コンパレータと該ロジックア
ナライザの外部に接続される大容量情報記憶装置との接
続を行うか、前記コンパレータと前記サンプリング回路
側との接続を行うか、あるいは、前記大容量情報記憶装
置と前記サンプリング回路側との接続を行うか、の接続
状態を任意に設定できる接続切換え回路を具備したもの
である。

〔作用〕

この発明における接続切換え回路の接続状態を、コンパ
レータとロジックアナライザの外部に接続される大容量
情報記憶装置との接続状態に選択すると、実装している
内部トレースメモリ回路の容量から制限される時間以上
の連続した履歴情報を記憶することができる。記憶停止
後に接続切換え回路の接続状態を、大容量情報記憶装置
とサンプリング回路側との接続状態に選択すると、大容
量情報記憶装置から履歴情報を送出させてそれを解析す
ることができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図はこの発明のロジックアナライザの一実施例を示すブ
ロック図で、図において、１〜７゜１０、Ｓ１〜Ｓ６．
ＳＩＯ，Ｓ３７．Ｓ４７．Ｓ５７で示された構成要素は
、従来技術として説明した第２図と同一である。１００
は接続切換え回路であって、被解析対象の情報処理装置
１０からの多チャンネルのディジタル信号ＳＩＯをコン
パレータｌで論理レベルに変換した出力信号Ｓｌを人力
とし、このコンパレータｌの出力信号ＳＩＯをサンプリ
ング回路２及びクロックジエネレータ３側に送るか、或
いはロジックアナライザＬＡの外部に接続される大容量
情報記憶装置２００に送出するか、或いは大容量情報記
憶装置２００の出力信号５１０１をサンプリング回路２
及びクロックジェネレータ３側へ送出するかを切換えろ
機能を有している。即ち、この接続切換え回路１００は
、コンパレータ１と大容量情報記憶装置２００との接続
を行うか、コンパレータ１とサンプリング回路２及びク
ロックジェネレータ３側との接続を行うか、或いは、大
容量情報記憶装置２００とサンプリング回路２及びクロ
ックジェネレータ３側との接続を行うか、いずれか１つ
の接続状態を任意に設定できる機能を有している。

２００は大容量情報記憶装置であって、次のような（ａ
）〜（ｄｌの機能を有している。

（ａ）　　書込みか、読出しか、モード設定できる機能
。

（ｂ）　　入力データのうち、外部クロックに相当す信
号及び設定できるトレース・トリガ条件等により、入力
データの書込み信号を生成できる機能。

ｔｃ＋　　書込み信号を基に、メモリアドレスを更新し
、入力データを順次記憶してゆき、メモリ容量分のデー
タを記憶したら、書込み開始アドレスに戻り、無限ルー
プで記憶していく機能。

（ｄｉ　　続出しモード時、即ち、サンプリング回路２
側へデータを送出する場合、メモリアドレス。

送出データ数を任意に設定でき、内部で生成する゛リー
ドクロックに基づいて読出されたり一ドデータに、入力
データ５１０１のうち、外部クロックに相当する信号を
リードクロックに基づいて、生成２合成し、書込みモー
ド時の入力データと同等のデータを接続切換え回路１０
０側に送出する機能。

次に動作について説明する。大容量情報記憶装置２００
を接続した場合と、接続しない場合で動作が異なる。

先ず、大容量情報記憶装置２００を接続しない場合につ
いて説明する。接続切換え回路１００の状態を、コンパ
レータ１の出力信号Ｓ１がサンプリング回路２及びクロ
ックジェネレータ３に送出されるモードに設定すれば、
従来と同様な動作をする。

一方、大容量情報記憶装置２００を接続する場合につい
て説明する。先ず、接続切換え回路１００の状態を、コ
ンパレータ１の出力信号Ｓ１が大容量情報記憶装置２０
０に送出されるモードに設定し、大容量情報記憶装置２
００内を書込みモードに設定し、トレース・トリガ条件
等を設定すれば、咳大容量情報記憶装置２００は被解析
対象の情報処理装置１０から送出される多チャンネルの
ディジタル信号Ｓ１０を、その中の外部クロックに相当
する信号に同期して、メモリアドレスを更新しながら順
次記憶していく。この大容量記憶装置２００は、メモリ
容ｉＭに相当するデータを記憶したら、Ｍ＋１ステップ
からは、書込み開始アドレスに戻り、順次、上書きする
形態で、トレースストップ信号を検知するまで、無限ル
ープで記憶する。トレースストップしたら、接続切換え
回路１００の状態を、大容量情報記憶装置２００からサ
ンプリング回路２及びクロックジェネレータ３側に出力
信号５１０１が送出されるモードに設定し、大容量情報
記憶装置２００内を読出しモードに設定し、かつ接続切
換え回路１００側へ送出するデータのアドレス、データ
数を設定し、データを送出すれば、そのデータは従来と
同様に順次、サンプリング回路２．クロックジェネレー
タ３及びトリガジェネレータ４．メモリコントロール回
路５を経て、内部トレースメモリ回路６に書込まれる。

書込み終了したら、データ処理・制御部７でメモリ情報
Ｓ６を順次読出し、そのデータを解析し、逆アセンブリ
表示記録等を行なう。この動作が終了すれば、また、大
容量情報記憶装置２００から、送出アドレス、データ数
を設定し、前述と同様な動作をくり返えすことにより、
内部トレースメモリ回路６のメモリ容量以上の連続した
データを解析することができる。

なお、上記実施例では、被解析対象の情報処理装置１０
とは別に設置するロジックアナライザＬＡについて説明
したが、このロジソクアナライザＬＡを被解析対象の情
報処理装置１ｏに内蔵するものであってもよい。

また、第２図に示すように、接続切換え回路１００は、
その接続状態の監視、制御のために、データ処理・制御
部７からの接続制御信号５１１０により接続状態を設定
できるとともに接続状態情報５１２０をデータ処理・制
御部７に送出できる構造であってもよく、上記実施例と
同様の効果を奏する。

〔発明の効果〕

以上のように、この発明のロジックアナライザによれば
、被解析対象の情報処理装置からの多チャンネルのディ
ジタル信号の論理レベル変換するコンパレータとこのコ
ンパレータの出力をサンプリングするサンプリング回路
との間に、前記コンパレータと該ロジックアナライザの
外部に接続される大容量情報記憶装置との接続を行うか
、前記コンパレータと前記サンプリング回路側との接続
を行うか、或は前記大容量情報記憶装置と前記サンプリ
ング回路側との接続の切換えを行う接続切換え回路を設
けたので、必要に応じて前記大容量情報記憶装置を接続
することにより、ユーザーは内部を改造することなく常
時実装している内部トレースメモリ回路の容量相当時間
以上の連続した情報を解析出来る効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるロジックアナライザ
を示すブロック図、第２図はこの発明の他の実施例によ
るロジックアナライザを示すブロック図である。第３図
は従来のロジックアナライザを示すブロック図である。 ■はコンパレータ、２はサンプリング回路、３はクロッ
クジェネレータ、５はメモリコントロール回路、６は内
部トレースメモリ回路、７はデータ処理・制御部、１０
は被解析対象の情報処理装置、１００は接続切換え回路
、２００は大容量情報記憶装置。 なお、図中、同一符号は、同一、又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）多チャンネルのディジタル信号の論理レベルをサ
   ンプリング回路でクロック毎に検出し、その検出信号を
   時系列的に内部トレースメモリ回路に記憶してデータ処
   理・制御部で解析するロジックアナライザにおいて、 前記ディジタル信号を論理レベルに変換するコンパレー
   タと該コンパレータの出力信号をサンプリングするサン
   プリング回路との間に、前記コンパレータと該ロジック
   アナライザの外部に接続される大容量情報記憶装置との
   接続を行うか、前記コンパレータと前記サンプリング回
   路側との接続を行うか、或いは前記大容量情報記憶装置
   と前記サンプリング回路側との接続を行うか、いずれか
   １つの接続状態を任意に設定できる接続切換え回路を備
   えたことを特徴とするロジックアナライザ。
2. （２）前記接続切換え回路は、その接続状態の選択を前
   記データ処理・制御部からの接続制御信号により設定で
   きるとともに、接続状態情報を前記データ処理・制御部
   に送出する構造になっている特許請求の範囲第１項記載
   のロジックアナライザ。