DE3019473C2 - Logikanalysator - Google Patents

Description

Fig.2 das Blockschaltbild eines vollständigen Ausführungsbeispiels der Erfindung;

F i g. 3 das Detailschaltbild füf eine Schaltungsgruppe innerhalb des in F i g. 2 gezeigten Unterrahmens und

F i g. 4 das schematische Schaltbild eines bei der Anordnung nach F i g. 2 vorhandenen Worterkenners.

F i g. 1 zeigt das Blockschaltbild einer als »Unterrahmen« bezeichneten elektronischen Schaltungsgruppe, die auch als Zulieferschaltung bezeichnet werden könnte. Dieser Unterrahmen umfaßt fünf Eingangsanschlüsse 10 bis 18, über die die Verbindung zu dem als »Hauptrahmen« bezeichneten Teil des Logikanalysators hergestellt wird. Am Anschluß 10 liegt eine vom Hauptrahmen aus zugeführte Spannung für die aktiven Bauelemente des Unterrahmens und der Anschluß 18 liegt auf Masse. Ein logischer Speicher 20 mit Serieneingang und Parallelausgängen, etwa ein Schieberegister, erhält ein Taktsignal und ein serielles logisches Datensignal an einem Takteingang bzw. einem Dateneingang über die Anschlüsse 12 und 14 vom Kauptrahmen aus zugeführt. Die serielle Einspeisung der logischen Daten -*ird mit dem Taktsignal synchronisiert und besteht beispielsweise aus acht Bits zur Einstellung einer gewünschten logischen Kombination. Diese acht Bit-Seriendaten werden über das Schieberegister 20 in acht Bit-Paralleldaten umgesetzt. Ein erster Komparator 22 vergleicht den logischen Pegel einer ersten Ziffernstelle am Ausgang Q_A des Schieberegisters 20 mit einem logischen Signal auf einem NULL-Eingangskanal 38 und erzeugt ein Ausgangssignal, wenn die beiden zu vergleichenden logischen Pegel gleich sind. Ein zweiter Komparator 24 erzeugt ein Ausgangssignal, wenn der logische Pegel eines EENS-Eingangskanals 40 gleich ist mit dem logischen Pegel an der zweiten Stelle des Schieberegisters 20, also am Ausgang Qb- In ähnlicher Weise vergleichen Komparatoren 26 bis 36 die logischen Pegel an Eingangskanälen 42 bis 52 mit den logischen Pegeln an Ausgängen Qc bis Qh des Schieberegisters 20 und jeder Komparator 26 bis 36 liefert ein Ausgangssignal, wenn die beiden jeweils zu vergleichenden logischen Pegel gleich sind. Die Ausgänge der Komparatoren 26 bis 36 beaufschlagen ein logisches Glied 54, beispielsweise ein UND-Glied, welches ein Triggersignal dann erzeugt, wenn alle Ausgänge gleichzeitig auftreten. Dieses Triggersignal gelangt über den Anschluß 16 auf den Hauptrahmen. Ersichtücherweise läßt sich also die logische Kombination oder Verknüpfung von acht logischen Signalen bei nur fünf Anschlüsse zum Hauptrahmen überprüfen. Da das gewünschte logische iviuster durch serielle Daten bestimmt oder eingestellt werden kann, die beispielsweise über einen einfachen Schalter, etwa einen Tastenschalter zugeführt werden können, wird keine nennenswerte Fläche bzw. kaum zusätzlicher Raum für diesen Schalter benötigt.

F i g. 2 zeigt das Blockschaltbild des Logikanalysators mit der als »Hauptrahmen« 56 bezeichneten Schaltungsgruppe, einem Sechzehn-Kanal-

(CHO-CH 15)-Unterrahmen 58, der auch als »Worterkennungsprüfer« bezeichnet wird und einem Datenprüfer 60. Der Datenprüfer 60 ist als aktiver oder passiver Acht-Kanalprüfkopf (EO-E7) ausgelegt und seine Ausgangssignale gelangen über eine Verbindungsstrekkc 62 in den Eingangskreis 64 des Hauptrahmens 56. Der Eingangskreis 34 umfaßt Komparatoren zur Ermittlung der logischen F.ingangspegel vom Datenprüfer 60 welche Eingangspegei in vorgegebene Analogpegel für TTL-, ECL- oder ähnliche Formate umgesetzt werden, wie sie im Hauptrahmen 56 verarbeitet werden können. Die Ausgangssignale des Eingangskreises 64 gelangen über eine Datenleitung 70 auf einen Hochgeschwindigkeitsspeicher 66 und Worterkenner 68. Die Eingangsdaten werden synchron zu einem von einem Taktgenerator 72 gelieferten Hochfrequenztakt in den Speicher 66 eingeschrieben. Zusätzliche logische Signale vom Unterrahmen 58 und von einem Kennzeichnungs- oder Markierungsanschluß 74 gelangen erforderlichenfalls auf den Worterkenner 68. Der Unterrahmen 58 und der Worterkenner 68 werden weiter unten unter bezug auf die F i g. 3 und 4 in Einzelheiten erläutert Jedoch sei an dieser Stelle angemerkt, daß die zwischen dem Unterrahmen 58 und dem Worterkenner 68 vorhandene Verbindung 76 fünf Anschlüsse umfaßt und zwar unabhängig von der Anzahl der zum Unterrahmen 58 gelangenden Anzahl von Eingangssignalen.

Das gewünschte logische Muster für die Worttriggerung wird an einem Tastenfeld 78 eingestellt und das von dort gelieferte Signal gelangt übe^vine Zentralprozcäsor- und Chipäuswahieinheii (CPU) SO und den Bus 82 auf den Worterkenner 68. Ein programmierbarer Zähler 86 erhält ein Triggersignal vom Worterkenner 68, die Programminformation über die CPU 80 und den Bus 82 vom Tastenfeld 78 sowie das Taktsignal vom Taktgenerator 72. Aufgrund des im Hauptrahmen 56 enthaltenen programmierbaren Zählers lassen sich mit diesem Logikanalysator die Eingangsdaten vor dem Triggersignal bestimmen. Zählt der Zähter 86 nach dem Triggersignal eine gewünschte Anzahl von Taktsignalen, so gelangt von diesem Zähler 86 ein Steuersignal auf den Hochgeschwindigkeitsspeicher 66, welcher einen gewünschten Teil der Eingangsdaten übernimmt Die im Speicher 66 enthaltenen Daten werden sodann über den Bus 82 in einem CPU-RAM 90 (RAM = Random Access Memory = Speicher mit wahlfreiem Zugriff) übertragen. Die CPU 80 verarbeitet die im CPU-RAM 90 enthaltenen Eingangsdaten entsprechend einer in einem ROM 92 (ROM = Read Only Memory = Festwertspeicher) enthaltenen Befehlsinformation, wobei ein neue.· Datenblock mit einem alten Datenblock verglichen, ein gewünschtes Wort ausgewählt, anzuzeigende Daten verstärkt werden etc. Die verarbeiteien Daten v/erden auf einen Anzeige-RAM 94 übertragen und über einen Video-Anzeigeformatierer 98 auf einer Anas zeige 96 mit Rasterabtastung angezeigt. Der Ausgang des Taktgenerators 72 speist jeden der angegebenen Blöcke des Hauptrahmens 56 und ebenso ist die Stromversorgung 88 mit den einzelnen Baugruppen verbunden.

Die Fig. 3 und 4 zeigen als wesentliche Baugruppen den Unterrahmen 58 bzw. den Worterkenner 68, wobei zur Ve-*bindungsstrecke 76 die Anschlüsse 10 bis 18 des Unterrahmens 58 bzw. die Anschlüsse 10' bis 18' des Hauptrahmens 56 gehören, db mit den Anschlüssen 10 bis 18 verbunden sind. Der Unterrahmen 58 umfaßt als wesentliche Baugruppen Acht-Bit-Serien/Parallel-Schieberegister 100 bis 104 als logische Speicher mit seriellem Eingang und parallelen Ausgängen, exklusive NOR-Glieder 106 bis 112, ODER-Glieder 114 bis 120 sowie ein UND-Glied 122. Die Baugruppen 106 bis 122 sind als Komparator geschaltet.

Zum Worterkenner 68 (F i g. 4) gehören Acht-Bit-Serien/Parallel-Schieberegister 124 bis 128, logische Glieder 130 bis 138 bestehend aus UND- und NOR-Gliedem, ein NAND-Glied 140 sowie die Keftfzeichnungs- oder Markiereingangsschaltung 142.

Die aktiven Baugruppen des Unterrahrflens 58 sind über die Anschlußverbindung 10' —10 mit der Strom-

Versorgungsschaltung 88 verbunden und die Schieberegister 100 bis 104 des Unterrahmens 58 erhalten ihre Taktsignalversorgung vom Taktgenerator 72 über die Anschlußverbindung 12'—12. Das serielle logische Signal zur Einstellung eines gewünschten logischen Musters gelangt vom Bus 82 synchron mit dem Taktsignal auf den Dateneingang B des Schieberegisters 124.

Das serielle logische Signal wird innerhalb des Schieberegisters 124 Schritt für Schritt verschoben und der Ausgang Qh speist den Dateneingang B des Schieberegisters 128. Analog ist der Ausgang Qh des Schieberegisters 128 mit dem Dateneingang ödes Schieberegisters 126 verbunden, dessen Ausgang Qh die Dateneingänge Λ-ßdes Schieberegisters 100 über die Datenanschlüsse 14' und 14 speist Die Ausgänge Qo bzw. Qn der Schieberegister 100 bzw. 102 sind jeweils mit den Eingängen A-Bder Schieberegister 102 bzw. 104 verbunden. Damit gelangen die ersten bis vierten logischen Pegel des logischen Seriensignals von den Ausgängen Qh bis Qe des Schieberegisters 104 auf die exklusiven NOR-Glieder 106, an denen die logischen Eingangssignale der Kanäle »CH0« bis CH3« anliegen. Die Tore 106 erzeugen ein Ausgangssignal, wenn die logischen Eingangssignale auf den Kanälen »CH0« bis »CH3« mit den ersten bis vierten logischen Pegeln des logischen Seriensignals übereinstimmen, da die Ausgänge der exklusiven NOR-Glieder 106 gemeinsam als fest verdrahtetes UND-Glied verbunden sind. Die exklusiven NOR-Glieder 108 vergleichen in entsprechender Weise die logischen Eingangssignale auf den Kanälen CH 4 bis CH 7 mit dem fünften bis achten logischen Pegel des logischen Seriensignals von den Ausgängen Qd bis Qa des Schieberegisters 104. In analoger Weise liegen an den exklusiven NOR-Gliedern 110, 112 die neunten bis sechzehnten logischen Pegel des logischen Seriensignals vom Schieberegister 102 sowie zum Vergleich die logischen Eingangssignale der Kanäle CW 8 bis CH15.

Der Worterkenner arbeitet nach dem »Dan't care«- Prinzip. das heißt es wird ein bestimmter Einßangskanal bei der Triggerkombination nicht berücksichtigt bzw. eliminiert. Die jeweils siebzehnten bis zwanzigsten logischen Pegel des logischen Seriensignals an den Ausgängen Qo bis Qa des Schieberegisters 100 werden jeweils als »Don't care«-lnformation (Ersatzzeichen-Information) für die Kanäle »CH0« bis »CH3«, die Kanäle »CH 4« bis »CH 7«. die Kanäle »CH 8« bis »CH 11« und die Kanäle »CH 12« bis »CH 15« behandelt, da an den ODER-Gliedern 114 bis 120 jeweils die Ausgangssignale der exklusiven NOR-Glieder 106 bis 112 und des Schieberegister* 100 liegen. Steht beispielweise das siebzehnte logische Signal am Ausgang Qd des Schieberegisters 100 auf »hoch«, so werden die logischen Eingänge der Kanäle »CH0« bis »CH3« für die Wortkombination eliminiert bzw. unberücksichtigt gelassen. Da am NAND-Glied 122 die Ausgänge der ODER-Glieder 114 bis 120 liegen, liefert das Giied 122 niedrigen Signalpegel, wenn die Kombination der logischen Signale der Kanäle »CH0« bis »CH 15« dem gewünschten logischen Muster entspricht, das durch die ersten bis zwanzigsten logischen Pegel des logischen Seriensignals vom Bus 82 bestimmt ist Dieser Pegel »niedrig« wird durch einen Inverter 123 invertiert und der ausgangsseitige Pegel »hoch« stellt das durch den Unterrahmen 58 erzeugte Triggersignal dar, das über die Triggeranschlüsse 16-16' auf das NAND-Glied 140 gelangt

Der einundzwanzigste und der neunundzwanzigste logische Pegel des logischen Seriensignals an den Ausgängen Qh der Schieberegister 126 und 128 dienen zur Einstellung des gewünschten logischen Pegels am Kanal »£0« des Datenprüfers 60. Bei dieser Ausführungsform der Erfindung erhält der Worterkenner 68 symmetrische Ausgangssignale (Gegentaktsignale) von der F.ingangsschaltung 64. Zwei UND-Gliedern A der logischen Glieder 132 und 136 werden die Ausgänge Qh der Schieberegister 126 und 128 sowie ein logisches Gegentaktsignal auf dem Kanal »E0« des Datenprüfers 60 zugeführt Ist der gewünschte Pegel des Kanals »F0« auf »hoch« gesetzt, so stehen die Ausgänge Qk der Schieberegister 126 bzw. 128 auf »niedrig« bzw. »hoch». Die UND-Glieder A der Logikbausteine 132 und 136 erzeugen Pegel »niedrig«, wenn das Signal des Kanals »E0« auf »hoch« bzw. auf dem gewünschten logischen Pegel steht. In ähnlicher Weise vergleichen die UND-Glieder B der logischen Tore 132 und 136 das £ 1-Kanal-Signal mit dem zweiundzwanzigsten und dreißigsten logischen Pegel des logischen Seriensignals am Ausgang Q der Schieberegister 126 und 128. Entspricht die Kombination der logischen Signale auf den Kanälen λ>£Ό« bis »E3« dem gewünschten logischen Muster, so liefern die logischen Tore 132 und 136 den Ausgangspegel »hoch«. Entsprechend erscheint an den logischen Gliedern 134 und 138 der Signalpegel »hoch«, wenn die Kombination der logischen Signale auf den Kanälen »E4f. bis »El« dem gewünschten logischen Muster entsprich'· Da für die Eingangsdaten sowie die Setz- oder Einstelfdaten symmetrische Signale verwendet werden, läßt sich das »Don't care«-Prinzip auf jeden der Kanäle des Datenprüfers 60 anwenden. Zu diesem Zweck werden die beiden UND-Glieder des gewünschten Kanals auf logischen Pegel »niedrig« gesetzt.

Der siebenunddreißigste und achtunddreißigste Pegelwert des logischen Seriensignals an den Ausgängen Qh und Qc des Schieberegisters 124 beaufschlagt die logischen Glieder 130 für den Kennzeichnungs- oder Markierungseingang von der Schaltung i42. Daher liefert das NAND-Glied 140 den Pegel »niedrig« an den Zähler 86, wenn die Kombination der dem Unterrahmen 58, dem Datenprüfer 64 und dem Anschluß 74 zugeführten logischen Eingangspegel einem am Tastenfeld 78 eingegebenen gewünschten logischen Muster entsprechen. Es sei ergänzt, daß der Unterrahmen 58 am Hauptrahmen 56 auch fehlen kann, wenn er für bestimmte spezielle Anwendungszwecke nicht benötigt wird. Über einen offenen Anschluß wird dann der Pegel »hoch« dem NAND-Glied 140 zugeführt.

Wie sich für den Fachmann aus der obigen Beschreibung ersehen läßt, kann man mit der Signalmeß- oder Prüfvorrichtung gewünschte logische Kombic »ionen von mehr logischen Signalen abfragen bzw. überprüfen als Kanäle am Datenprüfer vorhanden sind, ohne den Raumbedarf für das Gerät zu vergrößern, so daß sich das Gesamtgerät sehr kompakt herstellen läßt. Der Unterrahmen 58, also der Worterkennungsprüfer, ist mit dem Hauptrahmen 56 über lediglich fünf Anschlüsse 10, 12,14, J6,18 verbunden, und zwar unabhängig von der Kanalzahl (Kanäle CHO-CHiS) des Unterrahmens 58. Da sich die Dateneingabe für die gewünschte Wortkombination über nur drei Tasten oder Schalter für Signalpegel »hoch«-»niedrig« bei Anwendung des »Don't care«-Prinzips erreichen läßt und da diese Tasten für Signale sowohl vom Datenprüfer 60 als auch für den Unterrahmen 58 verwendet werden, wird ein besonderer Flächen- oder Platzbedarf für zusätzliche Tasten nicht benötigt Das über die Tasten einstellbare gewünschte logische Muster läßt sich zur Überprüfung der Einstellung auf einer Rasteranzeige 96 sichtbar ma-

chen. Zur Erleichterung der Übersicht der wesentlichen Schaltungsgruppen des Logikanalysator seien diese nochmals tabellarisch zusammengestellt:

Bezugszeichen s

20: lf>tschcr Speicher mit Serieneingang und Parallelausgängen,

22—36: Komparatoren,

54: logisches Tor, io

58: Unterrahmen (Worterkennungsprüfer)

60: Datenprüfer,

64: Eingangskreis,

66: Hochgeschwindigkeitsspeicher,

68: Worterkenner, 15

72: Taktgenerator,

78: Tastenfeld

SQ: CPU

86: Zähler

88: Stromversorgungsschaltung 20

90: CPU-RAM

92: ROM

94: Anzeige-RAM

96: Rasteranzeige

98: Video-Anzeige-Formatierer 25

Hierzu 4 Blatt Zeichnungen

35

40

45

50

55

Claims (2)

1 2 Bei einem bekannten Logikanalysator (vcrgL z. B. IN- Patentansprüche: STRUCTION MANUAL des Logikanalysator 7DOl von Tektronix, Juli 1976. Seiten 2-1 bis 2-3 und 3-1 bis

1. Logikanalysator mit einer logischen Schaltung, 3-5 sowie IEEE TRANSACTIONS ON INSTRUMEN-die mehrere Komparatorelemente (22—36), welche 5 TATION AND MEASUREMENT. Vol. IM-24. No. 4. jeweils ein logisches Eingangssignal (Klemmen Dez. 1975, Seiten 353 bis 356. insbes. Fig. 4). besieht der 38—52) mit einem vorgegebenen logischen Signal Worterkenner aus einer Mehrzahl von logischen Glievergleichen und bei Obereinstimmung ein erstes dem und Schaltern zur Einstellung eines gewünschten Ausgangssignal erzeugen, sowie eine mit den Korn- logischen Musters. Jedem logischen Glied wird ein zu paratorausgängen verbundene Torschaltung (54) io erfassendes logisches Signa! und der gewünschte Iogiumfaßt. weiche ein zweites Ausgangssignal dann er- sehe Pegel vom zugeordneten Schalter zum Vergleich zeugt, wenn alle Komparatorausgänge gleichzeitig zugeführt. Die Ausgänge der Mehrzahl von logischen auftreten, dadurch gekennzeichnet, daß Toren gelangen auf ein UND-Glied (oder NAND-Glied), so daß ein Triggerimpuls auftritt, wenn die Kom-

— er einen Hauptrahmen (56) und einen mit die- 15 bination der logischen Eingangssignale mit dem über die sem über fünf Anschlußelemente (10,12,14,16, Schalter eingestellten logischen Muster übereinstimmt. 18) elektrisch verbundenen Unterrahmen (58) Es kann jedoch der Fall eintreten, daß die Warttriggeumfaßu rung von logischen Signalen gewünscht ist. deren An-

— die forsche Schaltung im Unterrahmen (58) an- zahl größer ist ais die Anzahl der Eingänge des Logikgeordnet ist und einen logischen Speicher (20) 20 anaiysaiors. Dieser Fail ist beispielsweise dann gegeben, mit Takt-, Serieneingang und Parallelausgän- wenn die auf den Datenbus angelieferten logischen Sigen, von denen jeweils einer mit einem Kompa- gnale gemessen werden sollen und die logischen Signale ratoreingang verbunden ist, aufweist, sowohl auf dem Datenbus als auch auf einem Adressen-

— im Hauptrahmen (56) synchron mit einem Takt- bus dem Worterkenner zuzuführen sind. Bei dem hersignal ein serielies logisches Signal zur Vorgabe 25 kömmlichen Logikanalysator ist jedoch die Anzahl der einer logischen Signalkombination erzeugt wird Eingänge des Worterkenners gleich der Anzahl der Ein- und beide Signale über zugeordnete Anschluß- gänge des Lcgikanalysators. Das heißt, der erste ist dem elemente (12,14) den jeweiligen Eingängen des letzteren ähnlich, abgesehen von einem meist vorhandelogischen Speichers (20) zugeführt werden, und nen Markier- bzw. Hilfseingang. Der bekannte Logikdaß 30 analysator eignet sich also nicht für den genannten

— dem Unterrahmen (58) vom Hauptrahmen (56) Zweck. Zur Abhilfe könnte daran gedacht werden, den eine Betriebsspannung sowie ein Referenzpo- Worterkenner des Logikanalysators mit zusätzlichen lotential und dem Hauptrafrnen das zweite Aus- gischen Gliedern, Schaltern und entsprechenden Eingangssignal über jeweils zugeordnete An- gangen auszustatten. Zusätzliche Schalter und Signalschlußelemente (10, 18,16) zugeführt werden. 35 eingangsklemmen benötigen jedoch für eine zuverlässige Bedienbarkeit eine zusätzliche Fläche auf einem Be-

2. Logikanalysator nach Anspruch 1, dadurch ge- dienungstableau oder dergleichen und für zusätzliche kennzeichnet, daß auch im Hauptrahmen (56) eine logische Glieder wird ebenfalls Ri. ^m benötigt, so daß logische Schaltung der genannten Art angeordnet das Gehäuse des Logikanalysators notwendigerweise ist. 40 vergrößert werden muß. Dies führt natürlich auch zu

höheren Kosten und zur Notwendigkeit, unterschicdli-

ehe Gerätetypen, beispielsweise für Benutzer zur Verfügung zu stellen, weiche die zusätzlichen Eingänge für den Worterkenner nicht benötigen.

Gegenstand der Erfindung ist ein Logikanalysator 45 Der Erfindung liegt damit die Aufgabe zugrunde, ei-

nach dem Oberbegriff des Patentanspruchs 1, mit dem nen verbesserten Logikanalysator für digitale logische

sich eine gewünschte logische Kombination eines oder Signale zu schaffen, mit dem sich die logische Kombina-

mehrerer logischer Eingangssignale feststellen läßt. tion von mehr logischen Signalen überprüfen läßt, als es

Logische Schaltkreis- und Verknüpfungstechniken der Zahl der Signaleingänge des Logikanalysators ent-

gewinnen auf dem Gebiet der Erfassung von digitalen so spricht, ohne daß das Volumen des Logikanalysators

und analogen Signalen zunehmend Bedeutung. Meßein- oder der Platzbedarf zur Unterbringung von Baugrup-

richtungen für logische Signale, z. B. Logikanalysatoren pen dadurch vergrößert werden. Insbesondere soll ein

eignen sich zur Einstellung und Fehlersuche bei digital kompakter Logikanalysator der genannten Art mit ei-

arbeitenden Geräten, beispielsweise für Computer, nem Worterkenner geschaffen werden, für den sich die

elektronische Rechner, Computerterminals sowie digi- 55 Anzahl der für die Worttriggerung maßgeblichen logi-

tale Steuer- und Überwachungssysteme. Logikanalysa- sehen Signale erhöhen läßt, ohne den Raum- oder Ko-

toren dieser Art dienen häufig dazu, einen bestimmten stenaufwand für den Logikanalysator nennenswert zu

logischen Pegel (hoch oder niedrig) sowie die zeitliche erhöhen.

Beziehung einer Mehrzahl von logischen Signalen auf Die erfindungsgemäße Lösung der gestellten Aufgaeinem Datenbus, einem Adressenbus oder an verschie- 60 be ist im Patentanspruch 1 angegeben, denen Schaltkreispunkten zu messen. Der Logikanaly- Eine vorteilhafte Ausgestaltung der Erfindung ist Gesator erfaßt dann beispielsweise eine Mehrzahl von io- genstand des Patentanspruchs 2. gischen Signalen vor einem Triggersignal und liefert ein Die Erfindung und vorteilhafte Einzelheiten werden Triggersignal, wenn die Kombination der logischen Si- nachfolgend unter bezug auf die Zeichnung in einer beignale mit einem gewünschten logischen Muster über- 65 spielsweisen Ausführungsform näher erläutert. Es zeigt einstimmt. Dieser Triggerbetrieb wird auch als »Kombi- F i g. 1 das Blockschaltbild einer nachfolgend als »Unnationstriggerung« oder »Worttriggerung« und die ent- terrahmen« bezeichneten Schaltungsgruppe gemäß der sprechende Schaltung als »Worterkenner« bezeichnet. Erfindung;