DE3019473A1

DE3019473A1 - Signalpruefgeraet

Info

Publication number: DE3019473A1
Application number: DE19803019473
Authority: DE
Inventors: Chon Hock Portland Oreg. Leow; Toshihisa Tokio/Tokyo Nagai
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1979-05-23
Filing date: 1980-05-21
Publication date: 1981-03-26
Also published as: JPS55155263A; DE3019473C2; GB2060182B; NL8002671A; CA1145475A; NL184646C; NL184646B; FR2457495A1; US4375635A; GB2060182A; FR2457495B1; JPS6039189B2

Description

BESCHREIBUNG

Gegenstand der Erfindung ist eine Signalprüfeinrichtung nach dem Oberbegriff des Patentanspruchs 1, mit der sich eine gewünschte logische Kombination eines oder mehrerer logischer Eingangssignale feststellen läßt.

Logische Schaltkreis- und Verknüpfungstechniken gewinnen auf dem Gebiet der Erfassung von digitalen und analogen Signalen zunehmend Bedeutung. Meßeinrichtungen für logische Signale, etwa logische Signalanalysierer, eignen sich beispielsweise zur Einstellung und Fehlersuche bei digital arbeitenden Geräten, beispielsweise für Computer, elektronische Rechner, Computerterminals sowie digitale Steuer- und Überwachungssysteme. Logische Analysierer dieser Art dienen häufig dazu, einen bestimmten logischen Pegel (hoch oder niedrig) sowie die zeitliche Beziehung einer Mehrzahl von logischen Signalen auf einem Datenbus, einem Adressenbus oder an verschiedenen Schaltkreispunkten zu messen. Der logische Analysierer erfaßt dann beispielsweise eine Mehrzahl von logischen Signalen vor einem Triggersignal· und liefert ein Triggersignal, wenn die Kombination der logischen Signale mit einem gewünschten logischen Muster übereinstimmt. Dieser Triggerbetrieb wird auch als "Kombinations-Triggerung" oder ^:iWort-Triggerung" und die entsprechende Schaltung als

25 "Wort-Erkenner" bezeichnet.

Bei einer Signalprüfeinrichtung, etwa einem logischen Analysierer, besteht die Worterkennungsschaltung aus einer Mehrzahl von logischen Gliedern und Schaltern zur Einstellung eines gewünschten logischen Musters. Jedem logischen Glied wird ein zu erfassendes logisches Signal und der gewünschte logische Pegel vom

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zugeordneten Schalter zum Vergleich zugeführt. Die Ausgänge der Mehrzahl von logischen Toren gelangen auf ein UND-Glied (oder NAND-Glied), so daß ein Triggerimpuls auftritt, wenn die Kombination der logischen Eingangssignale mit dem über die Schalter eingestellten logischen Muster übereinstimmt.

Es kann jedoch der Fall eintreten, daß die Kombinationstriggerung von logischen Signalen gewünscht ist, deren Anzahl größer ist als die Anzahl der Eingänge der Signalprüfeinrichtung. Dieser Fall ist beispielsweise dann gegeben, wenn die auf den Datenbus zur Messung angelieferten logischen Signale und die logischen Signale sowohl auf dem Datenbus als auch auf einem Adressenbus dem Worterkenner zuzuführen sind. Bei der herkömmlichen Signalprüfeinrichtung jedoch ist die Anzahl der Eingänge des Worterkenners gleich der Anzahl der Eingänge der Signalprüfeinrichtung, das heißt der erste ist den letzteren wegen eines meist vorhandenen Markier- bzw. Hilfseingangs ähnlich. Die bekannte Signalprüfeinrichtung eignet sich also nicht für den genannten Zweck. Zur Abhilfe könnte daran gedacht werden, den Worterkenner der Signalprüfeinrichtung mit zusätzlichen logischen Gliedern, Schaltern und entsprechenden Eingängen auszustatten. Zusätzliche Schalter und Signaleingangsklemmen benötigen jedoch für eine zuverlässige Bedienbarkeit eine zusätzliche Fläche auf einem Bedienungstableau oder dergleichen und für zusätzliche logische Glieder wird ebenfalls Raum benötigt, so daß das Gehäuse des Prüfgeräts notwendigerweise vergrößert werden muß. Dies führt natürlich auch zu höheren Kosten und zur Notwendigkeit,unterschiedliche Gerätetypen, beispielsweise für Benutzer zur Verfügung zu stellen, welche die zusätzlichen Eingänge für den Worterkenner nicht benötigen.

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Der Erfindung liegt damit die Aufgabe zugrunde, eine verbesserte Prüfeinrichtung für logische Signale zu schaffen, mit der sich die logische Kombination von mehr logischen Signalen überprüfen läßt, als der Zahl der Signaleingänge entspricht, ohne das Volumen des Geräts oder den Platzbedarf zur Unterbringung von Baugruppen zu vergrößern. Insbesondere soll ein kompaktes Prüfgerät der genannten Art mit einer Worterkennungsschaltung geschaffen werden, für die sich die Anzahl der für die Kombinationstriggerung maßgeblichen logischen Signale erhöhen läßt, ohne den Raum- oder Kostenaufwand nennenswert zu erhöhen.

Die erfindungsgemäße Lösung der gestellten Aufgabe ist in kurzer Zusammenfassung im Patentanspruch 1 angegeben. 15

Eine vorteilhafte Ausgestaltung der Erfindung ist Gegenstand des Patentanspruchs 2.

Die Erfindung und vorteilhafte Einzelheiten werden nachfolgend unter bezug auf die Zeichnung in einer beispielsweisen Ausführungsform näher erläutert. Es zeigen:

Fig. 1 das Blockschaltbild einer nachfolgend als "Unterrahmen" bezeichneten Schaltungsgruppe gemaß der Erfindung;

Fxg. 2 das Blockschaltbild eines vollständigen Ausführungsbeispiels der Erfindung; Fig. 3 das Detailschaltbild für eine Baugruppe innerhalb

des in Fig. 2 gezeigten Unterrahmens und Fig. 4 das schematische Schaltbild eines bei der Anordnung nach Fig. 2 vorhandenen Worterkenners.

Fig. 1 zeigt das Blockschaltbild einer als "Unterrahmen" bezeichneten elektronischen Baugruppe, die auch als

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Zulieferschaltung bezeichnet werden könnte. Dieser Unterrahmen umfaßt fünf Eingangsanschlüsse 10 bis 18, über die die Verbindung zu dem als "Hauptrahmen" bezeichneten Teil des Meßgeräts, etwa eines logischen Analysierers hergestellt wird. Am Anschluß TO liegt eine vom Hauptrahmen aus zugeführte Spannung für die aktiven Bauelemente des Unterrahmens und der Anschluß 18 liegt auf Masse. Ein logisches Speicherelement 20 mit Serieneingang und Parallelausgängen, etwa ein Schieberegister, erhält ein Taktsignal und ein serielles logisches Datensignal an einem Takteingang bzw. einem Dateneingang über die Anschlüsse 12 und 14 vom Hauptrahmen aus zugeführt. Die serielle Einspeisung der logischen Daten wird mit dem Taktsignal synchronisiert und besteht beispielsweise aus acht Bits zur Einstellung einer gewünschten logischen Kombination. Diese acht Bit-Seriendaten werden über das Schieberegister 20 in acht Bit-Paralleldaten umgesetzt. Ein erster Komparator 22 vergleicht den logischen Pegel einer ersten Ziffernstelle am Ausgang Q^ des Schieberegisters 20 mit einem logischen Signal auf einem NULL-Kanal am Eingang 38 und erzeugt ein Ausgangssignal, wenn die beiden zu vergleichenden logischen Pegel gleich sind. Ein zweiter Komparator 24 erzeugt ein Ausgangssignal, wenn der logische Pegel eines Eingangs 40 eines EINS-Kanals gleich ist mit dem logischen Pegel an der zweiten Stelle des Schieberegisters 20, also am Ausgang Q_ß. In ähnlicher Weise vergleichen Komparatoren 26 bis 36 die logischen Pegel an Eingängen 42 bis 52 mit den logischen Pegeln an Ausgängen Q_ bis Q_x. des Schieberegisters 20

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und jeder Komparator 26 bis 36 liefert ein Ausgangssignal, wenn die beiden jeweils zu vergleichenden logischen Pegel gleich sind. Die Ausgänge der Komperatoren 26 bis 36 beaufschlagen ein logisches Glied 54, beispielsweise ein UND-Glied, welches ein Triggersignal·

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dann erzeugt, wenn alle Ausgänge gleichzeitig auftreten. Dieses Triggersignal gelangt über den Anschluß 16 auf den Hauptrahmen. Ersichtlicherweise läßt sich also die logische Kombination oder Verknüpfung von acht logischen Signalen über nur fünf Anschlüsse zum Hauptrahmen erreichen. Da das gewünschte logische Muster durch serielle Daten bestimmt oder eingestellt werden kann, die beispielsweise über einen einfachen Schalter, etwa einen Tastenschalter zugeführt werden können, wird keine nennenswerte Fläche bzw. kaum zusätzlicher Raum für diesen Schalter benötigt.

Fig. 2 zeigt das Blockschaltbild der erfindungsgemäßen Signal-Meßvorrichtung mit den als "Hauptrahmen" 56 bezeichneten Baugruppen, wie einem logischen Analysierer, einem Sechzehn-Kanal-Hilfs- oder Unterrahmen 58, der auch als "Worterkennungsprüfer" bezeichnet wird und einem Datenprüfer 60. Der Datenprüfer 60 ist als aktiver oder passiver Acht-Kanalprüfkopf ausgelegt und seine Ausgangssignale gelangen über eine Verbindungsstrecke 62 in den Eingangskreis 64 des Hauptrahmens 56. Der Eingangskreis umfaßt Komparatoren zur Ermittlung der logischen Eingangspegel vom Datenprüfer 60, welche Eingangspegel in vorgegebene Analogpegel für TTL-, ECIi- oder ähnliche Formate umgesetzt werden, wie sie im Hauptrahmen 56 verarbeitet v/erden können. Die Ausgangssignale des Eingangskreises gelangen über eine Datenleitung 70 auf einen Hochgeschwindigkeitsspeicher 66 und Worterkenner 68. Die Eingangsdaten werden synchron zu einem von einem Taktgenerator 7 2 gelieferten Hochfrequenztakt in den Speicher 66 eingeschrieben. Zusätzliche logische Signale vom Worterkennungsprüfer 58 und von einem Kennzeichnungs- oder Markierungsanschluß 54 gelangen erforderlichenfalls auf den Worterkenner 68. Der Worterkennungsprüfer 58 und der Worterkenner 68 werden weiter unten unter bezug auf die

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Figuren 3 und 4 in Einzelheiten erläutert. Jedoch sei an dieser Stelle angemerkt, daß die zwischen dem Prüfer 58 und dem Block 68 vorhandene Verbindung 7 6 fünf Anschlüsse umfaßt und zwar unabhängig von der Anzahl der zum Prüfer 58 gelangenden Anzahl von Eingangssignalen.

Das gewünschte logische Muster für die Kombinationstriggerung oder die Triggerkombination wird an einem Tastenfeld 78 eingestellt und das von dort gelieferte

TO Signal gelangt über eine Zentralprozessor- und Chipauswahleinheit (CPÜ) 80 und den Bus 82 auf den Worterkenner 68. Ein programmierbarer Zähler 86 erhält ein Triggersignal vom Worterkenner 68, die Programminformation über die CPU 80 und den Bus 82 vom Tastenfeld 7 8 sowie das Taktsignal vom Taktgenerator 72. Aufgrund des im Hauptrahmen 56 enthaltenen programmierbaren Zählers lassen sich mit diesem Signalprüfgerät die Eingangsdaten vor dem Triggersignal bestimmen. Zählt der Zähler 86 nach dem Triggersignal· eine gewünschte Anzahl von Takt-Signalen, so gelangt von diesem Zähler 86 ein Steuersignal auf den Hochgeschwindigkeitsspeicher 66, welcher einen gewünschten Teil der Eingangsdaten übernimmt. Die im Speicher 66 enthaltenen Daten werden sodann über den Bus 82 in einen CPU-RAM 90 (RAM = Random Access Memory = Speicher mit wahlfreiem Zugriff) übertragen. Die CPU 80 verarbeitet die im CPU-RAM 90 enthaltenen Eingangsdaten entsprechend einer in einem ROM 92 (ROM = Read Only Memory= Festwertspeicher) enthaltenen Befehlsinformation, wobei ein neuer Datenblock mit einem alten Datenblock verglichen, ein gewünschtes Wort ausgewählt, anzuzeigende Daten verstärkt werden etc. Die verarbeiteten Daten werden auf einen Anzeige-RAM 94 übertragen und über einen Video-Anzeigeformatierer 98 auf einer Anzeige 96 mit Rasterabtastung angezeigt. Der Ausgang des Taktgenerators 7 2

'}!} speist jeden der angegebenen Blöcke des Hauptrahmens 56

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und ebenso ist die Stromversorgung 88 mit den einzelnen Baugruppen verbunden.

Die Fig. 3 und 4 zeigen als wesentliche Baugruppen des Hilfs- oder Unterrahmens den Worterkennungsprüfer 58 bzw. den Worterkenner 68, wobei zur Verbindungsstrecke 7 6 die Anschlüsse 10 bis 18 des Unterrahmens 5 8 bzw. die Anschlüsse 10' bis 18' des Hauptrahmens 56 gehören, die mit den Anschlüssen 10 bis 18 verbunden sind. Der Worterkennungsprüfer 58 umfaßt als wesentliche Baugruppen ein Acht-Bit-Serien/Parallel-Schieberegister 100 bis 104 als logischen Speicher mit seriellem Eingang und parallelen Ausgängen, exklusive NOR-Glieder 106 bis 112, ODER-Glieder 114 bis 120 sowie ein UND-Glied 122. Die Baugruppen 106 bis 122 sind als Komparator geschaltet. Zum Worterkenner 68 gehören Acht-Bit-Serien/Parallel-Schieberegister 124 bis 128, logische Glieder 130 bis 138 bestehend aus UND- und NOR-Gliedern, ein NAND-Glied 140 sowie die Kennzeichnungs- oder Markiereingangsschaltung 142. Die Schieberegister 100 bis 104 und 124 bis 128 können dem Typ 74LS164 der Firma Texas Instruments, die exklusiven NOR-Glieder 106 bis 112 dem Typ 74LS266, die ODER-Glieder 114 bis 120 dem Typ 74S32, die NAND-Glieder 122 bis 140 dem Typ 74S140 bzw. 74S30, das logische Glied 130 dem Typ 74S51 und die logischen Glieder 132 bis 138 können dem Typ 74S64 entsprechen.

Die aktiven Baugruppen des Unterrahmens 58 sind über die Anschlußverbindung 10'-10 mit der Stromversorgungsschaltung 88 verbunden und die Schieberegister 100 bis 104 des Unterrahmens 58 erhalten ihre Taktsignalversorgung vom Taktgenerator 72 über die Anschlußverbindung 12'-12. Das serielle logische Signal zur Einstellung eines gewünschten logischen Musters gelangt vom Bus 82 synchron mit dem Taktsignal auf den Dateneingang B des Schieberegisters 124.

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Das serielle logische Signal wird innerhalb des Schieberegisters 24 Schritt für Schritt verschoben und der Ausgang Q„ speist den Dateneingang B des Schieberegisters 128, Analog ist der Ausgang Q„ des Schieberegisters 28 mit dem Dateneingang B des Schieberegisters·126 verbunden, dessen Ausgang Q„ die Dateneingänge A-B des Schieberegisters 100 über die Datenanschlüsse 14' und 14 speist. Die Ausgänge Q und Q_H der Schieberegisters 100 und 102 sind mit den Eingängen A-B der Schieberegister 102 bzw. 104 verbunden.

Damit gelangen die ersten bis vierten logischen Pegel des logischen Seriensignals von den Ausgängen Q„ bis Q„ des Schieberegisters 104 auf die exklusiven NOR-Glieder 106,

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■ an denen die logischen Eingangssignale der Kanäle 0 bis 3 anliegen. Die Tore 106 erzeugen ein Ausgangssignal, wenn

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die logischen Eingangssignale auf den Kanälen 0 bis 3 mit den ers'ten bis vierten logischen Pegeln des logischen Seriensignals übereinstimmen, da die Ausgänge der exklusiven NOR-Glieder 106 gemeinsam als fest verdrahtetes UND-Glied verbunden sind. Die exklusiven NOR-Glieder 108 vergleichen in entsprechender Weise die logischen Eingangssignale auf den Kanälen 4 bis 7 mit dem fünften bis achten logischen Pegel des logischen Seriensignals von den Ausgängen Q_Q bis Q des Schieberegisters 104. In analoger Weise liegen an den exklusiven NOR-Gliedern 110 bis 112 die neunten bis siebzehnten logischen Pegel des logischen Seriensignals vom Schieberegister 102 sowie zum Vergleich die logischen Eingangssignale der Kanäle 8 bis 15.

Der Worterkenner gemäß der Erfindung arbeitet nach dem "Don't care"-Prinzip, das heißt es wird ein bestimmter Eingangskanal bei der Triggerkombination nicht berücksichtigt bzw. eliminiert. Die jeweils siebzehnten bis zwanzigsten logischen Pegel des logischen Seriensignals 5 an den Ausgängen Q bis Q_A des Schieberegisters 100

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werden jeweils als "Don't care"-Information (Ersatz-

n » an zeichen-Information) für die Kanäle 0 bis 3, die Kanäle

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4 bis 7, die Kanäle 8 bis 11 und die Kanäle 12 bis 15 behandelt, da an den ODER-Gliedern 114 die Ausgangssignale der exklusiven NOR-Glieder 106 bis 112 und des Schieberegisters 100 liegen. Steht beispielsweise das siebzehnte logische Signal am Ausgang Q_D des Schieberegisters 100 auf "hoch", so werden die logischen Eingänge der Kanäle Ό bis "3"für die Triggerkombination eliminiert bzw. unberücksichtigt gelassen. Da am NAND-Glied 122 die Ausgänge der ODER-Glieder 114 bis 120 liegen, liefert das Glied 122 niedrigen Signalpegel,wenn

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die Kombination der logischen Signale der Kanäle 0 bis 15 dem gewünschten logischen Muster entsprechen, das durch die ersten bis zwanzigsten logischen Pegel des logischen Seriensignals vom Bus 82 bestimmt ist. Dieser Pegel "niedrig" wird durch einen Inverter 123 invertiert und der ausgangsseitige Pegel "hoch" stellt das durch den Worterkennungsprüfer 58 erzeugte Triggersignal dar, das über die Triggeranschlüsse 16-16' auf das NAND-Glied 140 gelangt.

Der einundzwanzigste und der neunundzwanzigste logische Pegel des logischen Seriensignals an den Ausgängen Q_H der Schieberegister 126 und 128 dienen zur Einstellung des

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gewünschten logischen Pegels am Kanal 0 des Datenprüfers 60. Bei dieser Ausführungsform der Erfindung erhält der Worterkenner 68 symmetrische Ausgangssignale (Gegentaktsignale) von der Eingangsschaltung 64. Zwei UND-Gliedern A der logischen Glieder 132 und 136 werden die Ausgänge Q der Schieberegister 126 und 128 sowie ein logisches

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Gegentaktsignal auf dem Kanal 0 des Datenprüfers 60 züge-

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führt. Ist der gewünschte Pegel des Kanals 0 auf "hoch" gesetzt, so stehen die Ausgänge Q„ der Schieberegister

ti und 128 auf "niedrig" bzw. "hoch". Die UND-Glieder A der

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- 12 Logikbausteine 132 und 136 erzeugen Pegel "niedrig", wenn

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das Signal des Kanals 0 auf "hoch" bzw. auf dem gewünschten logischen Pegel steht. In ähnlicher Weise vergleichen die UND-Glieder B der logischen Tore 132 und 136 das Kanal-1-Signal mit dem zweiundzwanzigsten und dreißigsten logischen Pegel des logischen Seriensignals am Ausgang Q_ der Schieberegister 126 und 128. Entspricht die Kombination der

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logischen Signale auf den Kanälen 0 bis 3 dem gewünschten logischen Muster, so liefern die logischen Tore 132 und 136 den Ausgangspegel "hoch". Entsprechend erscheint an den logischen Gliedern 134 und 138 der Signalpegel "hoch", wenn die Kombination der logischen Signale auf den Kanälen

I' (I Ii κ

4 bis 7 dem gewünschten logischen Muster entspricht. Da für die Eingangsdaten bzw. die Setz- oder Einstelldaten symmetrische Signale verwendet werden, läßt sich das "Don't care"-Prinzip auf jeden der Kanäle des Datenprüfers 60 anwenden. Zu diesem Zweck werden die beiden UND-Glieder des gewünschten Kanals auf logischen Pegel "niedrig" gesetzt.

20

Der siebenunddreißigste und achtunddreißigste Pegelwert des logischen Seriensignals an den Ausgängen Q„ und Q„

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des Schieberegisters 124 beaufschlagt die logischen Glieder 130 für den Kennzeichnungs- oder Markierungseingang von der Schaltung 142. Daher liefert das NAND-Glied 140 den Pegel "niedrig" an den Zähler 86, wenn die Kombination der dem Worterkennungsprüfer 58, dem Datenprüfer 64 und dem Anschluß 74 zugeführten logischen Eingangspegel einem am Tastenfeld 7 8 eingegebenen gewünschten logischen 0 Muster entsprechen. Es sei ergänzt, daß der Worterkennungsprüfer 58 im Ilauptrahmen 5 6 auch fehlen kann, wenn er für bestimmte spezielle Anwendungszwecke nicht benötigt wird, über einen offenen Anschluß wird dann der Pegel "hoch" dem NAND-Glied 140 zugeführt.

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Wie sich für den Fachmann aus der obigen Beschreibung ersehen läßt ,kann man mit der erfindungsgemäßen Signalmeß- oder Prüfvorrichtung gewünschte logische Kombinationen von mehr logischen Signalen abfragen bzw. überprüfen als Kanäle am Datenprüfer vorhanden sind, ohne den Raumbedarf für das Gerät zu vergrößern, so daß sich das Gesamtgerät sehr kompakt herstellen läßt. Der Hilfs- oder Unterrahmen, also der Worterkennungsprüfer ist mit dem Hauptrahmen über lediglich fünf Anschlüsse verbunden, und zwar unabhängig von der Kanalzahl des Unterrahmens. Da sich die Dateneingabe für die gewünschte Triggerkombination über nur drei Tasten oder Schalter für Signalpegel "hoch"-"niedrig" bei Anwendung des "Don't care"-Prinzips erreichen läßt und da diese Tasten für Signale sowohl vom Datenprüfer als auch für den Worterkennungsprüfer verwendet werden, wird ein besonderer Flächen- oder Platzbedarf für zusätzliche Tasten nicht benötigt. Das über die Tasten einstellbare gewünschte logische Muster läßt sich zur Überprüfung der Einstellung auf einer Rasteranzeige 96 sichtbar machen. Zur Erleichterung der Übersicht der wesentlichen Baugruppen der erfindungsgemäßen Schaltung seien diese nochmals tabellarisch zusammengestellt:

Bezugszeichen:

20: logischer Speicher mit Serieneingang und

Parallelausgängen,

22-36: Komparator,

54: logisches Tor,

58: Hilfs- oder Unterrahmen (Worterkennungsprüfer)

60: Datenprüfer,

6 4: Eingangs schaltung,

66: Hochgeschwindigkeitsspeicher, 68: Worterkenner,

7 2 -. Taktgenerator,

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	Bezugs- ■av\ cho.n:	Tastenfeld
	78:	CPU
	80:	Zähler
5	8.6:	Stromversorgung
	88:	CPU-RAM
	90:	ROM
	92:	Anzeige-RAM
	94:	Rasteranzeige.
10	96:	Video-Anzeige-Formatierer
	98:

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Leerseite

Claims

PAT ENTAN WA LTE

TER MEER-MÜLLER-STEINMEISTER

Beim Europäischen Patentamt zugelassene Vertreter — Professional Representatives before the European Patent Office Mandatalres agrees pres !'Office europeen des brevets

Dipl.-Chem. Dr, N. ter Meer Dipl.-lng. H. Steinmeister D-8OOO MÜNCHEN 22 D-48OO BIELEFELD 1

Case: PF 2705 21. Mai 1980

TEKTRONIX, INC.

14150 South West, Karl Braun Drive,Tektronix Industrial Park, Beaverton, Oregon 97077, U.S.A.

und

SONY/TEKTRONIX CORPORATION 9-31, Kitashinagawa-5, Shinagawa-ku, Tokyo /Japan

Signalprüfgerät

Priorität: 23. Mai 1979 - Japan - No.: 63746/79

PATENTANSPRÜCHE

Signalprüfgerät mit

- einem Gerätehauptteil (Hauptrahmen 56), in dem ein Taktsignal und synchron mit diesem ein serielles logisches Signal zur Vorgabe und Einstellung einer logischen Signalkombination (Verknüpfung) erzeugt werden

gekennzeichnet durch

- ein Gerätezusatzteil (Unterrahmen 58), dessen Ausgangssignal dem Hauptrahmen zugeführt wird und das folgende Baugruppen aufweist:

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- einen logischen Speicher (20) mit Serieneingang und Parallelausgängen, dem eingangsseitig das Taktsignal (CLOCK, Klemme 12) und das serielle logische Signal vom Hauptrahmen 56 zugeführt wird, und

- Komparatorelemente (22 bis 36), die eine Mehrzahl von logischen Parallelausgangssignalen des Speichers (20) gegen eine Mehrzahl von logischen Eingangssignalen (CH_Q bis CH₇) vergleichen und ein Ausgangssignal abgeben, wenn die Kombination der Mehrzahl von logischen EingangsSignalen mit dem seriellen logischen Signal zur Einstellung der logischen Signalkombination (Verknüpfung) übereinstimmt.
2. Signalprüfgerät nach Anspruch 1, dadurch gekennzeichnet , daß der Hauptrahmen (56) des Prüfgeräts zur Aufnahme eines zu messenden bzw. zu prüfenden logischen Signals eingerichtet ist.

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