JPH01150946A

JPH01150946A - 入力信号記憶表示装置

Info

Publication number: JPH01150946A
Application number: JP62311645A
Authority: JP
Inventors: Masayuki Koyama; 児山　正之
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-12-08
Filing date: 1987-12-08
Publication date: 1989-06-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置分野に利用される。

本発明は、論理回路の状態をトレースし記憶および表示
する入力信号記憶表示装置に関する。

〔概要〕

本発明は、論理回路の複数の信号線の論理状態をサーチ
した結果の入力信号を記憶するトレースメモリ部と、表
示部と、前記入力信号があらかじめ登録されたトレース
パターンと一致したときに前記記憶動作を停止させるト
リガ信号を発生するトレーストリガ部とを含む入力信号
記憶表示装置において、前記トレーストリガ部が、あらかじめ記号列を登録して
おき前記入力信号の記号列がこの登録された記号列と一
致したときに一致信号を出力する記号列照合メモリと、
この一致信号により前記トリガ信号を出力するトリガ信
号発生回路とを含むことにより、登録されたトリガパターンの一定の順序に従って入力信
号が入力されたときに、前記記憶動作を停止させる特定
応用に適合できるようにしたものである。

〔従来の技術〕

従来、この種の入力信号記憶表示装置は、トレースメモ
リ部と、トレーストリガ部と、タイミング制御部と、表
示制御部と、表示部とを含んで構成される。そして、前
記タイミング制御部より出力される書込み信号と書込み
アドレスとに従って入力信号の値を前記トレースメモリ
部へ書き込み、前記トレーストリガ部のトリガ出力によ
り書込み信号と書込みアドレスの出力を停止し、前記表
示制御部により前記トレースメモリ部の内容を前記表示
部へ表示するようになっている。そして、前記トレース
トリガ部は、複数のトリガパターン登録レジスタと、各
トリガパターン登録レジスタごとに入力信号との比較を
行う比較器とを含んで構成され、いずれか一つのトリガ
パターンと一致する入力信号が入力されたときのみトリ
ガ信号が出力されるようになっていた。

第４図は、この従来のトレーストリガ部の一例を示すブ
ロック構成図である。第４図において、８．９および１
０はトリガパターン登録レジスタであり、それぞれトリ
ガパターンＡ、トリガパターンＢおよびトリガパターン
Ｃが登録されている。

１１．１２および１３は比較器であり、各比較器の一致
出力は論理和回路１４へ入力され、トリガ信号ｅとして
出力されるようになっている。

ここで、入力信号ａのビットパターンがＡまたはＢまた
はＣの場合に、比較器１１または１２または１３が一致
信号を出力し、トリガ信号ｅを発生する。

なお、第４図において、ｆは登録データである。

〔発明が解決しようとする問題点〕

前述した従来の入力信号記憶表示装置では、トレースト
リガ部がトリガパターン登録レジスタと比較器とによっ
て構成されているため、登録したトリガパターンでトリ
ガ信号を発生することはできても、登録したトリガパタ
ーンが一定の順番で発生したことを検出してトリガ信号
を発生させる特定応用には適合できない欠点があった。

すなわち、第４図の例で言えば、トリガパターンＡまた
はＢまたはＣでトリガ信号を発生することは可能である
が、トリガパターンＡＳＢ、Ｃでの順で入力信号を入力
したときにトリガ信号を発生し、トリガパターンＢ、Ｃ
，ＡやトリガパターンＣ，Ｂ。

Ａの順で入力したときには、トリガ信号を発生させない
という設定をすることはできない。

本発明の目的は、前記の欠点を除去することにより、登
録したトリガパターンが一定の順序で発生したときのみ
にトリガ信号を発生させる特定応用に適合できる入力信
号記憶表示装置を提供することにある。

〔問題点を解決するための手段〕

本発明は、論理回路の複数信号線の論理状態をトレース
した結果の入力信号を記憶するトレースメモリ部と、こ
のトレースメモリ部の内容を表示する表示部と、登録さ
れた特定のトリガパターンと前記入力信号とを比較しそ
の結果に応じてトリガ信号を出力するトレーストリガ部
と、前記トレースメモリ部に対して所定の書込みアドレ
スおよび書込み信号を出力し前記トレース）　ＩＪガ部
に対して所定のタイミングで比較信号を出力し前記トリ
ガ信号を受信したとき前記書込みアドレスおよび前記書
込み信号の出力を停止するタイミング制御部とを含む入
力信号記憶表示装置において、前記トレーストリガ部は
、前記複数信号線の数をＮとしＮビットを一つの記号と
して１個の記号より構成される記号列を登録しこの登録
された記号列と前記比較信号とともに入力されるＮビッ
トの記号列から構成される入力信号とを比較照合し一致
した場合に一致信号を出力する記号列照合メモリと、前
記一致信号の入力により前記トリガ信号を出力するトリ
ガ信号発生回路とを含むことを特徴とする。

〔作用〕

記号列照合メモリは、例えば順序回路とメモリとで構成
され、一つ以上の有限個の記号列が登録でき、外部から
逐次記号単位で入力される入力記号とあらかじめ登録さ
れているすべての登録記号列とを同時照合し、登録され
た記号列中のどれかと一致したときに一致信号を出力す
る。そしてこの一致信号の入力によりトリガ信号発生回
路はトリガ信号を発生する。

従って、前記トリガ信号を、入力信号のパターンの順序
があらかじめ登録されたトリガパターンの順序と一致し
たときに発生させることが可能となる。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック構成図、第２
図はそのトレース）ＩＩガ部の詳細を示すブロック構成
図である。

本実施例は、図外の論理回路の複数信号線の論理状態を
トレースした結果の入力信号ａを記憶するトレースメモ
リ部１と、このトレースメモリ部ｌの内容を表示する表
示部５と、この表示部５への表示を制御する表示制御部
４と、登録された特定のビットパターンと入力信号ａと
を比較しその結果に応じてトリガ信号ｅを出力するトレ
ーストリガ部３と、トレースメモリ部１に対して所定の
書込みアドレスｂおよび書込み信号Ｃを出力しトレース
トリガ部３に対して所定のタイミングで比較信号ｄを出
力しトリガ信号ｅを受信したとき書込みアドレスｂおよ
び書込み信号Ｃの出力を停止するタイミング制御部２と
を含んでいる。そして、トレーストリガ部３は、前記複
数信号線の数をＮとしＮビットを一つの記号として１個
の記号より構成される記号列を登録しこの登録された記
号列と比較信号ｄとともに入力されるＮビットの記号列
から構成される入力信号ａとを比較照合し一致した場合
に一致信号りを出力する記号列照合メモリ７と、一致信
号りの入力により前記トリガ信号ｅを出力するトリガ信
号発生回路１５と、入力信号ａと登録データｆとを選択
して記号列照合メモリ７へ入力するセレクタ６とを含ん
でいる。

本発明の特徴“は、第１図において、トレーストリガ部
３を、第２図に示すように記号列照合メモリ７とトリガ
信号発生回路１５とを含んで構成したことにある。

次に本実施例の動作について説明する。

第１図において、図外の論理回路の複数の信号線の論理
状態をプローブを介してトレースした結果の入力信号ａ
が、トレースメモリ部１とトレーストリガ部３へ入力さ
れる。タイミング制御部２は所定のタイミングで書込み
アドレスｂおよび書込み信号Ｃをトレースメモリ部ｌへ
入力する。トレースメモリ部１は入力された書込みアド
レスｂと書込み信号Ｃとにより、入力信号ａをメモリ上
へ記憶してゆく。また、タイミング制御部２は、書込み
信号Ｃと同期したタイミングで比較信号ｄをトレースト
リガ部３へ入力する。トレーストリガ部３は入力された
比較信号ｄのタイミングで登録された記号列のビットパ
ターンと入力信号ａとの比較を行い、入力されたビット
パターンが登録された記号列と一致した場合はトリガ信
号ｅを出力し、タイミング制御部２へ入力する。タイミ
ング制御部２はトリガ信号ｅが入力されると、トレース
メモリ部１に対して出力していた書込みアドレスｂと書
込み信号Ｃとの出力を停止する。これにより、トレース
メモリ部１の内容は固定される。

次に、表示制御部４は、トレースメモリ部１の内容を読
みとり、表示制御部４を介して表示部５へ出力し、トレ
ースメモリ部１の内容を表示する。

ここでさらに、第２図に示すトレーストリガ部３の動作
の詳細について、第３図に示すタイミングチャートを参
照して説明する。第２図において、記号列照合メモリ７
は、順序回路とメモリより構成され、少なくとも一つの
有限個の記号列が登録可能で、外部から逐次記号単位で
入力される入力記号列と、登録されているすべての登録
記号列とを同時に照合し、登録された記号列中のいずれ
かと一致した場合に、一致信号りと一致した登録記号列
の登録アドレスとを出力する手段を有している。（山田
等、「文字列検索ＬＳ　ＩＪ電子情報通信学会技術研究
報告ｖｏ１．８７　ＣＡＳ８７−２５１９８７年５月２
９日、参照）。

まず、記号列照合メモリ７への記号列登録時には、セレ
クタ６にて登録データ側を選び、登録信号ｇとともに登
録データｆを入力する。第２図では、トリガパターンＡ
、Ｂ、Ｃ，Ｄ、Ｅの順に記号の登録を行った状態を示し
ている。次に、入力信号ａとの比較時には、セレクタ６
は入力信号側を選択する。入力信号ａがトリガパターン
ＡＳＢ、Ｃ，ＤＳＥの順に入力された場合のタイムチャ
ートは第３図に示すようになる。記号列照合メモリ７に
おいては、タイミング制御部２から出力される比較信号
ｄのタイミングに従って登録データｆと入力信号ａとの
比較を行い、入力信号ａのトリガパターンＡ、Ｂ、Ｃ５
ＤＳＥの順序が、登録記号列ＡＳＢ、Ｃ，Ｄ、Ｅと一致
したときのみ一致信号りを出力する。この一致信号りが
トリガ信号発生回路１５へ入力され、トリガ信号発生回
路１５はトレーストリガ部３へのトリガ信号ｅを出力す
る。

このトリが信号ｅはタイミング制御部２へ入力され、ト
レースメモリ部１の書込み動作が停止される。

〔発明の効果〕

以上説明したように、本発明によれば、トレーストリガ
部が、記号列照合メモリおよびトリガ信号発生回路を含
むことにより、トレーストリガ部に登録した記号列に一
致するように入力信号が時系列的に所定のとおりに連続
して変化した場合のみトリガ信号を出力する、特定用途
に適合する入力信号記憶表示装置を得ることができ、そ
の効果は大である。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図。第２図はそのトレーストリガ部の詳細を示すブロック構
成図。第３図はその動作タイミングチャート。第４図は従来例のトレーストリガ部を示すブロック構成
図。１・・・トレースメモリ部、２・・・タイミング制御部
、３・・・トレーストリガ部、４・・・表示制御部、５
・・・表示部、６・・・セレクタ、７・・・記号列照合
メモリ、８．９．１０・・・トリガパターン登録レジス
タ、１１．１２．１３・・・比較器、１４・・・論理和
回路、１５・・・トリガ信号発生回路、ａ・・・入力信
号、ｂ・・・書込みアドレス、Ｃ・・・書込み信号、ｄ
・・・比較信号、ｅ・・・トリガ信号、ｆ・・・登録デ
ータ、ｇ・・・登録信号、ｈ・・・一致信号。

Claims

【特許請求の範囲】

（１）論理回路の複数信号線の論理状態をトレースした
結果の入力信号を記憶するトレースメモリ部（１）と、
このトレースメモリ部の内容を表示する表示部（５）と
、登録された特定のトリガパターンと前記入力信号とを
比較しその結果に応じてトリガ信号を出力するトレース
トリガ部（３）と、前記トレースメモリ部に対して所定
の書込みアドレスおよび書込み信号を出力し前記トレー
ストリガ部に対して所定のタイミングで比較信号を出力
し前記トリガ信号を受信したとき前記書込みアドレスお
よび前記書込み信号の出力を停止するタイミング制御部
（２）とを含む入力信号記憶表示装置において、前記トレーストリガ部は、前記複数信号線の数をＮとしＮビットを一つの記号とし
てｌ個の記号より構成される記号列を登録しこの登録さ
れた記号列と前記比較信号とともに入力されるＮビット
の記号列から構成される入力信号とを比較照合し一致し
た場合に一致信号を出力する記号列照合メモリ（７）と
、前記一致信号の入力により前記トリガ信号を出力する
トリガ信号発生回路（１５）とを含むことを特徴とする入力信号記憶表示装置。