SU985793A1 - Устройство дл преобразовани кодов с одного зыка на другой - Google Patents

Description

Изобретение относитс  к вычислительной технике и может быть испольп зовано в системах преобразовани  и обработки информации, в частности в системах с диалоговым режимом разработки , отладки и выполнени  программ , в аппаратных преобразовател х (эмул торах , интерпретаторах и V т. п.), а также а вычислительных системах с  зыком высокого уровн . Известно устройство, которое содержит последовательно включенные де шифратор, блок пам ти слов выходного  зыка и регистр выдачи, первый выход которого подключен к выходу устройства , первый информационный вход устройства через блок элементов И подключен к входу приемного регистра второй информационный вход устройств подключен к первому входу первого элемента И и второму выходу блока элементов И f1. Недостатком этого устройства  вл етс  низка  достоверность информации, обусловленна  отсутствием контрол  функционировани , и ограниченные функциональные возможности из-за ограниченного класса возможных преобразований слов входного  зыка в слова выходного  зыка (только взаимно однозначное преобразование слов выходного  зыка , либо преобразование слова входного  зыка в фиксированную последовательность слов выходного  зыка). Известно устройство, которое содержит регистр приема, регистр управлени  , элемент НЕ, блок элементов И, в котором выходы регистра приема соединены через дешифратор с входами блока пам ти, перва  группа выходов которого соединена через регистр выдачи с выходами .устройства С 2 J. Недостатками указанного устройства  вл ютс  низкие функциональные возможности устройства, обусловленные ограниченным классом преобразований слов входного  зыка, большим временем преобразовани , а также отсутствием контрол  правильности преобразовани  8 последовательность кодов выходного  зыка. Кроме того, устройству присуща и низка  экономичность, обусловленна  большим объемом блока пам ти слов выходного  зыка, в котором дл  каждого входного слова записана.соответствующа  последовательность слов на выходном  зыке, Поэтому если одно и тоже слово (оператор) выходного  зыка присутствует в нескольких последовательност х , эквивалентных различным входным словам, то данное слово (оператор ) должно быть записано в блоке пам ти несколько раз.Эт приводит к большой избыточности информации в блоке пам ти и как следствие - к снижению его экономичности . I Наиболее близким к предлагаемому по технической сущности  вл етс  уст ройство, содержащее дешифратор, выхо которого соединен с входом блока пам ти, первый выход которого подключен к входу регистра выдачи, первый выход которого подключен к выход устройства, регистр приема, первый вход которого соединен с выходом пер вого блока элементов И, первые входы которого соединены с первым информационным входом устройства, тактовый вход которого подключен к первому входу первого элемента И и к вторым входам элементов И первого блока, блок выбора режима, первый вход которого и первый вход второго блока элементов И соединены с выходом приемного регистра, второй вход-блока выбора режима  вл етс  вторым инфор мационным входом устройства, второй вход второго блока элементов И подключен к выходу первого элемента за держки , выход второго блока элементов И подключен к первому входу модификатора адреса, второй вход кото рого соединен с вторым выходом регистра выдачи, третий вход модификатора адреса соединен с первым вых дом блока выбора режима, выход модификатора адреса через регистр адреса соединен с входом дешифратора адреса, управл ющий вход которого соединен с выходом первого элемента 3 И, второй выход блока пам ти слов выходного  зыка подключен к счетному входу счетчика, выход третьего элемента И подключен к третьему входу первого блока элементов И и к входам первого элемента задержки, выход элемента НЕ соединен с вторым входом первого элемента И ГЗ. Недостатками указанного устройства  вл ютс  узкие функциональные возможности,не позвол ющие достигнуть требуемой производительности, и низка  достоверность информации. Ограниченность функциональных возможностей объ сн етс  следующим. Устройство дл  преобразовани  кодов может использоватьс  в вычислительных системах 1ВС ) в режимах компил ции , интерпретации и эмул ции, В режиме компил ции осуществл етс  ввод текста на исходном (входном )  зыке в устройство хранени  информации системы обработки информации. После ввода текста производитс  его преобразование в некоторый объективный (внутренний )код системы с помощью программных (например, как в указанном устройстве ) средств. Далее выполн етс  синтаксический контроль текста в соответствии с правилами реализуемых  зыков. Выполнение программы , заданной текстом, возможно только после полного окончани  процесса трансл ции. Наиболее перспективным в современных системах с разделением времени  вл етс  режим интерпретации, который позвол ет оперативно выполн ть задани  в системе, В режиме интерпретации параллельно с вводом информации в систему осуществл етс  анализ текста иа уровне законченных синтаксических конструкций, например операторов входного  зыка. Однако исходный (входной ) текст может быть запущен на выполнение только после окончани  его преобразовани  целиком в текст на выходном  зыке. Очевидным недостатком описанных режимов трансл ции, компил ции и интерпретации  вл етс  большое врем  выполнени  задани . Однако весьма существенного повышени  эффективности производительности системы можно достичь, если ввод, анализ и реализацию входного текса проводить параллельно (одновременно ). Этот режим называетс  шаговой интерпретацией.Он позвол ет повысить скоростьвыполнени  задани  пользовател  и снизить трудоемкость процесса отладки путем возможности осуществлени  параллельного ввода программы и исходных данных и анализа (оперативного) результатов выполнени . Однако дл  реализации данного режима преобразовани  входных слов устройство должно содержать элементы и средства дл  управлени  процессом преобразовани  информации в зависимости от хода реализации задани , т.е. на основании оперативного анализа значений логических условий . Ввиду того, что в схеме известного устройства отсутствуют такие элементы и средства, оно не может реали зовать режим шаговой интерпретации. Это обсто тельство ограничивает функ циональные возможности устройства. Низка  достоверность информации, выдаваемой устройством, обусловлена отсутствием контрол  функционировани . в этих услови х ошибка при формировании адреса в последовательност слов выходного  зыка приводит к искажению хода и, следовательно, результатов процесса преобразовани , которые могут быть обнаружены по кос венным признакам только на более поздних этапах работы устройства. Цель изобретени  - повышение производительности и достоверности работы устройства. Поставленна  цель достигаетс  тем что в устройство, содержащее дешифратор адреса, выход которого соединей с входом блока пам ти слов выход ного  зыка, первый выход которого подключен к входу регистра выдачи, первый выход которого подключен к вы ходу устройства , регистр приема, пер вый вход которого соединен с выходом первого блока элементов И, первый вход которого соединен с первым информационным входом устройства, такт вый вход устройства подключен к первому входу первого элемента И и к второму входу первого блока элементов И, блок выбора режима, первый вход которого и первый вход второго блока элементов И соединены с выходом регистра приема, второй вход блока выбора режима  вл етс  вторым информационным входом устройства, вт рой вход второго блока элементов И подключен к выходу первого элемента задержки, выход второго блока элементов И подключен к первому входу модификатора адреса, второй вход которого соединен с вторым выходом регистра выдачи,-третий вход модификатора адреса подключен к первому выходу блока выбора режима, выход модификатора адреса через регистр адреса соединен с информационным входом дешифратора адреса, управл ющий вход которого соединен с выходом первого элемента И, второй выход блока пам ти слое выходного  зыка подключен к счетному входу счетчика, второй, третий элементы И, элемент НЕ, выход которого соединен с вторым входом первого элемента И, выход третьего элемента И соединен с третьим входом первого блока элементов И и входом первого элемента задержки, введены регистр логических условий, преобразователь кодов, блок сравнени , второй элемент задержки, триггер блокировки , блок разро ени  преобразовани , причем третий имформационный вход устройства соединен с первым входом регистра логических условий, выход которого соединен с четвертым входом модификатора адреса и с первым входом преобразовател  кодов, второй вход которого соединен с вторым выходом блока выбора .режима, третий вход,преобразовател  кодов соединен с выходом регистра приема, а выход - с первым входом блока сравнени  второй вход которого подключен к выходу счетчика, вход установки в нуль которого подключен к выходу второго элемента задержки, первому входу второго элемента И, входу установки в нуль регистра ло1;-ических условий и первому входу блока разрешени  преобразовани , второй вход которого соединен с тактовым входом устройства , выход - с первым входом третьего элемента И, второй вход которого сое, динен с вторым входом второго элемента И и нулевым выходом триггера блокировки, единичный вход которого подключен к выходу блока сравнени , управл ющий вход которого соединен с третьим выходом блока пам ти слое выходного  зыка, входом второго элемента задержки и входом установки в нуль регистра приема. Блок выбора режима в устройстве содержит дешифратор, узел пам ти. регистр, причем вход узла пам ти соединен с выходом дешифратора, первый и второй входы которого  вл ютс  соответственно лервым и вторым входами блока, вход регистра соединен с выходом узла пам ти, выходы регистра  вл ютс  соответственно пер вым и вторым выходами блока. Модификатор адреса содержит четыре группы элементов И, три группы элементов ИЛИ, две группы элементов суммы по модулю два, элемент НЕ примем первые входы элементов И пер вой группы и первые входы элементов суммы по модулю два первой группы соединены с первым входом модификатора , второй вход которого соединен с вторыми входами элементов суммы по модулю два первой группы, с первыми входами элементов суммы по модулю два второй группы и с первыми входами элементов И второй груп-. пы, вторые входы которых соединены с выходом элемента НЕ, вход которого соединен с третьим входом модификатора и вторыми входами элементов И первой группы, выходы которых соединены соответственно с первыми вхо дами элементов ИЛИ первой, второй и третьей группы, выходы элементов суммы по модулю два первой группы соединены соответственно с первыми входами элементов И третьей группы, вторые входы которых соединены с вы ход-ом элемента НЕ и с первыми входами элементов И четвертой группы, вторые входы которых подключены соответственно к выходам элементов су мы по .модулю .два второй группы, вто рые входы которых соединены с четвертым входом модификатора, выход . которого соединен с выходами элемен тов ИЛИ первой, второй и третьей групп, вторые входы которых соединены с выходами элементов И второй, третьей и четвертой групп. Преобразователь кодов в устройстве содержит две группы элементов суммы по модулю два, причем первые входы элементов суммы по модулю два первой группы соединены с первым . входом преобразовател , второй вход которого соединен с первыми входами элементов суммы по модулю два второ группы и вторыми входами элементов суммы по модулю два первой группы, третий вход преобразовател  соедине с третьими входами,элементов суммы модулю два второй группы, а выходы элементов суммы по модулю два первой и второй групп соединены с выходом преобразовател . Блок разрешени  преобразовани  в устройстве содержит триггер подготовки , элемент И, два элемента ИЛИ, три одновибратора, причем первый вход элемента И соединен с первым входом блока, второй вход которого соединен с единичным входом триггера подготовки , единичный выход которого соединен с вторым входом элемента И и через первый одновибратор с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом элемента И, а выход - со счетным входом триггера управлени , единичный выход которого через второй одновибратор соединен с первым входом второго элемента ИЛИ, второй вход которого сое-, динен с выходом третьего одновибратора , вход которого соединен с нулевым выходом триггера управлени , выход второго элемента ИЛИ  вл етс  выходом блока. Сущность изобретени  состоит в следующем. Дл  реализации режима шаговой интерпретации в устройство введен регистр логических условий, на вход которого поступают логические услови  , идентифицирующие ход преобразовани . Информаци  с выхода этого регистра поступает на модификатор адреса и позвол ет формировать только ту ветвь последовательности слов выходного  зыка, котора  соответствует действительному ходу процесса преобразовани . Кроме того, на вход модификатора адреса поступает входное слово, что позвол ет использовать одни и те же слова выходного  зыка в различных словах входного  зыка. Это, в свою очередь, повышает экономичность устройства за счет сокращени  пам ти слов выходного  зыка . Ресурс пам ти может быть использован дл  вспомогательных операций , например дл  микрокоманд диагностировани  устройства. Дл  повышени  достоверности информации , что особенно важно в режиме шаговой интерпретации, поскольку выдача результатов происходит параллельно с преобразованием информации , устройство дополнительно содержит преобразователь кодов, блок сравнени , второй элемент задержки и триггер блокировки. Суть предлагаемого метода повышени  достоверности информации состоит в том, что по око чании преобразовани  любой последевательности входного  зыка в последовательность выходного  зыка произ водитс  проверка соответстви  длины выходной последовательности заданно Дл  этого в процессе работы устройства счетчиком производитс  подсчет количества выдаваемых кодов. Количество выданных слов выходного  зык в конце преобразовани  сравниваетс  с заданным, сформированным преобразователем кодов. Введение регистра логических условий обусловлено необходимостью идентификации ветви преобразовани . Введение преобразовател  кодов позвол ет формировать код длины заданной .последовательности слов выходного  зыка. Введение блока сравнени  вызвано необходимостью формировани  сигнала ошибки при несоответствии заданной длины последовательности слов выходного  зыка и реальной длины по следовательности, котора  получилас в результате преобразовани . Введение триггера блокировки поз вол ет осуществить блокировку процесса преобразовани  кодов входного  зыка на том входном слове, на котором обнаружено несоответствие дли ны выходной последовательности за-данной . Введение второго элемента задерж ки обусловлено необходимостью после выполнени  преобразовани  очередного слова и сравнени  кодов длин выходной последовательности заданной произвести обнуление счетчика и регист ра логических условий. Введение блока разрешени  преобразовани  позвол ет осуществить - запись очередного входного слова в при емный регистр только в том случае, .если предыдущее слово входного  зыка прошло процесс преобразовани . На фиг. 1 представлена функциональна  схема устройства; на фиг.2то же, модификатора адреса; на фиг.З то же, блока выбора режима; на фиг. то же,блока разрешени  преобразовани ; на фиг. 5 - то же, преобразова тел  кодов; на фиг. 6 - то же,блока сравнени . 310 Устройство содержит информационный вход 1; блок 2 элементов И регистр 3 приема; информационный,вход блок 5 выбора режима; элемент 6 задержки; блок 7 элементов И, регистр 8 адреса; дешифратор 9 адреса, блок 10 пам ти слов выходного  зыка; управл ющие разр ды 11 и 12, поле 13 информации и косвенного адреса следующего слова И; регистр k выдачи., содержащий поле 15 косвенного адреса и поле 16 выходного с:лова; выход 17i управл ющий вход 18; регистр 19 логических условий; модификатор 20 адреса; счетчик 21, преобразователь 22 кодов; блок 23 сравнени ; элемент 2 задержкиi триггер 25 блокировки; тактовый вход 26; элементы И 27 и 28J элемент НЕ 295 блок 30 разрешени  преобразовани ; элемент И 3U вход 32 кода входного слова; выход 33 кода признака длины выходной последо вательности; выход З признака вида преобразовани ; вход 35 модификатора адреса; входы 36-38 модификатора адреса; выход 39 модификатора адреса; входы преобразовател  кодов; выход 3 преобразовател  кодов; входы 4 и 5 блока разрешени  преобразовани ; выход () блока разрешени  преобразовани ; группа элементов И И 47-1- 7п; группа элементов суммы по модулю два элемент НЕ «tj; группа элементов суммы по модулю два 50 - 50е; группы элементов И 51 группы элементов ИЛИ 52 j; узел 52 пам ти, регистр 53. имеющий поле 5 признака длины выходной последовательности и поле 55 признака вида преобразовани ; дешифратор 5б; триггер 57 подготовки; одновибратор 58; элемент И 59 элемент ИЛИ 60; триггер 61 управлени ; одновибраторы б2 и 63| элемент ИЛИ 6 ; группы элементов суммы по модулю два б5, 66 66g; схема 67 сравнени , элемент НЕ 68 и элемент И б9. На информационный вход 1 устройства поступают слова входного  зыка . На информационный вход устройства поступают признаки входного  зыка, которые определ ют правила преобразовани . На вход .18 устройства поступают сигналы логических условий, которые характеризуют ход вычислительного процесса в основном режиме работы устройства - режиме шаговой интерпретации. Работа устройства возможна в трех режимах. Первый режим преобразовани  - ре жим, когда длина входной последовательности слов совпадает с длиной выходной последовательности, а каж,дое слово входного  зыка соответствует определенному слову выходного  зыка режим взаимно однозначного преобразовани  ) или так называемый режим один к одному. Второй режим преобразовани  - ре жим, когда длина входной последовательности слов меньше длины выходно последовательности или, так называемый режим один в несколько. Третий режим преобразовани  - ре жим, когда длина входной последовательности слов больше длины выходно последовательности или, так называемый режим несколько в один. Третий режим преобразовани ,може быть сведен ко второму, так как некоторые слова выходного  зыка могут быть пустыми. По этой причине рассмотрим работу устройства в указанных двух первых режимах: режиме вза имно однозначного преобразовани  (О-режим) и режиме отсутстви  взаим но однозначного преобразовани  Нрежим ). Работа устройства в 0-режиме. В исходном состо нии все элементы пам ти устройства наход тс  в нулевом состо нии. Первый тактовый импульс с входа 26 устройства поступает на вход 4 блока 30 разрешени  преобразовани  и перебрасывает триггер 57 в единич ное состо ние. Сигнал с единичного выхода триггера 57 через одновибрат 58 и элемент ИЛИ 60 перебрасывает триггер 61 в единичное состо ние, а также подготавливаетс  элемент И 59 дл  выдачи управл ющих сигналов на преобразование очередных слов входного  зыка после окончани  преобразовани  предыдущих. Сигнал с единичного выхода триггера б1 через одновибратор б2 и эле мент ИЛИ 6 с выхода +6 блока 30 по ступает на вход блока 2 элементов И и разрешает по тактовому импульсу, поступающему на вход блока 2, осуществить запись слова входного  зыка с информационного входа 1 на регистр 3 приема. 3.12 До окончани  процесса преобразовани  первого входного слова блок . 2 элементов И закрыт дл  прохождени  очередных входных слов, так как триггер.61 остаетс  в единичном состо нии и на выходе элемента ИЛИ б отсутствует управл ющий сигнал на запись в регистр 3 приема очередного входного слова с входа 1. С выхода регистра 3 приема входное слово поступает на дешифратор 5б блока 5 выбора режима. На основании информации о входном  зыке, поступающей с информационного входа k устройства, дешифратор 5б выбирает в узле 52 пам ти код, содержащий признак (характеристику ) длины последовательности выходного  зыка и признак вида преобразовани , которые записываютс  соответственно в пол  и 55 регистра 53Признак длины выходной последовательности поступает на вход 1 преобразовател  22 кодов, где участвует в выработке заданной длины выходной последовательности в зависимости от кода входного слова, поступающего на вход ЦО преобразовател  22 и кода преобразовани  данного входного слова в зависимости от логических условий, поступающих на вход i)2) . Признак вида преобразовани  входного слова (и;)управл ет модификатором 20 адреса О, если реализуетс  вдаимно однозначное преобразование слова входного  зыка в слово выходного  зыка, т.е. реализуетс  процесс u преобразовани  один к одному , 1, если реализован процесс преобразовани  один в несколько или несколько в .один. Если осуществл етс  взаимно однозначное преобразование входного слова, т.е. реализуетс  процесс преобразовани  один к одному, адрес выходного слова однозначно определ етс  кодом входного слова. В этом случае признак вида преобразовани , имеющий единичное значение поступает на вход 35 модификатора адреса 20, на вход 36 которого поступает код входного слова, котррый однозначно определ ет адрес слова выходного  зыка. Код адреса слова выходного зыка сформированный на группе элементов И . - 7„1 поступает через группы элементов ИЛИ 52j на выход 39 модификатора адреса 20. Одновременно с этим разрешающий сигнал на взаимно однозначное преобразование входного слова через элемент НЕ kS запрещает модификацию адреса от косвенного адреса следующе го выходного слова, кода логических условий и кода входного слова. Элемент 6 задержки необходим дл  задержки первого тактового импульса на врем  , необходимое дл  записивxo ного слова в регистр 3 приема и.частичного преобразовани  информации в блоке 5 выбора режима. Код адреса выходного слова с выхода 39 модификатора 20: поступает на регистр адреса и через дешифратор 9 адреса производит опрос блока 10 па м ти слов выходного  зыка. Так как.процесс преобразовани  не закончен, то сигнал с выхода элемента И 28 через элемент НЕ 29 разрешит прохождение тактовых импульсов на управл ющий вход дешифратора Э-с тактового входа 2б устройства через элемент И 27. По очередному импульсу происходит считывание дешифратором 9 адреса сло ва из блока 10 пам ти слов выходного  зыка по адресу сформированному, моди фикатором 20 адреса, на основе инфор мации кода входного слова и признака вида преобразовани . С выхода 11 блока пам ти управл ю щий сигнал увеличивает на единицу содержимое счетчика 21, а код-с выхода 17 запи-сываетс . в регистр 1 выдачи, в поле 15 которого записываетс  в регистр 1A выдачи, в поле 15 которого записываетс  косвенный адрес следующего выходного слова (дл  рассматриваемого режима работы он будет, нулевым ), а в поле 16 - слово выходного  зыка. Слово выходного  зы ка с пол  16 «поступает на выход 17 устройства. После выдачй слова выходного  зыка с пол  13 блока 10 пам ти выдаетс  сигнал окончани  процесса преобразовани  слова входного  зыка. Дангный сигнал,поступа  на управл ющий вход блока 23 ср-авнени , разрешает осуществить сравнение заданной вы:)од ной последовательности., сформированной на преобразователе 22 кодов, с выданной выходной последовательностью , длина которой подсчитана счетчиком 21. Если код, записанный в счетчике 21, не совпадает с кодом, сформированным на преобразователе 22 кодов, то-блок 23 вь1дает сигнал, который перебросит триггер 25 блокировки в единичное состо ние. Кроме.того, сигнал с выхода полч 13 блока 10 установит в нулевое состо ние регистр 3 приема, а через второй элемент 2t задержки - счетчик 21. На выходе элемента И 28 по вл етс  сигнал, который через элемент НЕ 29 запрещает подачу тактовых импульсов на управл ющий вход дешифратора 9 адреса дл  опроса блока 10 пам ти. Одновременно с этим сигнал окончани  процесса преобразовани  входного слова поступает на вход 5 блока 30 . разрешени  прербравовани . На выходе элемента И 59 по вл етс  сигнал , который через элемент ИЛИ 60 перебросит триггер 61 в противоположное состо ние (нулевое). Сигнал с нулевого выхода триггера 61 через одновибратор 62 и элемент ИЛИ 64 разрешит запись очередного слова входного  зыка с информационного входа 1 на регистр .3 приема. Далее процесс взаимно однозначного преобразовани  слов входного  зыка продолжаетс  аналогично описанному . Заканчиваетс  процесс преобразовани  последовательности слов входного  зыка в выходную последовательность путем окончани  поступлени  слов входного  зыка на информационный вход 1 устройства, признаков преобразовани  на информационный вход Ц и тактовых импульсов на тактовый вход 2б устройства. Работа устройства в Н-режиме. Если записанное в регистр 3 приема входное слово требуетс  преобраг зовать в некоторую последовательность слов выходного  зыка, то в поле 5 регистра 53 записываетс  значение признака длины последовательности выходного  зык. В поле 55 формируетс  признак вида преобразовани  {в данном случае w 0) . . Первое слово входного  зыка, поступившее через второй блок 7 элементов И, определ ет адрес первого ело- 15 ва выходного  зыка на группах элементов И 51.j 513, который по. разрешающему сигналу с выхода элемента НЕ 49 и через группы элементов ИЛИ 52 - 525 подаетс  на выход 39 модификатора 20 адреса, а с него на вход регистра 8 адреса, . Дешифратор 9 адреса осуществл ет выборки слова из блока 10 пам ти ана логично рассмотренному дл  0-режима С блока 10 пам ти в пол  регистра выдачи поступает информаци . В поле 15 записываетс  косвенный адрес следующего слова выходного  зыка , а в поле 16 самб слово, которое поступает на вход 17 устройства. По мере выдачи слов выходного  зы ка на выход 17 устройства, содержимое счетчика 21 увеличиваетс  за счет подачи на его счетный вход сиг нала с выхода пол  11 блока 10 пам ти . С поступлением кода косвенного адреса следующего входного слова на вход 37 произойдет модификаци  кода адреса. В общем случае код адреса состои из посто нной и переменной части. Посто нна  часть кода образуетс  некоторыми разр дами кода косвенного адреса и формируетс  на группе элементов И 5 . Переменна  часть кода адреса образуетс  путем маскировани  определенных разр дов кода косвенного адреса кодами входного слова на группе элементов суммы по модулю два Ц8 и кодами логических условий на группе элементов суммы по модулю два 50 е- Переменна  часть кода адреса формируетс , таким образом,, на группах элементов.И соответствен но 512 513 Так как устройство функционирует в режиме шаговой интерпретации, то при формировании адреса очередного слова выходного  зыка учитываютс  сигналы значений логических условий которые хран тс  в регистре 13 и поступают на вход 37 модификатора 2 адреса. Это позвол ет в случае ветвлени  алгоритма оперативно формировать неальтернативные ветви алгоритма , а именно ту, котора  должна реализоватьс  в данном случае. Таким образом, в процессе преобразовани  косвенный код адреса следующего выходного слова модифи циру3 етс  на основе информации о входном слове и значени х логических условий . Слова выходного  зыка подаютс  на выход 17 устройства. С этого выхода информаци  может записыватьс  во внешний блок пам ти , откуда будет производитьс  считывание во врем  реализации алгоритма (.программы). В режиме шаговой интерпретации в промежуточном хранении информации необходимости нет, поэтому непосредственно с выхода 17 .выходные последовательности могут подаватьс  на объект управлени , ответные сигналы которого поступают через вход 18 на регистр 19 логических условий. Некоторые слова выходного  зыка могут быть и пустыми, если признак длины входной последовательности превосходит признак (атрибут) длины выходной последовательности, т.е. в случае преобразовани  несколько в один. Така  ситуаци  возможна, например при ретрансл ции  зыков. Устройство функционирует до окончани  выдачи текущей выходной последовательности . В момент завершени  последовательности выдаетс  последнее слово выходного  зыка с выхода пол  13 блока 10 пам ти, которое поступает в регистр 1й выдачи. С выхода 17 выдаетс  последнее слово данной выходной, последовательности, а в свободном поле 15 записан нулевой код косвенного адреса. В процессе выдачи с регистра It слов выходного  зыка в зависимости от поступающих логических условий с регистра 19, поступающих на вход k2 преобразовател  22 кодов, происходит модификаци  кода признака длины выходной последовательности. Модификаци  кода длины выходной последовательности происходит при идентификации ветви преобразовани . Код длины выходной последовательности определ етс  кодом выходного слова, поступающего на вход tO, кодом признака длины выходной последовательности , поступающего на вход 1 и кодом логических условий, поступающих на вход k2 преобразовател  22 кодов. При этом код длины выходной последовательности состоит из посто нной и переменной частей. Посто нна  часть кода формируетс  на группе элементов суммы по модулю два 53 из кода признака длины выходной последовательности и кода входного слова. Необходимость учета кода входного слова объ сн етс  тем, что возможны случаи, когда разным входным словам соответствуют одинаковые признаки длин, сост  щие из. различных выходных последовательностей , определ емых значени  логических условий. Переменна  часть кода определ ет кодом логических условий путем маскировани  определенных разр дов в зависимости от хода процесса преобразовани , После поступлени  последнего логического услови , однозначно определ ющего ветвь преобразовани  на выходе tS преобразовател  22 кодов, формируете код заданной выходной последовательности, который поступает на вход блока 23 сравнени . На другой вход блока 23 с выхода счетчика 21 подаетс  код действител ной длины выходной последовательности . После окончани  процесса выдачи слов выходного  зыка.по сигналу с управл ющего разр да 12 блока 10 па м ти происходит сравнение информации блоком 23. Этот же сигнал устанавли вает регистр 3 приема в нулевое состо ние , а также через элемент 24 заде жки счетчик 21 и регистр 19 логически условий. Кроме того, через элемент И 28 и элемент НЕ 29 сигнал запрещает подачу тактовых импульсов через элемент И 27 на управл ющий вход дешифратора 9- Этот же сигнал поступает на вход kS блока 30 разрешени  преобразовани  и если преобразование прошло нормально, то сигнал через элемент И 31 поступает на вход блока 2 элементов И. Происходит запись очередного слова входного  зыка и .работа устройства происходит аналогично описанному. Если код текущей последовательности не совпадает с кодом заданной блок 23 выдаст сигнал и триггер 25 заблокирует работу устройства на том слове, преобразование которого в выходную последовательность прошло неверно. Таким образом, рассмотренное устройство дает возможность реализации самого производительного режима преобразовани  - шаговой интерпретации 3 18 изобретени  Формула 1. Устройство дл  преобразовани  кодов с одного  зыка на другой, содержащее дешифратор адреса, выход которого соединен с входом блока пам ти слов выходного  зыка, первый выход которого подключен к входу регистра выдачи, первый выход которого подключен к выходу устройства, регистр приема, первый вход которого соединен с выходом первого блока элвментов И, первый вход которого соединен с первым информационным входом устройства, тактовый вход устройства подключен к первому входу первого элемента И и к второму входу первого блока элементов И, блок выбора режима , первый вход которого и первый вход второго блока элементов И соединены с выходом регистра приема, второй вход блока выбора режима  вл етс  вторым информационным входом устройства, второй вход второго блока элементов И подключен к выходу первого элемента задержки, выход второго блока элементов И подключен к первому входу модификатора адреса, второй вход которого соединен с втсш рым выходом регистра.выдачи, третий вход модификатора адреса подключен к первому выходу блока выбора режима , выход модификатора адреса через регистр адреса соединен с информационным входом дешифратора адреса, управл ющий вход .которого соединен с выходом первого элемента И, второй выход блока пам ти слов выходного  зыка подключен к счетному входу счетчика, второй, третий элементы И, элемент НЕ, выход которого соединен с вторым входом первого элемента И, выход третьего элемента И соединен с третьим входом первого блока элементов И и входом первого элемента задержки, отличающеес  тем, что, с целью повышени  производительности и достоверности, в него введены регистр логических условий , преобразователь кодов, блок сравнени , второй элемент задержки, триггер блокировки, блок разрешени  преобразовани , причем третий инфорг мационный вход устройства соединен с первым входом регистра логических условий, выход которого соединен с четвертым входом модификатора адреса 19 и с первым входом преобразовател  кодов, второй вход которого соединен с вторым выходом блока выбора режима третий вход преобразовател  кодов соединен с выходом регистра прие.ма, а выход- с первым входом блока срав нени  , второй вход которого подключен к выходу сметчика, вход установки в нуль которого подключен к выходу второго элемента задержки, пер-. вому входу второго элемента И, входу установки в нуль регистра логических условий и первому входу блока разрешени  преобразовани , второй вход которого соединен с тактовым входом устройства, выход - с первым входом третьего элемента И, второй вход которого соединей с вторым входом второго элемента И и нулевым выходом триггера блокировки, единичный вход которого подключен к выходу блока сравнени , управл ющий вход которого соединен с третьим выходом блока пам ти слов выходного  зыка, входом второго элемента задержки и входом установки в нуль регистра приема. 2, Устройство по П.1, о т л и чающеес  тем, что блоквыбора режима содержит дешифратор, узе пам ти, регистр, причем вход узла пам ти соединен с выходом дешифрато ра , первый и второй входы которого  вл ютс  соответственно первым и вто рым входами блока, вход регистра со динен с выходом узла пам ти, выходы регистра  вл ютс  соответственно пе вым и вторым выходами блэка. 3. Устройство по П.1, о т л и чающеес  тем, что модификатор адреса содержит четыре группы элементов И, три- группы элементов ИЛИ, две группы элементов суммы по модулю два, элемент НЕ, причем первые входы элементов И первой группы и первые входы элементов суммы по модулю два первой группы соединены с первым входом модификатора, второй вход которого соединен с вторыми входами элементов ,суммы по модулю два первой группы, с первыми входами элементов суммы по модулю два вт рой группы и с первыми входами элементов И второй группы, вторые вход которых соединены с выходом элемента НЕ, вход которого соединен с третьим входом модификатора и вторыми входами элементов И первой гру . пы, выходы которых соединены соот3 ветственно с первыми входами элементов ИЛИ первой, второй и третьей групп, выходы элементов суммы по модулю два первой группы соединены соответственно с первыми входами эле ментов И третьей группы, вторые входы которых соединены с выходом элемента НЕ и с первыми вход.ами элементов И четвертой группы, вторые входы которых подключены соответственно к выходам элементов суммы по модулю два второй группы, вторые входы которых соединены с четвертым входом модификатора, выход которого соединен с выходами элементов ИЛИ первой, второй и третьей групп, вторые входы которых соединены с выходами элементов И второй, третьей и четвертой групп. А. Устройство по П.1, о т л и чающеес  тем, что преобразователь кодов содержит две группы элементов суммы по модулю ва, причем первые входы элементов суммы по моду людна первой группы соединены с. первым входом преобразовател , второй вход которого соединен с первыми входами элементов суммы по модулю два второй группы и вторыми входами эл,ементов суммы по .модулю два первой группы, третий вход преобразовател  соединен с третьими входами элементов суммы по модулю два первой группы и вторыми входами элементов суммы по модулю два второй группы, а выходы элементов суммы по модулю два первой и, второй групп соединены с выходом преобразовател . 5. Устройство по П.1, о т л и чающеес  тем, что блок разрешени  преобразовани  содержит триггер подготовки, элемент И, два элемента ИЛИ, три одновибратора, причем первый вход элемента И соединен с первым входом блока, второй вход которого срединен с единичным входом триггера подготовки, единичный выход которого соединен с вторым входом элемента И и через первый одновибратор с первым входом первого элемента ИЛИ, Второй вход которого соединен с выходом элемента И, а аыходсо счетным входом триггера управлени  , единичный выход которого через второй одновибратор соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего одновибратора, вход которого соединен с нулевым выходом триг21 98579322

гера управлени -, выход второго эле-,2. Авторское свидетельство СССР

мента ИЛИ  вл етс  выходом блока.;N 6665i5, кл. G 06 F 15/38, 79Источники информации,

прин тые во внимание при экспертизе3. Авторское свидетельство СССР

1. Авторское свидетельство СССР$ по за вке If 2835iOVl8-2«,

ff 631931, кл. G 06 F 15/38, 1976,кл. G 06 F 15/38, 1979 (прототип;.

у

Sff

J4

X

J.

Ю

8

9

LJ

321

Щ гУ

5

8

n

/

)

J3T

/6

/

24

27

ГЙ

291

25

0

4

t/6

30

«ff

/

rfe

58

451

tpyf.S

62

fy€

г

6Ц

ft 53 Я

.

Claims (5)

1. Формула изобретения

   1. Устройство для преобразования кодов с одного языка на другой, содержащее дешифратор адреса, выход которого соединен с входом блока памяти слов выходного языка, первый выход которого подключен к входу регистра выдачи, первый выход которого подключен к выходу устройства, регистр приема, первый вход которого соединен с выходом первого блока эле’· ментов И, первый вход которого соединен с первым информационным входом устройства, тактовый вход устройства подключен к первому входу первого элемента И и к второму входу первого блока элементов И, блок Выбора режима, первый вход которого и первый вход второго блока элементов И соединены с выходом регистра приема, второй вход блока выбора режима является вторым информационным входом устройства, второй вход второго бло;ка элементов И подключен к выходу первого элемента задержки, выход второго блока элементов И подключен к первому входу модификатора адреса, второй вход которого соединен с вторым выходом регистра выдачи, третий вход модификатора адреса подключен к первому выходу блока выбора режима, выход модификатора адреса через регистр адреса соединен с информационным входом дешифратора адреса, управляющий вход которого соединен с выходом первого элемента И, второй выход блока памяти слов выходного языка подключен к счетному входу счетчика, второй, третий элементы И, элемент НЕ, выход которого соединен с вторым входом первого элемента И, .выход третьего элемента И соединен с третьим входом первого блока элементов И и входом первого элемента задержки, отличающееся тем, что, с целью повышения производительности и достоверности, в него введены регистр логических условий, преобразователь кодов, блок сравнения, второй элемент задержки, триггер блокировки, блок разрешения преобразования, причем третий инфор-г мационный вход устройства соединен с первым входом регистра логических условий, выход которого соединен с четвертым входом модификатора адреса

   19. 985793 20 и с первым входом преобразователя кодов, второй вход которого соединен с вторым выходом блока выбора режима, третий вход преобразователя кодов соединен с выходом регистра приема, 5 а выход'- с первым входом блока сравнения , второй вход которого подключен к выходу счетчика, вход установки в нуль которого подключен к выходу второго элемента задержки, пер-., Ю вому входу второго элемента И, входу установки в нуль регистра логических условий и первому входу блока разре-г шения преобразования, второй вход которого соединен с тактовым входом 15 устройства, выход - с первым входом третьего элемента И, второй вход которого соединей с вторым входом второго элемента И и нулевым выходом триггера блокировки, единичный вход 20 которого подключен к выходу блока сравнения, управляющий вход которого соединен с третьим выходом блока памяти слов выходного языка, входом второго элемента задержки и входом 25 установки в нуль регистра приема.

   !
2. 2. Устройство по п.1, о т л и чающееся тем, что блок'выбора режима содержит дешифратор, узел памяти, регистр, причем вход узла зо памяти соединен с выходом дешифратора , первый и второй входы которого являются соответственно первым и вторым входами блока, вход регистра соединен с выходом узла памяти, выходы ₃₅ регистра являются соответственно первым и вторым выходами блока.
3. 3. Устройство по п.Г, о т л и чающееся тем, что модификатор адреса содержит четыре группы элементов И, три- группы элементов ИЛИ, две группы элементов суммы по модулю два, элемент НЕ, причем первые входы элементов И первой группы

   45 и первые входы элементов суммы по модулю два первой группы соединены с первым входом модификатора, второй вход которого соединен с вторыми входами элементов суммы по модулю два первой группы, с первыми входами элементов суммы по модулю два второй группы и с первыми входами элементов И второй группы, вторые входы которых соединены с выходом элемента НЕ, вход которого соединен с третьим входом модификатора и вторыми входами элементов И первой группы, выходы которых соединены соот ветственно с первыми входами элементов ИЛИ первой, второй и третьей групп, выходы элементов суммы по модулю два первой группы соединены соответственно с первыми входами элементов И третьей группы, вторые входы которых соединены с выходом элемента НЕ и с первыми· вход.ами элементов И четвертой группы, вторые входы которых подключены соответственно к выходам элементов суммы по модулю два второй группы, вторые входы которых соединены с четвертым входом модификатора, выход которого соединен с выходами элементов ИЛИ первой, второй и третьей групп, вторые входы которых соединены с выходами элементов И второй, третьей и четвертой групп.
4. 4. Устройство по п.1, о т л и чающееся тем, что преобразователь кодов содержит две группы элементов суммы по модулю два, причем первые входы элементов суммы по модулю два первой группы соединены с первым входом пр-еобразователя, второй вход которого соединен с первыми входами элементов суммы по модулю два второй группы и' вторыми входами элементов суммы по .модулю два первой группы, третий вход преобразователя соединен с третьими входами элементов суммы по модулю два первой группы и вторыми входами элементов суммы по модулю два второй группы, а выходы элементов суммы по модулю два первой и, второй групп соединены с выходом преобразователя.
5. 5. Устройство по п.1, о т л и чающееся тем, что блок разрешения преобразования содержит триг•гер подготовки, элемент И, два элемента ИЛИ, три одновибратора, причем первый вход элемента И соединен с первым входом блока, второй вход которого соединен с единичным входом триггера подготовки, единичный выход которого соединен с вторым входом элемента И и через первый одновибратор с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом элемента И, а выходсо счетным входом триггера управления , единичный выход которого через второй одновибратор соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего одновибратора, вход которого соединен с нулевым выходом триг

   21 985793 22 гера управления·, выход второго эле- , мента ИЛИ является выходом блока.·