SU1608700A1 - Матрична вычислительна система - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и, в частности, к многопроцессорным вычислительным системам. Цель изобретени  - увеличение быстродействи  за счет упрощени  межпроцессорного обмена. Матрична  вычислительна  система содержит матрицу вычислительных устройств и запоминающих устройств размеров N^.N. В узлах главной диагонали матрицы наход тс  вычислительные устройства 1, а в ее остальных узлах - запоминающие устройства 2. 1 з.п. ф-лы, 6 ил.

Description

ОУ о

00

Ы

3

Изобретение относитс  к вычислительной технике, в частности к многпроцессорным вычислительным система

Цель изобретени  - увеличение бы родействи  системы за счет упрощени межпроцессорного обмена.

На фиг.1 представлена схема матричной вычистательной системы; на фиг.2 - схема вычислительного устройства; на фиг.З - схема узла синхронизации; на фиг.4 - формат адресной команды вычислительного устройства; на фиг.З и 6 - форматы адресной части команд обращени  к запоминающим устройствам соответственно с циклом записи и циклом чтени .

Матрична  вычислительна  система содержит вычислительные устройства 1, запоминающие устройства 2, первый 3 и второй 4 элементы И.

Каждое вычислительное устройство 1 содержит формирователь 5 синхроимпульсов , узел 6 обр аботки, узел 7 синхронизации, узел 8 формировани  , маски, дешифратор 9, raiHHbw фopмирователь 10.

Узел 7 синхронизации содержит эле мент НЕ 11, первый 12 и второй 13 триггеры, первый 14 и второй 15 элементы И, третий четвертый 17 триггеры, первый 18 и второй 19 элементы И-НЕ, элемент ИЛИ 20.

Система команд вычислительного устройства содержит арифметико-логические операции, операции управлени , к которым отнесены операции безусловного и условного переходов, обращение к подпрограммам и опера.ции ввода-вывода. Дл  осуществлени  синхронизации обмена в систему команды вычислительного устройства введены операции POST1 и POST2.

Дл  реализации единой системы адресации каждому вычислительному устройству системы присвоен абсолют- ньй номер, равный номеру строки (столбца) матрицы, в которой он размещаетс . Кроме того, дл  определени  адресных частей команд обмена в каждом вычислительном устройстве системы введена внутренн   (относительна ) нумераци  всех остальных вычислительных устройств системы.

Относительный номер п;- j-ro вы

числительного устройства 1 (j, j) .матрицы в системе нумерации i-ro вычислительного устройства 1 (i, i) матрицы определ етс  из соотношени 

п - i + j

j - i

при при

(1)

0

5

0

5

0

5

0

При записи информации i-м вычислительным устройством системы в запоминающие устройства адресна  часть команды записи определ етс  из соотношени 

и

ч

где В

2 (2 1,

п

,

n;j

2 Ъ + ti

(2)

2,

oiесли осуществл етс  запись операнда в запоминающее устройство 2 (i, j), ,если запись операнда в запоминающее устройство 2 (i, j) не производитс  номер  чейки запоминающего устройства, в которую производитс  запись операнда. При чтении информации i-м вычислительным устройством из  чейки с номером об- запоминающего устройства 2 (j, i) адресна  часть команды опреде из соотношени 

л етс 

AIJ

Узел

.

п

- 1) +. (3)

7 синхронизации предназначен дл  формировани  сигналов Блокировка записи и Блокировка чте-;, ни , длительности положительной фазы синхроимпульсов, дл  фиксации сигналов Готовность обмена и Конец обмена.

Узел 8 формировани  маски предназначен дл  инвертировани  и передачи значений р+1,р+2,...,р+ + п + 1 разр дов,адреса выборки соответствующих запоминающих устройств в режиме записи информации.

Работу системы рассмотрим на примере решени  на ней методом простых 5 итераций системы линейных уравнений вида

0

где В

b6R

р

X ВХ +. Ь;(4)

- заданна  числова  квадратна  матрица т-го пор дка; - заданный вектор (свободный

член).

Итерационна  последовательность векторов имеет вид

k-t ВХ +

Ь.

(5)

Пусть пор док системы линейных уравнений (4) больше числа вычислитель1ых устройств, т.е. , тогда искомый вектор можно разложить на п со тавл ющих векторов

п

X X

1 t

1 1

; + ь3- - числова  матрица размерносг ; ™ i;xm;

Ъ:СК - заданный вектор (свободньй член)

JV1

Чтение операнда из запоминающего устройства может осуществл тьс  под управлением любой арифметико-логической адресной команды. Например, при выполнении оператора сложени  ADD MA (j, i) + A j-e вычислительное устройство складывает содержимое своего аккумул тора с содержимым А-и  чейки запоминающего устройства 2(1, J) и результат помещаетс  в аккумул тор .

С выхода формировател  5 синхроимпульсов синхроимпульсы поступают на тактовьй вход узла 7 синхронизации. Если в вьшолн емой операции нет обращени  к запоминающим устройствам, то синхроимпульс, пройд  по цеп м узла синхронизации, подаетс  на вход

синхронизации узла 6 обработки.

Загрузка каждой компоненты вектора осуществл етс  следующим образом. На информационном входе-выходе вычислительного устройства устанавливаетс  содержимое его аккумул тора, на выходе адреса - содержимое (р + 1)- го младшего разр да адресной части команды , на выходе маски инвертируемое содержимое (р + 1)-(р+п+1) разр дов

адресной части команды.

Содержимое аккумул тора с информационного входа-выхода, и адрес с выхода адреса i-r.o вычислительного устройства поступают соответственно на информационные входы и на первые адресные входы всех запоминающих устройств i-й строки матрицы. Каждый из разр дов инвертированного кода маски подаетс  на второй вход записи-чтени  соответствующего запоминающего устройства в i-й строке матрицы . В те запоминающие устройства, на вторые входы записи-чтени  которых будет подан логический нуль (активный уровень выборки), произойдет запись содержимого аккумул тора. Это позвол ет в одном мащИнном цикле всем вычислительным устройствам системы обмен тьс  одним операндом. После загрузки компонент вектора каждое вычислительное устройство выполн ет оператор POST1, который  вл етс  сигна-v лом систем о том, что запись информации данным, .вычислительным устройством в запоминающее устройство за вершена . Параллельно с процессом чтени  из запоминающих устройств осуществл етс  аппаратный анализ состо ни  запоминаюш;их устройств системы и в случае неготовности запоминающих

устройств дл  чтени  цикл чтени  зат гиваетс  посредством блокировани  прохождени  заднего фронта синхроимпульса узлом синхронизации, т.е. реализуетс  режим ожидани  вычислительного устройства.

В цикле выполнени  операции POST1 каждое вычислительное устройство системы вьграбатывает сигнал Конец обмена уровн  логической единицы, который фиксируетс  триггером в узле синхронизации и вьдаетс  на выход признака конца обмена вычислительно-т го устройства, с которого он подаетс  на один из входов элемента И 4. За оператором POST1 может сразу последовать оператор с циклом чтени  из запоминающих устройств. В общем случае сигнал Конец обмена вырабатываетс  вычислительными устройствами не одновременно , поэтому все вычислительные устройства, которые начали цикл чтени  из запоминающих устройств до выработки последним вычислительным устройством сигнала Конец обмена, перейдут в режим ожидани . С приходом последнего сигнала Конец обмена на выходе элемента И 4 вырабатываетс  сигнал Разрешение системного чтени  который поступает на вход признака Разрешение системного чтени  всех вычислительных устройств системы, разблокирует прохождение отрицатель- ной фазы синхроимпульсов, наход щихс  в режиме ожидани  вычислительных устройств, дава  тем самым им возможность завершить чтение первой компоненты вектора и продолжить функционирование .

Каждое вычислительное устройство начинает загрузкой первой компоненты вектора в свой аккумул тор путем исполнени  оператора

LD MA(j, i) + А

Допустим, что на первой итерации выполн етс  условие |fx - Х /|, тогда вновь вычисленные компоненты вектора X замен ют в локальной пам ти вычислительного устройства компоненты вектора Х°. Далее каждое вычислительное устройство выполн ет операцию POST2, по завершении которой на выходе признака Готовность обмена устанавливаетс  уровень логической единицы, который поступает на соответствующий вход элемента И 3. После исполнени  всеми вычислительными

устройствами операции POST2 на выходе элемента И 3 вырабатываетс  сигнал , который подаетс  на вход призна- ка разрешени  системной записи всех вьиислительных устройств. Далее может вьшолн тьс  оператор ST МА (i, J1,...,je) записи в запоминающие устройства.

QЕсли даже одно из вычислительных

устройств не исполнило операции POST2, то те вычислительные устройства , которые начали операцию записи информации в запоминающие устройства, j перейдут в режим ожидани . Начатые эперации записи завершатс  ими только после исполнени  последним вычислительным устройством операции POST2. После выполнени  операции POST2 2д цикл итерации системы (4) повтор етс . После того, как на некоторой итерации будет выполнено условие завершени  итераций (по достижению точности ) , приходит вьщача резул ьтата. 25Узел 7 синхронизации формирует

сигналы Блокировка записи, Конец обмена, фиксирует сигналы Готовность обмена, Конец обмена, вырабатываемые в узле 6 обработки, и уп- 30 равл ет длительностью синхроимпульсов , которые первоначально формируютс  в формирователе 5 синхроимпульсов,

В процессе начальной установки триггеры 16 и 17 устанавливаютс  в единичное состо ние, а триггеры 12 и -13 - в нулевое состо ние.

Триггер 16 предназначен дл  фиксации сигнала Конец обмена уровн  логической единицы, которьш формируетс  узлом обработки в цикпе исполнени  инструкции POST1 и подаетс  на четвертый вход режима узла синхрони- зации и далее на информационный вход триггера 16, устанавлива  его в единичное состо ние. Эта единица подаетс  на соответствуюший вход элемента И 4. По приходу единичных сигналов со всех процессоров на выходе элемента И 4 вырабатываетс  сигнал, который поступа  на вход признака разрешени  системного-чтени  вычислительных устройств и далее на информационные входы всех триггеров 13, переводит их в единичное состо ние, триггеры 17 .устанавливает в нулевое состо ние. 5 Установка даже одного из триггеров 17 в нулевое состо ние устанавливает на вых оде элемента И 3 нулевой уровень, который переводит триггеры

35

40

45

0

HOi;

верно щи си

нени 

12 всех вычислительных устройств в HyjieBoe состо ние.

Триггер 17 предназначен дл  фик- сарш сигнала Готовность обмена

овн  логической единицы, который формируетс  узлом обработки в цикле олнени  инструкции POST2 и пода-   на третий вход режима узла синх- ро|низации и далее устанавливает триг- )о 17 в единичное состо ние. По при-, единичных сигналов со всех вычис- ельных устройств на выходе злемен- И 3 вырабатываетс  сигнал, поступа  -на вход признака разрешени 15 си;темной записи всех и далее на информационные входы всех триггеров переводит их в единичное (исход- ) состо ние, а триггеры 16 уста-;

в нулевое состо ние. При. 20 ановке любого-из триггеров 16 €улевое состо ние на выходе элемен- И 3 устанавливаетс  нулевой уро- и триггеры 13 всех вычислитель- :: устройств устанавливаютс  в нуле- 25 состо ние. Состо ние триггеров 13, 16 и 17, фиксируемое инст- сцией POST2 и начальной установкой, обращение только дл  запи-. информации в запоминающие устрой- ЗО , и-оБращенне дл  чтени  информа- из них при таком состо нии тригпереводит вычислительное устрой- в режим ожидани . Противополож- их состо ние, фиксируемое инст- ру(сцией POST1, разрешает соответст- чтение информации с запоминаю- устройств, и обращение дл  запи- информации в них переводит вьиис- ельное устройство в режим ожидани  В узле 6 обработки в цикле выполлюбой адресной инструкции на адресном выходе устанавливаетс 

п + 1) - разр дное значение ад-, рее ной части исполн емой команды. Ес- при этом происходит обращение, значение старшего разр да адреса + п) принимает значение, равное

Если адресной командой  вл - команда записи информации в па- , то на информационном выходеустанавпиваетс  операнд. Единица устанавливаетс  на выпризнака конца обмена в цикле вьи олнени  инструкции POST1 и на выпризнака готовности обмена в выполнени  инструкции POST2.

значение сигнала, поступаю- на вход синхронизации узла 8 фор

ет

ге

ли

та

13

но

набивает

ус

в

та

вейь

ны

во

12

ру:

допускает

си

CTfea

ции

35

.ГГГ

то c(i

ед1 нице, етс  м ть вхсде

хор е

Нулевое

щего

45

50

)о 15

20 5 О

5

5

0

мировани  маски, обеспечивает инвер тирование и передачу маски на его выход.

Выполнение любой инструкции состоит из выполнени  последовательности микрооперации.

Выполнение каждой микроинструкции начинаетс  с формировани  синхроимпульса формирователем 5 синхроимпульсов , с выхода которого синхроимпульс поступает на тактовый вход узла 7 синхронизации. Положительна  фаза синхроимпульса поступает на один из входов элемента ИЛИ 20 и далее положительна  фаза синхроимпульса поступает на вход узла 6 обработки.

После окончани  начальной установки , когда каждое вычислительное устройство приступает к осуществлению первого шага итерации, первой опера-, цией обмена  вл етс  инструкци  ST МА (i, j1,...,je) + А, при выполнении которой во врем  действи  положительной фазы синхроимпульса обеспечиваетс  передача операнда с информационного выхода узла 6 обработки на информационный вход-выход вычислительного устройства. Сигнал с первого выхода узла синхронизации принимает нулевое значение,что обеспечивает за-, пись операнда в соответствии с адресом на выходе адреса вычислительного блока в соответству-.ош1-1е запоминающие устройства.

По завершении операции записи в запоминающие устройства вычислительным блоком исполн етс  инструкци  POST1, в цикле выполнени  которой устанавливаетс  единица на выходе признака конца обмена узла обработки котора  устанавливает триггер 17 в единичное состо ние.

После выполнени  вычислительным устройством инструкции POST1 инструкци  ST МА (i, J1,,je)+

+А становитс  запрещенной дл  него, так как может заблокировать подачу синхроимпульсов на узел обработки без возможности сн ти  этой блокировки. Зафиксированный триггером 16 сигнал Конец обмена единичного уровн  поступает на один из входов элемента И 3, на другие входы которого посту- - пают аналогичные сигналы от других вычислительных устройств. Так как различные вычислительные устройства вырабатывают такие сигналы не одновременно , то процедура исполнени  любой инструкции с циклом чтени  ийформации из.запоминающего устройства зависит от состо ни  выходов элементов И 3 и И А.

Рассмотрим выполнение инструкции LD MA(j, i) + А при условии, что на

один из входов элемента И 4 поступает нулевой сигнал, и, следовательно, системный сигнал Разрешение системного чтени  имеет нулевое значение. Во врем  действи  положительной фазы синхроимпульса выход старшего разр да адреса и выход признака записи- чтени  узла обработки устанавливаютс  в единичное состо ние. Сочетание этих сигналов обеспечивает передачу операнда с информационного входа-выхода вычислительного устройства на информационный вход узла обработки с помощью шинного формировател  10, Сигнал, формируемый элементом И 14, принимает при этом нулевое значение, а сигнал с выхода элемента И 15 принимает значение, равное единице, которое заблокирует прохождение отрицательной фазы синхроимпульсов на вход синхронизации узла обработки, до тех пор, пока триггер 13 не будет установлен в единичное состо ние, Единица на выходе элемента И 4 устанавливаетс  после исполнени  последним вычислительным устройством инструкции POST1,;

Сигнал с входа элемента И 4 поступает на информационные входы триггеров 13 всех вычислительных устройств , устанавливает их в единичное состо ние и переводит триггеры 17 в нулевое состо ние, что влечет за со- бой установку триггеров 12 в нулевое состо ние, С этого момента дешифратор 9 выбирает заданное запоминающее устройство из соответствующего столбца матрицы, считанный с него операнд постзшает через шинный формирователь 10 на информационный вход узла обработки. Отрицательна  фаза синхроимпульса на входе синхрониза-: ции узла обработки фиксирует операнд, в аккумул торе узла обработки,.На этом выполнение операции завершаетс  с

После завершени  чтени  необходимых операндов выполн етс  инструкци  POST2, в цикле выполнени  которой устанавливаетс  единица на выходе признака готовности обмена узла обработки, котора  устанавливает триггер 17 в единичное состо ние. После исполнени  вычислительным устройством инструкции POST2 люба  инструкци  с циклом чтени  из запоминающих устройств становитс  запре- щенной дл  него , так как может заблокировать подачу синхрошшульсов на узел обработки без возможности сн ти  этой блокировки. Таким образом, триггер 17 фиксирует сигнал Готов- IQ ность обмена,; который с его выхода пос тупает на один из входов элемента И 3, на другие входы которого поступают аналогичные сигналы от других вычислительных устройств систе1.1ы. 15 Выработка сигналов Готовность обме- на различными вычислительными устройствами может происходить не одновременно , а потому процесс исполнени  инструкции ST MA(i, J1,..,,je)+ 20 А, котора  может последовать после операции POST2, зависит от состо ни  выходов элементов И 3 и 4, Рассмотрим ее исполнение при условии, что на один из входов элемента И 3 поступает нулевой сигнал, а сигнал на выходе элемента И 3 имеет еще нулевое значение.

При данном условии вычислительное устройство переводитс  в режим ожи- 0 Дани  и блокируетс  прохождение маски через узел 8, задержива  запись с информационного входа-выхода вычислительного устройства операнда в запоминающие устройства, с которых к этому моменту может быть не считана информаци , записанна  на предыдущем шаге итерации. Как только сигнал на выходе элемента И 3 устанавливаетс  в единицу, устанавливаютс  0 в единичное состо ние триггеры 12 всех вычислительных устройств, триггеры 16 устанавливаютс  в нулевое состо ние, что влечет за собой сброс в нулевое состо ние триггеров 13 5 всех вычислительных устройств.

Claims (1)

1. Формула изобретени 

   1, Матрична  вычислительна  сис- Q тема, содержаща  матрицу вычислительных устройств и запоминающих устройств размером пхп, причем в узлах главной диагонали которой наход тс  вычислительные устройства, а в остальных узлах матрицы наход тс  запоминающие устройства, о т л и ч а- ю щ а   с   тем, что, с целью увеличени  быстродействи  системы за счет упрощени  межпроцессорного обмена , она содержит первый и второй элементы И, причем информационный вхоц-вькод i-ro вычислительного устройства (где i 1,...,п) подключен к выходам запоминающих устройств i-ro столбца; матрицы и к информационным входам запоминающих устройств i-й строки матрицы выхода адреса i-ro вычислительного устройства подключен к первым адресным входам за - поминаюр их устройств i-й строки матрицы и к вторым адресным входам запоминающих устройств i-ro столбца матрицы, выход адреса первого вычислительного устройства подключен к первым адресным входам запоминающих устройств первой строки матрицы и к вторым адресным входам запоминающих устройств первого столбца матрицы, выкод адреса п-го вычислительного устройства подключен к первым адрес- HbiN входам запоминающих устройств n-f строки матрицы и к вторым адрес- ньп входам запоминающих устройств п-го столбца матрицы, выход выборки Kai-ала чтени  i-ro вычислительного устройства подключен к первым вхо- дa чтени -записи запоминающих устройств i-ro столбца матрицы, выход маски i-ro вычислительного устройства подключен к вторым входам чтени - загиси запоминаюБдих устройств i-и строки матрицы, выходы признака го- TOIности обмена вычислительных уст- pofcTB подключены к входам первого элемента И, выход которого подклю- 4ef к входам признака разрешени  .си записи всех вычислительных устройств, выходы признака конца которых подключены к входам втсрого элемента И, выход, которого по;,ключен к входам признака разрешение системного чтени  всех вычисли- rej ьных устройств.

   2, Система по п.1, о т л и ч а- iu ц а   с   тем, что вычислительно устройство содержит формирователь

   5

   0

   5

   0

   5

   0

   5

   синхроимпульсов, узел обработки, узел синхронизации,дешифратор, узел формировани  маски и шинный формирова- . таль, причем вход признака разрешени  системной записи и вход признака разрешени  системного чтени  вычислительного устройства подключены соответственно к первому и второму входам режима узла синхронизации, вход тактовых импульсов которого подключен к выходу формировател  синхроимпульсов , выходы признака готовности обмена и признака конца обмена подключены соответственно к третьему и четвертому входам режима узла синхронизации , с первого по п тый выходы которого подключены соответственно к входу синхронизации узла формировани  маски, к выходу признака готовности обмена вычислительного устройства , к выходу признака конца обмена вычислительного устройства, к входу синхронизации дешифратора и к входу синхронизации узла обработки, выход признака записи-чтени  которого подключен к п тому входу режима узла синхронизации и к входу синхронизации шинного формирог-ател , информационный вход-выход которого подключен к информационному входу-выходу вычислительного устройства, выход шинного формировател  подключен к информационному входу узла., обработки, информационный выход которого подключен к информационному входу шинного формировател , выход адреса узла обработки подключен-К шестому входу режима узла синхронизации, к информационному входу, узла формировани  маски, к информационному входу дешифратора , к управл ющему входу шинного формировател  и к выходу адреса вычислительного устройства, выход маски и выход выборки канала чтени  которого подключены соответственно к выходам узла формировани  маски и дешифратора.

   В о

   18

   12

   Iff

   п

   15

   LP

   13

   Фиг.2

   -о

   16

   /7

   Фиг.З

   N-1

   ч/

   Код операции

   P+nP- П 1

   Признан оЦращени 

   к запоминающему

   устройству

   шиэнак обращени  л запоминающим устройствам

   МР

   7 Q

   Не испольэобанш Номер Адрес  чейки

   запоминающего .оустройства

   P-1P

   1 0

   Адресна  часть Фиг.

   Р

   1 О

   / V

   Адрес  чейми

   запоминающего

   устройстда

   МР

   7 Q