JP3180539B2 - 高速にフェイルをサーチする不良解析メモリ - Google Patents
高速にフェイルをサーチする不良解析メモリInfo
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- JP3180539B2 JP3180539B2 JP32624093A JP32624093A JP3180539B2 JP 3180539 B2 JP3180539 B2 JP 3180539B2 JP 32624093 A JP32624093 A JP 32624093A JP 32624093 A JP32624093 A JP 32624093A JP 3180539 B2 JP3180539 B2 JP 3180539B2
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Description
【０００１】
【産業上の利用分野】近年、メモリデバイスの大容量化
あるいはセル構造の複雑化に伴いメモリテスタの不良解
析機能の高速化が要求されている。この発明は、デバイ
スのフェイル情報を高速にサーチする不良解析メモリに
ついてのものである。
あるいはセル構造の複雑化に伴いメモリテスタの不良解
析機能の高速化が要求されている。この発明は、デバイ
スのフェイル情報を高速にサーチする不良解析メモリに
ついてのものである。
【０００２】
【従来の技術】次に、一般的なメモリデバイス測定回路
の構成を図３に示す。図３の１はタイミング発生器、２
はパターン発生器、３はドライバ、４はコンパレータ、
５は不良解析メモリ、６は被測定デバイスである。図３
で、ドライバ３はタイミング発生器１からクロックを入
力するとともに、パターン発生器２から書き込みパター
ンとＸアドレス・Ｙアドレスを入力し、クロックに同期
して被測定デバイス６に、Ｘ・Ｙアドレスに対応して書
き込みパターンを印加する。
の構成を図３に示す。図３の１はタイミング発生器、２
はパターン発生器、３はドライバ、４はコンパレータ、
５は不良解析メモリ、６は被測定デバイスである。図３
で、ドライバ３はタイミング発生器１からクロックを入
力するとともに、パターン発生器２から書き込みパター
ンとＸアドレス・Ｙアドレスを入力し、クロックに同期
して被測定デバイス６に、Ｘ・Ｙアドレスに対応して書
き込みパターンを印加する。
【０００３】コンパレータ４は、タイミング発生器１か
らストローブ信号を入力するとともに、パターン発生器
２からドライバ３に入力した書き込みパターンと同じパ
ターンを期待パターンとして入力し、被測定デバイス６
から読み出したパターンと比較して、一致しなければフ
ェイルデータを出力する。不良解析メモリ５は、パター
ン発生器２からのＸ・Ｙアドレスに対応してコンパレー
タ４の出力を格納する。
らストローブ信号を入力するとともに、パターン発生器
２からドライバ３に入力した書き込みパターンと同じパ
ターンを期待パターンとして入力し、被測定デバイス６
から読み出したパターンと比較して、一致しなければフ
ェイルデータを出力する。不良解析メモリ５は、パター
ン発生器２からのＸ・Ｙアドレスに対応してコンパレー
タ４の出力を格納する。
【０００４】次に、従来技術による不良解析メモリの構
成を図２に示す。図２の５Ａはクロック発生器、５Ｂは
カウンタ、５Ｃはセレクタ、５Ｄはレジスタ、５ＥはＣ
ＰＵバス、１５はメモリである。被測定デバイス６を測
定する場合、図２のセレクタ５Ｃは図３のパターン発生
器１からのＸ・Ｙアドレスを選択してメモリ１５に出力
し、メモリ１５はアドレスごとに図３のコンパレータ４
からのフェイルデータを格納する。
成を図２に示す。図２の５Ａはクロック発生器、５Ｂは
カウンタ、５Ｃはセレクタ、５Ｄはレジスタ、５ＥはＣ
ＰＵバス、１５はメモリである。被測定デバイス６を測
定する場合、図２のセレクタ５Ｃは図３のパターン発生
器１からのＸ・Ｙアドレスを選択してメモリ１５に出力
し、メモリ１５はアドレスごとに図３のコンパレータ４
からのフェイルデータを格納する。
【０００５】被測定デバイス６の測定後、クロック発生
器５Ａはカウンタ５Ｂに対しクロックを入力する。セレ
クタ５Ｃはカウンタ５Ｂの出力を選択し、カウンタ５Ｂ
はクロックに同期してインクリメントアドレスを出力す
る。
器５Ａはカウンタ５Ｂに対しクロックを入力する。セレ
クタ５Ｃはカウンタ５Ｂの出力を選択し、カウンタ５Ｂ
はクロックに同期してインクリメントアドレスを出力す
る。
【０００６】メモリ１５は与えられたアドレスにフェイ
ルデータが格納されていると、クロック発生器５Ａに対
してストップ信号を出力し、カウンタ５Ｂの動作を停止
させる。この停止したアドレスをバス５Ｆを介してＣＰ
Ｕ５Ｅに送り、取り込むことにより、被測定デバイス６
のフェイルデータの格納されたアドレスを認識する。
ルデータが格納されていると、クロック発生器５Ａに対
してストップ信号を出力し、カウンタ５Ｂの動作を停止
させる。この停止したアドレスをバス５Ｆを介してＣＰ
Ｕ５Ｅに送り、取り込むことにより、被測定デバイス６
のフェイルデータの格納されたアドレスを認識する。
【０００７】
【発明が解決しようとする課題】図２の構成では、メモ
リ１５内のフェイルデータのアドレスを認識するため
に、カウンタ５Ｂによりインクリメントアドレスを発生
させて、順次アドレスごとのデータをサーチしている
が、不良解析メモリ５の容量は被測定デバイス６の容量
と同じだけ必要であり、サーチにかける時間は被測定デ
バイス６の大容量化に伴い増加する傾向にある。例えば
被測定デバイス６が４Ｍデバイスのフェイルデータをサ
ーチするのに、クロック発生器５Ａの周波数を１０ＭＨ
ｚで動作させた場合、４．２ｍｓもかかってしまう。
リ１５内のフェイルデータのアドレスを認識するため
に、カウンタ５Ｂによりインクリメントアドレスを発生
させて、順次アドレスごとのデータをサーチしている
が、不良解析メモリ５の容量は被測定デバイス６の容量
と同じだけ必要であり、サーチにかける時間は被測定デ
バイス６の大容量化に伴い増加する傾向にある。例えば
被測定デバイス６が４Ｍデバイスのフェイルデータをサ
ーチするのに、クロック発生器５Ａの周波数を１０ＭＨ
ｚで動作させた場合、４．２ｍｓもかかってしまう。
【０００８】この発明は、被測定デバイスのフェイルデ
ータを高速にサーチする高速フェイルサーチ回路の提供
を目的とする。
ータを高速にサーチする高速フェイルサーチ回路の提供
を目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するた
め、この発明は、タイミング発生器とパターン発生器と
ドライバとコンパレータと不良解析メモリを備え、タイ
ミング発生器はドライバにクロックを入力するととも
に、コンパレータにストローブを入力し、パターン発生
器はドライバにＸアドレス・Ｙアドレスごとに書き込み
パターンを入力するとともに不良解析メモリにＸアドレ
ス・Ｙアドレスを入力し、ドライバは被測定デバイスに
書き込みパターンを出力し、コンパレータはタイミング
発生器のクロックに同期して期待パターンを入力し、被
測定デバイスから読み出したパターンをアドレスごとに
比較して、一致しなければフェイルデータを出力し、不
良解析メモリにアドレスごとにフェイルデータを書き込
み、被測定デバイスの測定終了後にフェイルの解析を行
うメモリデバイス測定回路において、不良解析メモリ
は、クロックを発生するクロック発生器５Ａと、クロッ
ク発生器５Ａの出力を入力とし、クロックに同期してイ
ンクリメントアドレスを発生するカウンタ５Ｂと、カウ
ンタ５Ｂの出力とパターン発生器２のＸ・Ｙアドレスを
入力とし、フェイルデータ書き込み時にはパターン発生
器２の出力を選択し、フェイル解析時にはカウンタ５Ｂ
の出力を選択するセレクタ５Ｃと、セレクタ５Ｃのアド
レス出力のビットの下位数ビットを入力し、デコードす
るデコーダ８と、デコーダ８の出力をＣＳ入力とし、セ
レクタ５Ｃのアドレス出力のビットの残りの上位数ビッ
トをＡＤＤ入力とし、フェイルデータをＷＥ入力とし
て、ＣＳ信号がイネーブル状態でフェイルデータを書き
込み読み出す、デコーダ８の出力ビット数に対応した数
のメモリ７と、残りの上位数ビットのアドレスごとのメ
モリ７の出力を保持するレジスタ５Ｄを備え、停止した
カウンタ５Ｂのカウント値をＣＰＵバス５Ｆを介してＣ
ＰＵ５Ｅに送り、フェイルデータの格納されたアドレス
を認識する。
め、この発明は、タイミング発生器とパターン発生器と
ドライバとコンパレータと不良解析メモリを備え、タイ
ミング発生器はドライバにクロックを入力するととも
に、コンパレータにストローブを入力し、パターン発生
器はドライバにＸアドレス・Ｙアドレスごとに書き込み
パターンを入力するとともに不良解析メモリにＸアドレ
ス・Ｙアドレスを入力し、ドライバは被測定デバイスに
書き込みパターンを出力し、コンパレータはタイミング
発生器のクロックに同期して期待パターンを入力し、被
測定デバイスから読み出したパターンをアドレスごとに
比較して、一致しなければフェイルデータを出力し、不
良解析メモリにアドレスごとにフェイルデータを書き込
み、被測定デバイスの測定終了後にフェイルの解析を行
うメモリデバイス測定回路において、不良解析メモリ
は、クロックを発生するクロック発生器５Ａと、クロッ
ク発生器５Ａの出力を入力とし、クロックに同期してイ
ンクリメントアドレスを発生するカウンタ５Ｂと、カウ
ンタ５Ｂの出力とパターン発生器２のＸ・Ｙアドレスを
入力とし、フェイルデータ書き込み時にはパターン発生
器２の出力を選択し、フェイル解析時にはカウンタ５Ｂ
の出力を選択するセレクタ５Ｃと、セレクタ５Ｃのアド
レス出力のビットの下位数ビットを入力し、デコードす
るデコーダ８と、デコーダ８の出力をＣＳ入力とし、セ
レクタ５Ｃのアドレス出力のビットの残りの上位数ビッ
トをＡＤＤ入力とし、フェイルデータをＷＥ入力とし
て、ＣＳ信号がイネーブル状態でフェイルデータを書き
込み読み出す、デコーダ８の出力ビット数に対応した数
のメモリ７と、残りの上位数ビットのアドレスごとのメ
モリ７の出力を保持するレジスタ５Ｄを備え、停止した
カウンタ５Ｂのカウント値をＣＰＵバス５Ｆを介してＣ
ＰＵ５Ｅに送り、フェイルデータの格納されたアドレス
を認識する。
【００１０】
【作用】次に、この発明による不良解析メモリの構成を
図１に示す。図１の７はメモリ、８はデコーダ、９はＯ
Ｒ回路であり、他の構成は図２と同じである。図１で、
メモリ７は複数個備えられる。被測定デバイス６を測定
する場合、図１のセレクタ５Ｃは図３のパターン発生回
路２のＸ・Ｙアドレスを選択し、Ｘ・Ｙアドレスの上位
の数ビットのみを各メモリ７のアドレス入力とする。デ
コーダ８はＸ・Ｙアドレスの下位の残り数ビットを入力
して順次各メモリ７に対してＣＳ信号を入力し、各メモ
リ７に並列に接続されているフェイルデータは、ＣＳ信
号がイネーブル状態である特定のメモリに書き込まれ
る。
図１に示す。図１の７はメモリ、８はデコーダ、９はＯ
Ｒ回路であり、他の構成は図２と同じである。図１で、
メモリ７は複数個備えられる。被測定デバイス６を測定
する場合、図１のセレクタ５Ｃは図３のパターン発生回
路２のＸ・Ｙアドレスを選択し、Ｘ・Ｙアドレスの上位
の数ビットのみを各メモリ７のアドレス入力とする。デ
コーダ８はＸ・Ｙアドレスの下位の残り数ビットを入力
して順次各メモリ７に対してＣＳ信号を入力し、各メモ
リ７に並列に接続されているフェイルデータは、ＣＳ信
号がイネーブル状態である特定のメモリに書き込まれ
る。
【００１１】被測定デバイス６の測定終了後、クロック
発生器５Ａはカウンタ５Ｂに対しクロックを発生し、セ
レクタ５Ｃはカウンタ５Ｂの出力を選択して、カウンタ
５Ｂのインクリメントアドレスの上位の数ビットを各メ
モリ７のアドレス入力とする。デコーダ８は、各メモリ
７に対して一斉にＣＳ信号を入力し、入力された上位数
ビットのアドレスに格納された各メモリ７のデータを読
み出す。
発生器５Ａはカウンタ５Ｂに対しクロックを発生し、セ
レクタ５Ｃはカウンタ５Ｂの出力を選択して、カウンタ
５Ｂのインクリメントアドレスの上位の数ビットを各メ
モリ７のアドレス入力とする。デコーダ８は、各メモリ
７に対して一斉にＣＳ信号を入力し、入力された上位数
ビットのアドレスに格納された各メモリ７のデータを読
み出す。
【００１２】ＯＲ回路９はすべてのメモリ７の出力をＯ
Ｒし、フェイルデータがあればクロック発生器５Ａに対
してストップ信号を出力し、カウンタ５Ｂの動作を停止
させる。フェイルデータがなければ、カウンタ５Ｂのイ
ンクリメントアドレスの上位の数ビットをインクリメン
トして各メモリ７のアドレス入力とし、デコーダ８が各
メモリ７に対して一斉にＣＳ信号を入力し、入力された
上位数ビットのアドレスに格納された各メモリ７のデー
タを読み出す動作を繰り返す。
Ｒし、フェイルデータがあればクロック発生器５Ａに対
してストップ信号を出力し、カウンタ５Ｂの動作を停止
させる。フェイルデータがなければ、カウンタ５Ｂのイ
ンクリメントアドレスの上位の数ビットをインクリメン
トして各メモリ７のアドレス入力とし、デコーダ８が各
メモリ７に対して一斉にＣＳ信号を入力し、入力された
上位数ビットのアドレスに格納された各メモリ７のデー
タを読み出す動作を繰り返す。
【００１３】カウンタ５Ｂが停止したアドレスを、バス
５Ｆを介してＣＰＵ５Ｅに送ることにより、フェイルデ
ータを格納したメモリのアドレスの上位アドレスを認識
することができる。
５Ｆを介してＣＰＵ５Ｅに送ることにより、フェイルデ
ータを格納したメモリのアドレスの上位アドレスを認識
することができる。
【００１４】レジスタ５Ｄは各メモリ７の出力を保持
し、このデータをバス５Ｆを介してＣＰＵ５Ｅに送り、
フェイルデータのあるビットをサーチすることにより、
フェイルデータの格納されたアドレスの下位アドレスを
認識する。
し、このデータをバス５Ｆを介してＣＰＵ５Ｅに送り、
フェイルデータのあるビットをサーチすることにより、
フェイルデータの格納されたアドレスの下位アドレスを
認識する。
【００１５】
【実施例】次に、この発明による不良解析メモリの動作
を図１を参照して説明する。この実施例は、例として被
測定デバイス６が２５６アドレスの場合について、図３
のパターン発生器２が８ビットのアドレスを発生するも
のである場合の説明である。
を図１を参照して説明する。この実施例は、例として被
測定デバイス６が２５６アドレスの場合について、図３
のパターン発生器２が８ビットのアドレスを発生するも
のである場合の説明である。
【００１６】図１で、被測定デバイス６を測定する場
合、セレクタ５Ｃは図３のパターン発生器２からのアド
レスの下位５ビットをデコーダ８に出力し、上位３ビッ
トを各メモリ７に並列に出力している。ここで、デコー
ダ８に入力するパターン発生器２のアドレスは５ビット
なので、メモリ７は３２個備えられる。
合、セレクタ５Ｃは図３のパターン発生器２からのアド
レスの下位５ビットをデコーダ８に出力し、上位３ビッ
トを各メモリ７に並列に出力している。ここで、デコー
ダ８に入力するパターン発生器２のアドレスは５ビット
なので、メモリ７は３２個備えられる。
【００１７】図３のコンパレータ４からフェイルデータ
は、パターン発生器２の発生するＸＸ・Ｙアドレスに対
応してデコーダ８がＣＳ信号を各メモリに対して順次イ
ネーブル状態にするとともに、メモリ７に対するＣＳ信
号のイネーブル状態が３２個目になるごとに上位３ビッ
トがインクリメントされ、メモリ７に順次格納される。
は、パターン発生器２の発生するＸＸ・Ｙアドレスに対
応してデコーダ８がＣＳ信号を各メモリに対して順次イ
ネーブル状態にするとともに、メモリ７に対するＣＳ信
号のイネーブル状態が３２個目になるごとに上位３ビッ
トがインクリメントされ、メモリ７に順次格納される。
【００１８】図４はアドレスごとにフェイルデータが格
納される３２個のメモリ７の例であり、Ａ０〜Ａ４がパ
ターン発生器２の下位５ビットのアドレスを示し、Ａ５
〜Ａ７が上位３ビットのアドレスを示している。
納される３２個のメモリ７の例であり、Ａ０〜Ａ４がパ
ターン発生器２の下位５ビットのアドレスを示し、Ａ５
〜Ａ７が上位３ビットのアドレスを示している。
【００１９】図４で、Ａ０〜Ａ４のアドレスはそれぞれ
特定のメモリ７に対応し、図１のデコーダ回路８からの
ＣＳ信号となり、Ａ５〜Ａ７はメモリ７のアドレスの深
さに対応している。これにより、２５６アドレスに対応
してフェイルデータが格納される。
特定のメモリ７に対応し、図１のデコーダ回路８からの
ＣＳ信号となり、Ａ５〜Ａ７はメモリ７のアドレスの深
さに対応している。これにより、２５６アドレスに対応
してフェイルデータが格納される。
【００２０】次に、フェイルデータを読み出す場合につ
いて、図１と図４を参照して説明する。図１で、デコー
ダ８が各メモリ７に対して一斉にＣＳ信号を入力する
と、まず、上位３ビットのアドレスが「０００」に格納
された３２個のメモリ７のデータを読み出す。
いて、図１と図４を参照して説明する。図１で、デコー
ダ８が各メモリ７に対して一斉にＣＳ信号を入力する
と、まず、上位３ビットのアドレスが「０００」に格納
された３２個のメモリ７のデータを読み出す。
【００２１】ＯＲ回路９はすべてのメモリ７の出力をＯ
Ｒし、フェイルデータがあればストップ信号を出力して
カウンタ５Ｂの動作を停止させる。フェイルデータがな
ければ、カウンタ５Ｂのインクリメントアドレスの上位
３ビットをインクリメントし、「００１」を各メモリ７
のアドレス入力とする。デコーダ８が各メモリ７に対し
て一斉にＣＳ信号を入力し、入力された上位３ビットの
アドレス「００１」に格納された各メモリ７のデータを
読み出し、以下同様に動作を繰り返す。
Ｒし、フェイルデータがあればストップ信号を出力して
カウンタ５Ｂの動作を停止させる。フェイルデータがな
ければ、カウンタ５Ｂのインクリメントアドレスの上位
３ビットをインクリメントし、「００１」を各メモリ７
のアドレス入力とする。デコーダ８が各メモリ７に対し
て一斉にＣＳ信号を入力し、入力された上位３ビットの
アドレス「００１」に格納された各メモリ７のデータを
読み出し、以下同様に動作を繰り返す。
【００２２】図４で、例えば被測定デバイス６の２１４
アドレスにフェイルが格納されている場合、上位３ビッ
トのアドレスを順次インクリメントしていき、アドレス
が「１１０」のときにフェイルデータが検出されるの
で、ＯＲ回路９はクロック発生器５Ａに対してストップ
信号を出力し、カウンタ５Ｂの動作を停止させる。
アドレスにフェイルが格納されている場合、上位３ビッ
トのアドレスを順次インクリメントしていき、アドレス
が「１１０」のときにフェイルデータが検出されるの
で、ＯＲ回路９はクロック発生器５Ａに対してストップ
信号を出力し、カウンタ５Ｂの動作を停止させる。
【００２３】カウンタ５Ｂが停止したアドレス「１１
０」を、バス５Ｆを介してＣＰＵ５Ｅに送ることによ
り、フェイルデータを格納したメモリ７のアドレスの上
位３ビットのアドレスを認識する。
０」を、バス５Ｆを介してＣＰＵ５Ｅに送ることによ
り、フェイルデータを格納したメモリ７のアドレスの上
位３ビットのアドレスを認識する。
【００２４】レジスタ５Ｄは上位３ビットのアドレスが
「１１０」の時の各メモリ７の出力データを保持し、こ
のデータをバス５Ｆを介してＣＰＵ５Ｅに送り、フェイ
ルデータのあるビットをサーチすることにより、フェイ
ルデータの格納されたアドレスのうち、下位５ビットの
アドレスを認識する。
「１１０」の時の各メモリ７の出力データを保持し、こ
のデータをバス５Ｆを介してＣＰＵ５Ｅに送り、フェイ
ルデータのあるビットをサーチすることにより、フェイ
ルデータの格納されたアドレスのうち、下位５ビットの
アドレスを認識する。
【００２５】
【発明の効果】この発明によれば、不良解析メモリにお
いて、メモリにフェイルデータを格納するためのアドレ
スを上位ビットと下位ビットに分け、メモリを下位ビッ
トのアドレス発生数だけ備えることにより、上位ビット
をアドレスの深さ方向に展開するとともに下位ビットを
メモリ方向に展開させ、フェイルデータのサーチは、デ
コーダによりすべてのメモリに対して一斉に行い、順次
アドレスの深さ方向にサーチし、上位アドレスが特定さ
れたら、ＣＰＵによりメモリ方向にサーチすることによ
り、不良解析メモリのフェイルデータを高速にサーチす
ることができ、不良解析の処理を早く行うことができ
る。
いて、メモリにフェイルデータを格納するためのアドレ
スを上位ビットと下位ビットに分け、メモリを下位ビッ
トのアドレス発生数だけ備えることにより、上位ビット
をアドレスの深さ方向に展開するとともに下位ビットを
メモリ方向に展開させ、フェイルデータのサーチは、デ
コーダによりすべてのメモリに対して一斉に行い、順次
アドレスの深さ方向にサーチし、上位アドレスが特定さ
れたら、ＣＰＵによりメモリ方向にサーチすることによ
り、不良解析メモリのフェイルデータを高速にサーチす
ることができ、不良解析の処理を早く行うことができ
る。
【図１】この発明による不良解析メモリの構成図であ
る。
る。
【図２】従来技術による不良解析メモリの構成図であ
る。
る。
【図３】この発明によるメモリデバイス測定装置の全体
の構成図である。
の構成図である。
【図４】アドレスごとにフェイルデータが格納される３
２個のメモリ７の状態図である。
２個のメモリ７の状態図である。
１ タイミング発生器 ２ パターン発生器 ３ ドライバ ４ コンパレータ ５ 不良解析メモリ ５Ａ クロック発生器 ５Ｂ カウンタ ５Ｃ セレクタ ５Ｄ レジスタ ５Ｅ ＣＰＵ ５Ｆ バス ６ 被測定デバイス ７ メモリ ８ デコーダ ９ ＯＲ回路 １５ メモリ
Claims (1)
- 【請求項１】 タイミング発生器とパターン発生器とド
ライバとコンパレータと不良解析メモリを備え、タイミ
ング発生器はドライバにクロックを入力するとともに、
コンパレータにストローブを入力し、パターン発生器は
ドライバにＸアドレス・Ｙアドレスごとに書き込みパタ
ーンを入力するとともに不良解析メモリにＸアドレス・
Ｙアドレスを入力し、ドライバは被測定デバイスに書き
込みパターンを出力し、コンパレータはタイミング発生
器のクロックに同期して期待パターンを入力し、被測定
デバイスから読み出したパターンをアドレスごとに比較
して、一致しなければフェイルデータを出力し、不良解
析メモリにアドレスごとにフェイルデータを書き込み、
被測定デバイスの測定終了後にフェイルの解析を行うメ
モリデバイス測定回路において、 不良解析メモリは、クロックを発生するクロック発生器
(5A)と、 クロック発生器(5A)の出力を入力とし、クロックに同期
してインクリメントアドレスを発生するカウンタ(5B)
と、 カウンタ(5B)の出力とパターン発生器(2) のＸ・Ｙアド
レスを入力とし、フェイルデータ書き込み時にはパター
ン発生器(2) の出力を選択し、フェイル解析時にはカウ
ンタ(5B)の出力を選択するセレクタ(5C)と、 セレクタ(5C)のアドレス出力のビットの下位数ビットを
入力し、デコードするデコーダ(8) と、 デコーダ(8) の出力をＣＳ入力とし、セレクタ(5C)のア
ドレス出力のビットの残りの上位数ビットをＡＤＤ入力
とし、フェイルデータをＷＥ入力として、ＣＳ信号がイ
ネーブル状態でフェイルデータを書き込み読み出す、デ
コーダ(8) の出力ビット数に対応した数のメモリ(7)
と、 残りの上位数ビットのアドレスごとのメモリ(7) の出力
を保持するレジスタ(5D)を備え、 停止したカウンタ(5B)のカウント値をＣＰＵバス(5F)を
介してＣＰＵ(5E)に送り、フェイルデータの格納された
アドレスを認識することを特徴とする高速にフェイルを
サーチする不良解析メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32624093A JP3180539B2 (ja) | 1993-11-30 | 1993-11-30 | 高速にフェイルをサーチする不良解析メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32624093A JP3180539B2 (ja) | 1993-11-30 | 1993-11-30 | 高速にフェイルをサーチする不良解析メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07153299A JPH07153299A (ja) | 1995-06-16 |
| JP3180539B2 true JP3180539B2 (ja) | 2001-06-25 |
Family
ID=18185564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32624093A Expired - Fee Related JP3180539B2 (ja) | 1993-11-30 | 1993-11-30 | 高速にフェイルをサーチする不良解析メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180539B2 (ja) |
-
1993
- 1993-11-30 JP JP32624093A patent/JP3180539B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH07153299A (ja) | 1995-06-16 |
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