SU1698891A1 - Устройство дл обработки структур данных - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении вычислительных систем обработки рел ционных структур данных, в том числе и сильносв занных. Цель изобретени  - повышение быстродействи  устройства . Устройство содержит процессор ввода-вывода, блок из п внешних запоминающих устройств, конфигуратор, блок синхронизации , матрицу размером n x n блоков обработки. 2 з.п. ф-лы, 17 ил.

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  обработки рел ционных структур данных, в том числе и сильносв занных.

Целью изобретени   вл етс  повышение быстродействи .

Цель достигаетс  за счет формировани  в матрице блоков обработки устройства конфигурации блоков обработки, соответствующей графу обрабатываемой структуры данных, и дальнейшей параллельной-и асинхронной работы под управлением блока синхронизации.

На фиг. 1 приведен пример графа структуры данных: на фиг. 2 - представление вершины графа структуры данных; на фиг. 3 - представление отношени  на графе структуры данных; на фиг. 4 - пример представле- ни  структуры данных во внешнем запоминающем устройстве (например, на МД); на фиг. 5 - пример представлени  информационного блока ассоциаций структуры данных во внешнем запоминающем

устройстве; на фиг. б - пример представлени  информационного блока данных во внешнем запоминающем устройстве; на фиг. 7 - пример укрупнени  вершин графа структуры данных; на фиг. 8 - схема устройства; на фиг. 9 - схема блока обработки; на фиг. 10 - схема конфигуратора; на фиг. 11 - блок-схема алгоритма работы конфигурато-. ра; на фиг. 12-схема блока синхронизации; на фиг. 13 - первый вариант схемы узла ассоциативной пам ти; на фиг. 14 - второй вариант схемы узла ассоциативной пам ти; на фиг. 15 - схема  чейки узла ассоциативной пам ти, выполненной по второму варианту; на фиг. 16 - пример представлени  структуры данных в виде 4- русной параллельной формы; на фиг. 17 - вид макромаги- страли, соответствующей 4- русной параллельной форме структуры данных.

Устройство содержит процессор 1 ввода-вывода , блок 2 внешних запоминающих устройств (например, МД), конфигуратор 3, блок 4 синхронизации, матрицу 5, состо щую

Os Ю 00 00 Ю

из блоков 5.I.J обработки, где I - номер строки , a J - номер столбца (I. ) матрицы,

вход-выход устройства б, выход 7 признака готовности Г блока обработки, вход 8 признака запуска (ПЗ) блока обработки.

Блок обработки содержит входные регистры 9.1-9.8, регистр 10 имени сущности, узел 11 ассоциативной пам ти, узел 12 оперативной пам ти, узел 13 регистров общего назначени , первый элемент ИЛИ 14, первый и второй регистры 15,16. узел 17 буферной пам ти, первый элемент 18 сравнени , триггер 19, выходные регистры 20.1-20.8, арифметико-логический узел 21 (АЛУ), узел 22 управлени , узел 23 посто нной пам ти, второй элемент 24 сравнени , третий и п тый регистры 25, 26, второй элемент ИЛИ 27, четвертый регистр 28, вход 29 программы блока обработки.

Конфигуратор 3 содержит с первого по третий блоки 30-32 оперативной пам ти, арифметико-логический узел 33, регистр 34 команд, блок 35 элементов ИЛИ, элемент ИЛИ 36, генератор 37 тактовых импульсов, счетчик 38, узел 39 посто нной пам ти, с первого по четвертый регистры 40-43, дешифратор 44, коммутатор 45.

Блок 4 синхронизации содержит первую группу регистров 46i-464, элемент ИЛИ 47, вторую группу регистров 48i-48-i, группу схем 491-494 сравнени , регистр 50, первую группу элементов И 511-514, первую группу элементов ИЛИ 52.1-52,4, вторую группу элементов И 53.1-53.4, вторую группу элементов ИЛИ 54.1-54.4, третью группу элементов И 55.1-55.4, третью группу элементов ИЛИ 56.1-56.4, четвертую группу элементов И 57.1-57.4, четвертую группу элементов ИЛИ 58.1-58.4, п тую группу элементов И 59.1-59.4.

Узел 11 ассоциативной пам ти по первому варианту содержит накопитель 60, генератор 61 тактовых импульсов, счетчик 62, группу элементов ИЛИ 63. регистр 64, элемент 65 сравнени , регистр 66.

Узел 11 ассоциативной пам ти по второму варианту содержит  чейки 67, группу элементов ИЛИ 68, при этом  чейка 67 содержит регистр 69 имени элемента данных, регистр 70 атрибутов, регистр 71. элемент 72 сравнени .

Фрагмент 5i блока обработки и фрагмент 3i конфигуратора могут быть реализованы в виде микропроцессора J - 11 (3) фирмы ДЕС, который выполн ет функции миникомпьютера РДР-11/70.

Процессор ввода-вывода может быть построен на базе микропроцессора 8251 (4). Кроме того, в качестве процессора ввода- вывода устройства может быть использован

процессор ввода-вывода системы Н 4400(5). Узел 11 ассоциативной пам ти может быть также выполнен согласно (6).

Устройство предназначено дл  обработки данных, имеющих иерархическую рел ционную структуру (7). Така  структура данных может быть представлена в виде неориентированного графа (фиг. 1).

Вершина Cij графа структуры данных

обозначает некоторую сущность (пон тие), котора  соответствует массиву элементов данных, смысловое содержание этой сущности . Каждой сущности ставитс  в соответствие им  С. Массив данных, соответствующий сущности С, имеет вид таблицы (фиг.2). Таблица представлени  данных имеет общее поле заголовка, в котором указываетс  им  С сущности, к которой принадлежат данные. Таблица состоит из

столбца имен данных и п столбцов атрибутов AT. Им  данных идентифицирует элемент данных, а атрибуты ATi - ATm характеризуют количественные характеристики элементов данных, Дуги между вершинами графа структуры данных обозначают отношени  между различными сущност ми, соответствующими этим вершинам. Нали- ,чие дуги между вершинами 0ц ji и Ci2j2 означает наличие отношени  (св зи) Дт из

множества (Д-i, ...ДО возможных св зей между сущност ми. Каждому отношению Д| ставитс  в соответствие им  Д|. Число таблиц представлени  данных определ етс  числом сущностей структуры данных. Св зи

1-го типа между сущност ми (пон ти ми) устанавливаютс  исход  из смысловых отношений между сущност ми. При этом

множество ДтД) смысловых отношений

в структуре данных определ етс  на основе

смыслового содержани  сущностей. Св зи (отношени ) между сущност ми могут быть описаны таблицей, приведенной на фиг. 3. Таблица представлени  св зей структуры данных имеет общее поле заголовка, в

котором указываетс  им  отношени  Д. Таблица представлени  св зей состоит из столбца имен сущностей и столбца ассоциаций. Столбец имен сущностей включает в себ  имена всех сущностей структуры данных,

при этом m-  строка столбца ассоциаций включает в себ  список имен сущностей, которые св заны Д-м отношением с именем сущности, указанным в m-й строке столбца имен сущностей таблицы. Число таблиц

представлени  св зей определ етс  числом имен отношений Дь Д2,..., Дь

Дале.е в качестве носител  структуры данных рассматриваетс  накопитель на МД (Мл). Структура данных размещаетс  на дорожках носител  в виде записей, кажда  из которых организована,, как показано на фиг. А. Файл«(запись) имеет признак, им , спецификацию, поле содержани  (блок) и признак конца записи, при этом специфика- ци  записи может указывать на то, что данна  запись  вл етс  записью Д или С типа, то есть  вл етс  записью отношений либо записью сущностей. Дл  записи Д-типа структура блока приведена на фиг. 5, а дл  записи С-типа - на фиг. 6. Описатели блока характеризуют следуемый за ними массив и используютс  дл  последующей распаковки записей.

Обработка структуры данных осуществ- л етс  в соответствии с запросом пользовател . Далее будем считать, что в результате обработки запроса пользовател  (вне устройства ) сформировалась управл юща  ин- формаци  в виде соответствующих управл ющих слов, с помощью которых из накопител  считываетс  структура (или ее часть) данных, котора  далее подвергаетс  обработке в соответствии с запросом пользовател . При этом в результате трансл ции запроса пользовател  (вне устройства) генерируетс  программа содержательной обработки считываемой структуры (или ее части) данных.

Обработка данных на матрице блоков обработки имеет параллельный асинхронный характер и реализуетс  следующим образом .

До начала обработки данных в матрице с помощью конфигуратора 3 формируетс  конфигураци  из блоков обработки, соответствующа  обрабатываемой структуре данных. Конфигураци  матрицы в соответствии с графом структуры данных формируетс  путем размещени  вершин графа обрабатываемой структуры по свободным блокам обработки (узлам) матрицы и последующей коммутации этих узлов согласно дугам обрабатываемого графа структуры и в соответствии с наличием св зей в матрице. В этом случае граф обрабатываемой структуры целиком переноситс  на матрицу блоков обработки устройства. В том случае, когда граф обрабатываемой структуры не умещаетс  в размеры матрицы, произво- дитс  укрупнение вершин исходного графа структуры до уровн , достаточного дл  размещени  полученного графа структуры в матрице. При объединении вершин графа структуры происходит объединение соот- ветствующих св зей между вершинами. Один пример объединени  вершин Ci2 и Ci3, C21 и С22, О)з и С44 графа структуры представленного на фиг. 1, приведен на фиг. 7.

В случае, если кратность rg вершины д графа структуры больше числа d, где d - число соседних узлов дл  каждого узла в матрице, то вершина g может быть декомпозирована на подвершины (например, flse)gi и д2 так, чтобы rgi + r92 d, при этом одна из вершин может выполн ть функции транзитной передачи и информации (то есть не загружатьс  сущност ми).

Устройство работает следующим образом .

В результате обработки запроса пользовател  (например, в главной ЭВМ или в устройстве пользовател ) на вход процессора 1 ввода-вывода поступает управл юща  информаци , содержаща  указателе и команды считывани , по которым процессором 1 ввода-вывода осуществл етс  считывание обрабатываемой подструктуры (структуры) данных из внешних запоминающих устройства (ВЗУ) 2 и запись в соответствующие блоки обработки матрицы 5 устройства. Выборка из ВЗУ 2 может осуществл тьс  по информационным ключам (заголовкам сущностей, полученным на этапе обработки запроса) и соответствующим описани м с предварительным указанием номера ВЗУ 2, содержащего обрабатываемую подструктуру (структуру)..

На этапе загрузки блока 5.I.J обработки на его информационный вход с выхода конфигуратора 3 поступает информаци , касающа с  вершины (вершин) графа структуры данных. При этом в регистр 10 записываетс  им  сущности С, а в узел 11 ассоциативной пам ти - имена элементов данных и атрибуты ATi АТП, соответствующие данной

сущности С. В узле 11 информаци  может размещатьс , как показано на фиг. 2, то есть в каждой  чейке узла 11 может последовательно размещатьс  им  элемента данных и атрибуты ATiАТП..В регистр 15 записываетс  управл ющее слово (УСт), с помощью . которого указываютс  информационные входы данного блока обработки, по которым должна поступать информаци  в этот блок обработки от соседних блоков. Наличие единицы в р-м разр де регистра 15 означает, что блок обработки принимает информацию на свой р-й информационный вход в регистр 9.р. Информаци  на вход блока обработки может поступать с выходов соседних блоков обработки в матрице 5, при этом в одном разр де информационного слова, записываемого в регистр 9.р, содержитс  признак этого слова (тег), с помощью которого формируетс  признак поступлени  информационного слова в регистр 9.р. При поступлении информационных слов в регистр 9 признаки этих слов поступают в регистр 16. Информаци  с выводов регистров 15 и 16 поступает на входы элемента 18 сравнени , где сравниваетс . Сравнение на элементе 18 происходит при поступлении очередного информационного слова на информационные входы блока обработки,что беспечиваетс  формированием на выходе лемента ИЛИ 14 сигнала, поступающего на вход чтени  регистра 15. Совпадение кодов на входах элемента 18 сравнени  означает, то все необходимые дл  работы данного лока обработки операнды содержатс  в регистре 9. По выполнении услови  разрешени  з апуска данного блока обработки, формированного в блоке 4 синхронизации, на вход признака запуска (ПЗ) данного блока обработки поступает единичный сигнал, который далее поступает на вход считывани  триггера 19, с выхода которого единица поступает на вход запуска узла 22 управлени . Этот сигнал апуска инициирует выполнение программы обработки, записанной в зле 23 посто нной пам ти. Обработка инормации в блоке обработки осуществл ет  с помощью арифметико-логического узла АЛУ) 21, узла 11 ассоциативной пам ти, узла 12 оперативной пам ти и узла 13 регистров общего назначени . Система команд АЛУ 21 включает операции: считывание (из узла 11 ассоциативной пам ти, узла 12 оперативной пам ти, узла 13 регистров общего назначени , регистров 9, 10), запись (в узел 12 оперативной пам ти, узел 13 регистров общего назначени , регистры 20), сложение , вычитание, умножение, деление, логическое сложение, логическое умножение, условные переходы. Результат обработки записываетс  в регистры 20, при этом в регистр 25 записываетс  управл ющее слово (УСа), с помощью которого указываютс  информационные выходы данного блока обработки , с которых должна выдаватьс  информаци  на соседние блоки обработки. Наличие единицы в р-м разр де регистра 25 означает, что блок обработки выдает результат на свой р-й информационный выход в регистр 20.р. Запись результата с информационного выхода АЛУ 21 в регистр 20.р производитс  при выдаче с второй группы выходов узла 22 управлени  сигнала, кото- рый поступает на вход записи соответствующего регистра 20.р. При этом данный единичный сигнал поступает на информационный вход регистра 25 и записываетс  в его р-й разр д. Наличие единицы в р-м разр де регистра 26 означает, что результат, предназначенный дл  выдачи на р-й информационный выход данного блока обработки , сформирован в регистре 20.р. Наличие в

регистрах 20.р результатов обработки  вл етс  условием выдачи этих результатов из блока обработки. В результате выдачи с второй группы выходов узла 22 управлени  еди- ничного сигнала на выходе элемента ИЛИ

27формируетс  сигнал, поступающий на вход считывани  регистра 25. В результате этого значени  регистров 25 и 26 поступают на входы элемента 24 сравнени , при совпа0 дении значений с выхода элемента 24 сравнени  единичный сигнал поступает на вход считывани  регистра 28,в которой записано управл ющее слово УСа. С выхода регистра

28УС2 поступает на входы считывани  соот- 5 ветствующих регистров 20, с выходов которых результат через выходы блока обработки выдаетс  на соответствующие соседние блоки обработки, а также на информационные входы узла 17 буферной па0 м ти, который используетс  дл,. св зи с процессором 1 ввода-вывода. Коммутаци  информационных входов блока обработки с соседними определ етс  значением УС1, а коммутаци  информационных выходов бло5 ка обработки с соседними - значением УС2. Конфигуратор 3 используетс  дл  формировани  и обеспечени  функционировани  конфигурации блоков обработки соответствующей обработки структуры дан0 ных.Перед началом работы на стадии загрузки с выхода процессора 1 ввода-вывода в узел 30 оперативной пам ти загружаютс  таблицы сущностей обрабатываемой структуры данных. При этом кажда  сущность Cs

5 обрабатываемой структуры записываетс  в узел 30 оперативной пам ти в виде массива, имеющего заголовок Им  сущности Cs, элементов данных и значений их атрибутов. Кроме того, с выхода процессора ввода-вы0 вода в узел 31 оперативной пам ти загружаютс  таблицы отношений Д обрабатываемой структуры данных. При этом таблица отношений записываетс  в узел 31 оперативной пам ти в виде массива, имею5 щего заголовок Им  отношени  Д, имена сущностей и ассоциации. Соответствующие форматы таблиц сущностей и отношений приведены на фиг. 2 и 3 соответственно. Через вход первоначального ввода про0 грамм в узел 39 посто нной пам ти ввод тс  программы размещени  сущностей по блокам обработки матрицы 5 и вычисление УС1. УСа и УСз. Программа размещени  сущностей по блокам обработки матрицы фор5 мируетс  заранее вне устройства на основе результатов анализа графа структуры обрабатываемых данных и размеров матрицы. При этом исходные данные в виде размеров графа обрабатываемой структуры данных и размеров матрицы могут быть введены в

определенную область узла 32 оперативной пам ти через вход исходных данных конфигуратора 3. Па завершении ввода необходимых начальных данных сигналом на вход запуска начинаетс  выполнение программ , записанных в узле 39 посто нной пам ти. Единичный сигнал с входа запуска через элемент ИЛИ 36 поступает на вход запуска генератора 37 тактовых импульсов, которые с его выхода поступают на информационный вход счетчика 38, который используетс  дл  формировани  адреса обращени  к узлу 39 посто нной пам ти. С выхода узла 39 команда поступает на информационный вход регистра 34, с помощью которого реализуетс  выдача управл ющих сигналов, записанных в соответствующих пол х этого регистра, необходимых дл  управлени  узлами конфигуратора 3. Система команд арифметико-логического узла 33 содержит команды сравнени , условного перехода по признакам , считывани  из узлов ЗО.и 31 оперативной пам ти, записи в регистры 40 (номер блока обработки), 41 (VCi), 42 (У€2), 43 (УСз), пересылки через узел 32 оперативной пам ти , арифметическое сложение, вычитание, логическое сложение, умножение. С помощью этих команд реализуютс  программы вычислени  УСч, УС2, УСз. формировани  номера блока обработки, дл  которого вычисл ютс  УС1 и УС2, а также перепись содержимого узла 30 оперативной пам ти (сущностей) на информационный вход коммутатора 45, на другие информационные входы которого поступают значени  УС1 и УС с выходов регистров 41 и 42 соответственно, С выхода регистра 40 значение номера блока обработки поступает на вход дешифратора 44, с помощью которого формируютс  управл ющие сигналы, поступающие на управл ющий вход коммутатора 45, с k-й группы выходов которого значени  сущностей УСт и УС2 поступают на соответствующие блоки 5 обработки. Формат команды , содержащейс  в узле 39 посто нно.й пам ти, содержит адресное поле, поле признака адреса, поле кода операции (КОП), поле признака запуска генератора 37 тактовых импульсов, поле останова генератора 37, поле признака загрузки счетчика 38. Значени  УСз формируютс  дл  каждой конфигурации блоков обработки матрицы. Программа работы конфигуратора 3 может иметь вид, представленный на фиг, 10а.

Блок 4 синхронизации обеспечивает необходимую последовательность работы групп блоков обработки (блоков обработки) сформированной конфигурации, Последовательность работы блоков обработки конфигурации обеспечиваетс  за счет формировани  в блоке 4 синхронизации сигнала ПЗ при получении сигналов готовности Г от блоков обработки. Блок 4 синхронизации

работает таким образом, что по завершении

получени  множества Г-i FIN сигналов

готовности с выхода блока 4 выдаютс  сигналы ПЗ блокам обработки. Формат УСз, поступающий на вход задани  режимов ра0 боты блока 4, содержит поле УСз соответ . ствующее номерам блоков обработки

данной конфигурации, которые  вл ютс 

источниками сигналов Гц TIN, и поле

УСз ,2) которое  вл етс  вспомогательным.

5 Значение УСз°записываетс  в регистр 48, значение УСзш- в регистр 50. Поступающие на входы блока 4 сигналы 7 записываютс  в регистр 46, при этом при поступлении очередного сигнала Г с выхода элемента ИЛИ

0 47 выдаетс  единица, котора  поступает на вход считываемого регистра 48. В результате этого значени  регистров 46 и 48 поразр дно сравниваютс  в элементе 49 сравнени . В разр дах регистра 50 содер5 жатс  значени  УСз с помощью которых производитс  формирование соответствующих сигналов ПЗ. При этом по завершении поступлени  всех сигналов Гп TIN в регистр 46 с выходов элементов 49и, .... 49iN

0 сравнени  выдаютс  единичные сигналы, которые проход т через соответствующие элементы И 51,53, 55, 57, элементы ИЛИ 52, 54, 56. 58 и поступают на входы соответствующих элементов И 59, на выходе которых

5 формируютс  сигналы ПЗ. Пусть, например, необходимо при П, Г2 1 формировать П31 1, а при Г4 1 -П32, ПЗз, П34 1, тогда в регистр 48 записываетс  1101, в регистр 50 - значение pi р2 рз Р4 ps ре р рз, где pi

0 1111, р2 1000, рз 1000, р4 1111. Р5 1000, рб 0111, р 1000, рв 0111. При поступлении сигнала П производитс  считывание из регистра 48 и при несовпадении содержимого регистров 46 и 48 с выхода

5 элемента 49i либо 492 нулевой сигнал через элементы И 57.1, ИЛИ 58.1 или через элементы И 55.1, ИЛИ 56.1 поступает на вход элемента И 59.1. По поступлении П и Г2 с выходов элементов 49i и 492 сравнени  вы0 даютс  единицы, которые через элементы

55.1,56.1 и 57.1, 58.1 поступают на два первых входа элемента И 59.1, на два вторых входа которого с выхода регистра 50 поступают единицы, в результате чего на выходе

5 элемента И 59.1 формируетс  единичный сигнал ПЗт. При поступлении сигнала на вход регистра 464 с выхода элемента 494 сравнени  выдаетс  единица, котора  поступает на одни входы элементов И 51.1.

51.2,51.3, 51.4, на другие входы которых с

выходов Pi регистра 50 поступают единицы. С учетом значений Р2-Рв регистра 50 на входы элементов И 59.2; 59,3; 59.4 поступают единичные сигналы, в результате чего на выходе этих элементов формируютс  П32 ПЗз П34 1. Выдача П3| либо групп П3| осуществл етс  по приказу в регистр 46 соответствующих сигналов .

Узел 11 ассоциативной пам ти блока обработки предназначен дл  хранени  зна- чений сущности С в виде Им  элемента данных, Атрибуты ATiАТП либо подмножества сущностей, обрабатываемых в данном блоке обработки.

Ввод значений С в узел 11, выполнен- ный по первому варианту, производитс  через входы начальных значений узла 11, при этом через входы первой группы узла 11 поступают значени  С, через вторую группу входов узла 11 - значени  адресов С. При обращении к узлу 11 ассоциативной пам ти, выполненному п,о первому варианту, через управл ющий вход узла 11 на вход запуска генератора 61 тактовых импульсов поступает единичный сигнал, через вход значени  ключа 11 на информационный вход регистра 64 поступает значение ключа. С выхода генератора 61 тактовых импульсов на счетный вход счетчика 62 поступают тактовые импульсы, с помощью которых формируют- с  адреса обращени  к накопителю 60. Значени  имен элементов данных поступают на один вход элемента 65 сравнени , на другой вход которого с выхода регистра 64 поступает значение ключа. При совпадении име- ни элемента данных, выдаваемого с соответствующего выхода накопител  60, и значени  ключа с выхода элемента 65 сравнени  выдаетс  единичный сигнал, останав- ливающий генератор 61 тактовых импульсов, в результате чего ассоциативный поиск прекращаетс  и с выхода регистра 66 выдаетс  искомое значение С. Ввод значений С в узел 11, выполненный по второму варианту, производитс  через входы начальных значений узла 11 в  чейки 67 узла 11, при этом в регистр 69  чейки записываетс  им .элемента данных, а в регистр 70 - атрибуты. При обращении к узлу 11 ассоциативной пам ти, выполненному по второму варианту, через вход значени  ключа 11 и соответствующие входы  чеек 67 значение ключа поступает на одни входы элемента 72 сравнени  всех  чеек 67, через управл ющий вход узла 11 единичный сигнал посту- пает на входы считывани  регистров 69 всех  чеек 67, В результате этого в каждой  чейке 67 производитс  сравнение имени элемента данных со значением ключа и перепись имени элемента данных из регистра 69 в регистр 71. При совпадении значени  ключа и имени элемента данных с выхода элемента 72 сравнени  единичный сигнал поступает на входы считывани  регистра 71, в котором записано им  элемента данных, и регистра 70. в котором записаны значени  атрибутов. В результате этого искомое значение С с выхода  чейки 67 через группу элементов ИЛИ 68 поступает на выход узла 11 ассоциативной пам ти.

По завершении обработки подструктуры (структуры) данных в блоках обработки результат с выходов регистров 20 через узел 17 буферной пам ти блоков обработки поступает на соответствующий информационный вход процессора 1 ввода-вывода. В зависимости от команд, сформированных при обработке запроса пользовател , с выхода процессора 1 ввода-вывода результат может быть записан в ВЗУ 2 (например, при обновлении структуры данных( и/или выдан вглавную ЭВМ (например, при запросе данных ).

Claims (3)

1. Формула изобретени  1. Устройство дл  обработки структур данных, содержащее блок синхронизации, конфигуратор, п блоков обработки первой строки матрицы блоков обработки, перва  группа выходов конфигуратора подключена к управл ющим входам группы блока синхронизации , первый выход 1-й группы (1 1,2, ..., п) конфигуратора подключен к первому информационному входу группы 1-го блока обработки первой строки матрицы блоков обработки, первый информационный вход и первый выход второго блока обработки первой строки матрицы блоков обработки подключены к первому выходу и первому информационному входу первого блока обработки первой строки матрицы блоков обработки , первый информационный вход и

   первый выход р-го блока.обработки (р - 3

   п) первой строки матрицы блоков обработки подключены соответственно к второму выходу и второму информационному входу (р-1)-го блока обработки первой строки матрицы блоков обработки, отличающеес  тем. что, с целью повышени  быстродействи , в него введены процессор ввода-вывода , блок внешних запоминающих устройств и с второй по n-ю строку из n-блоков обработки кажда , первый информационный вход-выход процессора ввода-вывода подключен к входу-выходу устройства, j-й вход- выход (j 2 п+1) процессора

   ввода-вывода подключен к (Н)-му информационному входу-выходу блока внешних запоминающих устройства, первый и второй выходы процессора ввода-вывода подключены к первому и второму информационным входам соответственно конфигуратора, первый управл ющий вход конфигуратора подключен к .входу программы реконфигурации устройства, третий информационный вход конфигуратора подключен к входу характеристик графа структуры данных устройства , второй управл ющий вход конфигуратора подключен к входу запуска устройства, с второго по четвертый выходы 1-й группы конфигуратора подключены к информационным входам соответственно с второго по четвертый группы 1-го блока обработки первой строки матрицы, с первого по четвертый информационные входы группы 1-го блока обработки k-й строки матрицы блоков обработки (к 2, ..,, п) подключены соответственно с первого по четвертый выходам (k-1)n + }-й группы выходов блока синхронизации, выход результата t-ro блока

   обработки (, .,., п) m-й строки (т 1

   п) матрицы блоков обработки подключен к -му информационному входу m-й группы процессора ввода-вывода, первый управл ющий вход 1-го блока обработки m-й строки матрицы блоков обработки подключен к 1-у выходу m-й группы процессора ввода-вывода , 1-й информационный вход m-й группы блока синхронизации подключен к выходу признака готовности 1-го блока обработки m-й строки матрицы блоков обработки, 1-й выход m-й группы блока синхронизации подключен к входу признака запуска 1-го блока обработки m-й строки матрицы блоков обработки, первый информационный вход и первый выход второго блока обработки q-й строки матрицы блоков обработки

   (q 2п) подключены к первому выходу и

   первому информационному входу первого блока обработки q-й строки матрицы блоков обработки, первый информационный вход и первый выход р-го блока обработки q-й строки матрицы блоков обработки подключены соответственно к второму выходу и второму информационному входу (р-1),-го блока обработки q-й строки матрицы блоков обработки, вторые информационные входы и вторые выходы первого и n-го блоков обработки п ервой строки матрицы блоков обработки подключены к второму выходу и второму информационному входу соответственно первого и n-го блоков обработки второй строки матрицы блоков обработки, второй информационный вход и второй выход первого и n-го блоков обработки (q-1)-u строки матрицы блоков обработки подключены к третьему выходу и третьему информационному входу соответственно первого и n-го блоков обработки q-й строки матрицы блоков обработки, третий информационный вход и третий выход r-го (г 2п) блока

   обработки второй строки матрицы блоков обработки подключены к третьему выходу и третьему информационному входу r-го блока обработки первой строки матрицы блоков обработки, третий выход и третий информационный вход r-го блока обработки (q-1)-u строки матрицы блоков обработки подключены к четвертому информационному входу и четвертому выходу г-го блока

   обработки q-й строки матрицы блоков обработки , третий информационный вход и третий выход первого блока обработки первой строки матрицы подключены к п тому выходу и п тому информационному входу второго блока обработки второй строки матрицы, п тый информационный вход и п тый выход s-ro блока обработки s-й строки матрицы (s 3,..., п-1) подключены к шестому выходу и шестому информационному входу (s+1)-ro

   блока обработки (з+1)-й строки матрицы, шестой информационный вход и шестой выход (п-1}-го блока обработки (п-1)-й строки матрицы подключены к третьему выходу и третьему информационному входу n-го блока обработки п-й строки матрицы, четвертый информационный вход и четвертый выхода-го блока обработки первой строки

   матрицы (м 2п-1) подключены к п тому

   выходу и п тому информационному входу

   (« + 1)-го блока обработки второй строки матрицы, шестой выход и шестой информационный вход блока обработки (п-1)-й строки матрицы (v 2, .... n-З) подключены к четвертому информационному входу и шестому выходу (v +1)-го блока обработки п-й строки матрицы, четвертый информационный вход и четвертый выход первого блока обработки v-й строки матрицы обработки (v 2n-З) подключены к п тому выходу

   и п тому информационному входу второго блока обработки (v+1)-u строки матрицы, шестой информационный вход и шестой выход (п-1)-го блока обработки v-й строки матрицы подключены к четвертому выходу и

   четвертому информационному входу п-го блока обработки (v+1)-u строки матрицы, четвертый информационный вход и четвертый выход первого блока обработки (п-1)-й строки и (п-1)-го блока обработки первой

   строки подключены к четвертому выходу и четвертому информационному входу соответственно второго блока обработки п-й строки и n-го блока обработки второй строки матрицы, шестой информационный вход и

   шестой выход а-го (а Ь+1 п-1) блока

   обработки b-й строки (Ь 2, ..., п-2) матрицы подключены к п тому выходу и п тому информационному входу (а+1)-го блока обработки (Ь+1)-й строки матрицы, шестой

   информационный вход и шестой выход с-го

   блока обработки (с 1-d-1) d-й строки

   (d 3n-З) матрицы подключены к п тому

   выходу и-п тому информационному входу (с+1)-го блока обработки (d+1)-fl строки мат- рицы, седьмой информационный вход и

   седьмой выход е-ro (е « 2 п-2) блока

   обработки второй строки матрицы подключены к п тому выходу и п тому информационному входу (е+1)-го блока обработки первой строки матрицы, п тый информационный вход и п тый выход е-го блока обработки n-й строки матрицы подключены к восьмому выходу и восьмому информационному входу (е+1)-го блока обработки (п-1)-й строки матрицы, п тый информационный вход и п тый выход первого блока обработки f-й строки (f 3п-1) матрицы подключены к восьмому выходу и восьмому информационному входу второго блока об- работки (М)-й строки матрицы, седьмой информационный , вход и седьмой выход (п-1)-го блока обработки f-й строки подключены к п тому выходу и п тому информационному входу n-го блока обработки (М)-й строки, п тый информационный вход и п тый выход второго блока обработки первой строки матрицы п (п-1)-го блока обработки n-й строки матрицы подключены к п тому выходу и п тому информационному входу соответственно первого блока обработки второй строки матрицы и n-го блока обработки второй строки матрицы, третий выход и третий информационный вход первого блока обработки n-й строки матрицы под- ключены к восьмому информационному входу и восьмому выходу второго блока обработки (п-1)-й строки матрицы, третий информационный вход и третий выход п-го блока обработки первой строки матрицы подключены к седьмому выходу и седьмому информационному входу (к-1)-го блока обработки и, второй строки матрицы, седьмой информационный вход и седьмой выход 11- го блока обработки (U 2п-2) w-й строк

   (w 3п-1) матрицы подключены к восьмому выходу и восьмому информационному входу (U-M)-го блока обработки (w+1)-u строки матрицы, при этом блок обработки содержит восемь входных регистров, регистр имени сущности, узел ассоциативной пам ти , узел оперативной пам ти, узел регистров общего назначени , арифметико- логический узел, узел управлени , узел посто нной пам ти, два элемента ИЛИ, с пер- вого по п тый регистры, два элемента сравнени , первый триггер, восемь выходных регистров, узел буферной пам ти, с первого по восьмой информационные входы блока обработки подключены к информационным входам входных регистров соответственно с первого по восьмой блока обработки , причем признаковые разр ды каждого информационного входа блока обработки подключены к входам первого элемента ИЛИ и к инфомационным входам разр дов первого регистра блока обработки , с первого по восьмой выходы блока обработки подключены к выходам выходных регистров соответственно с первого по восьмой блока обработки и к информационным входам узла буферной пам ти блока обработки, первый информационный вход группы блока обработки подключен к информационному входу второго регистра, второй информационный вход группы блока обработки - к информационному входу регистра имени сущности, третий информационный вход группы блока обработки - к информационному входу узла ассоциативной пам ти, четвертый информационный вход группы блока обработки - к информационным входам третьего и четвертого регистров блока обработки, вход программ блока обработки подключен к информационному входу узла посто нной пам ти блока обработки, вход признака запуска - к входу считывани  первого триггера, выход первого элемента сравнени  - к входу считывани  четвертого регистра и к выходу признака готовности блока обработки, первый управл ющий вход блока обработки подключен к входу считывани  узла буферной пам ти, выход которого подключен к выходу результата блока обработки, выходы входных регистров с первого по восьмой подключены к информационным входам с первого по восьмой соответственно арифметико-логического узла, выход регистра имени сущнбсти подключен к дев тому информационному входу арифметико-логического устройства, дес тый, одиннадцатый и двенадцатый информационные входы которого подключены соответственно к выходам узла оперативной пам ти, узла регистров общего назначени  и узла ассоциативной пам ти, выходы первой группы узла управлени  подключены к входам считывани  входных регистров, выходы второй группы узла управлени  - к информационным входам п того регистра, к входам второго элемента ИЛИ и к входам записи с первого по восьмой выходных регистров , выходы третьей группы узла управлени  подключены к входам кода операции арифметико-логического узла, информационный выход которого подключен к информационным входам узла оперативной пам ти, узла регистров общего назначени , к входу значени  ключа узла ассоциативной пам ти и к информационным входам выходных регистров с первого по восьмой, информационный выход признака арифметико-логического узла подключен к информационному входу узла управлени , выходы с первого по п тый узла управлени  подклю- чены соответственно к входу считывани  регистра имени сущности, к управл ющему входу узла ассоциативной пам ти, к адресному входу узла оперативной .пам ти, к управл ющему входу узла регистров общего назначени  и к адресному входу узла буферной пам ти, вход команды узла управлени  подключен к выходу узла посто нной пам ти , адресный вход которого подключен к шестому выходу узла управлени , вход за- пуска узла управлени  подключен к выходу первого триггера, выход первого элемента ИЛ И - к входу считывани  второго регистра, выходы первого и второго регистров - к первому и второму входам второго элемента сравнени , выход которого подключен к информационному входу триггера, выход второго элемента ИЛИ подключен к входу считывани  третьего регистра, выходы третьего и п того регистров - к первому и второму входам первого элемента сравнени , выходы четвертого регистра - к входам считывани  выходных регистров, при этом узел ассоциативной пам ти содержит накопитель , генератор тактовых импульсов, счетчик, элемент сравнени , группу элементов ИЛИ, два регистра, информационный входузлэ ассоциативной пам ти подключен к информационному входу накопител , причем первый и второй разр ды первого ин- формациончого входа узла ассоциативной пам ти подключены соответственно к входу записи накопител  и к первым входам элементов ИЛИ группы, управл ющий вход узла ассоциативной пам ти - к входу запуска генератора тактовых импульсов, выход которого подключен к входу чтени  накопител  и к счетному входу счетчика, выходы которого подключены к вторым входам элементов ИЛИ группы, выходы которых под- ключены к адресным входам накопител , вход значени  ключа узла ассоциативной пам ти подключен к информационному входу первого регистра, выход которого подключен к первому входу элемента сравнени , первый выход накопител  - к информационному входу пол  имени элемента данных второго регистра и к второму входу элемента сравнени , выход которого подключен к входу останова генератора так- товых импульсов и к входу считывани  второго регистра, второй выход накопител  подключен к информационному входу пол  атрибутов второго регистра, выход

   второго регистра - к, выходу узла ассоциативной пам ти.
2. 2. Устройство поп. 1,отличающее- с   тем, что конфигуратор содержит три бло ка оперативной пам ти, арифметико-логический блок, регистр команд, блок посто нной пам ти, элемент ИЛИ, блок элементов ИЛИ, генератор тактовых импульсов , счетчик, четыре регистра результата, дешифратор, коммутатор, первый и второй информационные входы конфигуратора подключены к информационным входам соответственно первого и второго блоков оперативной пам ти, третий информационный вход конфигуратора - к первому входу блока элементов ИЛИ, выход которого подключен к информационному входу третьего блока оперативной пам ти, первый управл ющий вход конфигуратора - к информационному входу блока посто нной пам ти, второй управл ющий вход конфигуратора - к первому входу второго элемента ИЛИ, выход которого подключен к входу допуска генератора тактовых импульсов, выход которого подключен к счетному входу счетчика, информационный выход которого подключен к адресному входу узла посто нной пам ти, первый, второй и третий информационные входы арифметико-логического блока подключены соответственно к выходам блоков с первого по третий оперативной пам ти, вход кода операции арифметико-логического блока подключен к первому выходу регистра команды, выходы с второго по восьмой регистра команд - к адресным входам первого , второго и третьего блоков оперативной пам ти, к входам записи-считывани  с первого по четвертый регистров результата соответственно, дев тый, дес тый и одиннадцатый выходы регистра команд подключены соответственно к второму входу элемента ИЛИ, к входу останова генератора тактовых импульсов и к тактовому входу счетчика, информационный вход ре- гистра команд подключен к выходу блока посто нной пам ти, информационный выход арифметико-логического блока - к второму входу блока элементов ИЛИ, к информационным входам первого-четвер- того регистров результата и к первому информационному входу коммутатора, выход признака арифметико-логического блока - к входу начального значени  счетчика, выход первого регистра результата - к входам дешифратора , выходы которого подключены к управл ющим входам коммутатора, выходы второго и третьего регистров результата подключены соответственно к второму и третьему информационным входам коммутатора , выходы четвертого регистра результата - к выходам первой группы конфигуратора , выходы  -й группы (тг - 2 п+1)

   конфигуратора подключены к выходам ()- й группы коммутатора.
3. 3. Устройство поп. 1,отличающее- с   тем,1 что блок синхронизации содержит две группы регистров по п регистров в каждой , гг элементов ИЛИ, группу из п2 схем сравнени , п2 групп из п2 элементов И кажда , п групп из п элементов ИЛИ кажда . (п+1)-ю группу из п элементов И, регистр,а-й информационный вход блока синхронизации (а 1п)/3-й группы 1,... п) подключен к

   информационному входу а/ +а-ro регистра первой группы и к а{5+ сс-му входу элемента ИЛИ, первый управл ющий вход группы блока синхронизации подключен к информационному входу регистра второй группы, управл ющие входы с второго по (п +1)-й группы блока синхронизации подключены к информационным входам соответственно

   регистров с первого по п -и второй группы, выход элемента ИЛИ подключен к входам считывани  регистров второй группы U-ro

   регистра, выход у-х регистров (у- 1п2)

   первой и второй групп подключены соответственно к первому и второму входам f -и схемы сравнени  узла, выход а(3 + а-го элемента И (п+1)-й группы подключены к а-му выходу ft -и группы блока синхронизации, выход у-й схемы сравнени  узла подключен к первым входам элементов И у-й группы,

   0-й выход (0-1п2) у-й группы выходов

   регистра подключен к второму входу 0-го элемента И у-й группы, выход 0-го элемента И у-й группы подключен к первому входу 0-го элемента ИЛИ у-й группы, второй вход 0-го элемента ИЛИ у-й группы подключен к 0-му выходу (п2+у)-й группы регистра, выходы 0-х элементов ИЛИ групп с первой по п2-ю подключены к входам 0-го элемента И (п2+1)-й группы.

   Чйъ)

   ч) fa)

   Cm

   Сцз

   Сущности

   flh%)

   Отношени 

   W

   fr,B3)

   CM

   С&

   Фиг. 2.

   Qt/f.3

   №,%Л)

   №Л).

   М

   (и,)

   К

   (ЯЛ)

   (WM

   fa)

   Си, С

   ФигЛ.

   о оо со

   О)

   со

   $ 5

   II

   а со со

   О

   со

   ЈZH

   От дшй ВВ

   УС,

   HvjWiyt, {1) tooJW K6mj/ К блоку 5п к длоху 5i2 X блоку 54, f синхронизации . Фиг.Ю

   УС,

   / низ

   Формирование номера блока обработки, 6 ко/лоры и записываетс  Ci (на этапе

   ввода сущносгпеи,налример фи обновлении базы данных)

   Формирование УС1}УС2 дл  каждого блока обработки конфигурации (дл  каждой t/c- лольэуемой конфигурации)

   Выдача 6 блок обработки значений с;, ycf и УС

   Формирование УС3 блока синхронизации дл  каждой используемой конфигурации

   Щи г. 11

   О)

   Л

   4СУ

   #г

   ,

   s

   V

   lf

   4

   Я

   (П

   у&

   ib

   4ft

   «и

   (2)

   1 гг

   Л7

   ж

   P5J Р7

   из,

   5г

   331

   ю

   5 .г

   ПЗь

   2 вариант

   Входы мочальных данных

   Фиг.%

   Фаг. 15

   1 рус

   I   рус

   З рус

   У  рус

   Фиг. 16