JP3125739B2 - バススイッチ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バススイッチに関
し、特に、複数のバスに渡るバストランザクションを可
能にするバススイッチに関する。

【０００２】

【従来の技術】従来のこのようなバススイッチは、例え
ば、米国特許５２５５２６５、あるいは（Ｒｏｂｅｒｔ
Ｗ．Ｈｏｒｓｔ、”ＴＮｅｔ：Ａ Ｒｅｌｉａｂｌｅ
Ｓｙｓｔｅｍ Ａｒｅａ Ｎｅｔｗｏｒｋ” ＩＥＥ
Ｅ Ｍｉｃｒｏ、 Ｆｅｂｒｕａｒｙ １９９５、ｐ
ｐ．３７〜４５）にあるように、スケジューラは入力バ
ッファに格納されているセルに対して転送許可を与え、
かつ、同スケジュールがクロスバスイッチに制御信号を
与えて、許可した転送経路を接続させていた。

【０００３】また、バスブリッジは、各バスに接続され
ており、バスブリッジで生成されるセルは、バスブリッ
ジ内のバッファに格納されたセルがクロスバスイッチに
転送されていた。

【０００４】このような、バススイッチでは、トランザ
クションセルの終端に同トランザクションセルの終端で
あることを示すワードであるデリミタを付加していた。
スイッチモジュールでは、同デリミタを検出することで
トランザクションセルがスイッチモジュールを通過した
と判断し、同トランザクションセルに割り当てられてい
た転送経路を解放し、再スケジューリングをスケジュー
ラに要求していた。

【０００５】さらに、バススイッチにおいて接続するバ
スの数を増やすと、バスの数に合わせてバスブリッジも
増やし、バスブリッジの数に合わせてスイッチモジュー
ルののポート数も増やす必要があった。ここで、バスス
イッチにおけるスイッチモジュールでは、出力ポートを
増やすために、クロスバスイッチを多段接続していた。
例えば、（Ｒｏｂｅｒｔ Ｗ．Ｈｏｒｓｔ、”ＴＮｅ
ｔ：Ａ Ｒｅｌｉａｂｌｅ Ｓｙｓｔｅｍ Ａｒｅａ
Ｎｅｔｗｏｒｋ” ＩＥＥＥ Ｍｉｃｒｏ、 Ｆｅｂｒ
ｕａｒｙ １９９５、ｐｐ．３７〜４５）あるいは（Ｂ
ｏｂ Ｂｌａｕ、Ｂａｒｒｙ Ｉｓｅｎｓｔｅｉｎ、”
Ａ Ｔｒａｎｓｐａｒｅｎｔ Ｓｗｉｔｃｈｉｎｇ Ｆ
ａｂｉｒｃ ｆｏｒ ＰＣＩ”、ＨＯＴ Ｉｎｔｅｒｃ
ｏｎｎｅｃｔｓ ＩＶ,Ａｕｇｅｓｔ １５−１７，１
９９６，ｐｐ２１５−２１９）では、クロスバスイッチ
の多段接続によりポート数を増やしていた。

【０００６】また、従来のバススイッチでは、米国特許
５２８３９０４にあたるように、割込み信号の伝達方法
として専用の割込み信号バス線を使用していた。

【０００７】また、上記バスブリッジでは、セルがクロ
スバスイッチを通過すると、割り当てられた転送経路を
解放して、クロスバスイッチ内の転送経路の再割り当て
が開始されなければならないが、クロスバスイッチが転
送要求を検知してスケジューラに通知するか、または、
セルを受け取ったバスブリッジが受信終了およびバッフ
ァ容量の空きをクロスバスイッチの制御部に通知してい
た。例えば、（Ｒｏｂｅｒｔ Ｗ．Ｈｏｒｓｔ、”ＴＮ
ｅｔ：Ａ Ｒｅｌｉａｂｌｅ ＳｙｓｔｅｍＡｒｅａ
Ｎｅｔｗｏｒｋ” ＩＥＥＥ Ｍｉｃｒｏ、 Ｆｅｂｒ
ｕａｒｙ １９９５、ｐｐ．３７〜４５）がそれに当た
る。

【０００８】また、パケットスイッチ型のクロスバスイ
ッチの場合、バス上で発生したアドレス、コマンド、あ
るいはデータは複数のトランザクションセルに分割さ
れ、セル毎にクロスバスイッチに入力されて出力先のバ
スブリッジに転送される。 従来のバスブリッジでは、
一つのセルあるいはパケットはクロスバスイッチ内で一
括して転送されていた。例えば、（Ｒｏｂｅｒｔ Ｗ．
Ｈｏｒｓｔ、”ＴＮｅｔ：Ａ Ｒｅｌｉａｂｌｅ Ｓｙ
ｓｔｅｍ Ａｒｅａ Ｎｅｔｗｏｒｋ” ＩＥＥＥ Ｍ
ｉｃｒｏ、 Ｆｅｂｒｕａｒｙ １９９５、ｐｐ．３７
〜４５）にあるように、ヘッダー、アドレス、データ、
およびエラー訂正信号を含む一つのパケットを単位とし
てクロスバスイッチを切り換えて転送いていた。

【０００９】さらに、従来のバススイッチあるいはその
構成要素として使用されるクロスバスイッチでは、例え
ば、米国特許５２５５２６５あるいは米国特許５２６７
２３５にあるように、セルをタイプ毎に別々のクロスバ
スイッチで転送したり、別々の回線で転送したりするこ
とはなかった。

【００１０】そして、従来のバススイッチにおけるスイ
ッチモジュールでは、例えば、米国特許５２５５２６５
あるいは米国特許５２６７２３５にあるように、スケジ
ューラの許可を得ているセルと許可を得ていないセルを
区別して処理することはなく、スケジューラによって転
送経路を割り当てられているクロスバスイッチに入力さ
れたセルは、どちらも出力ポートに転送されていた。

【００１１】

【発明が解決しようとする課題】上記に示した従来のバ
ススイッチにおいては、次のような課題があった。すな
わち、入力バッファに格納されているセルに対してクロ
スバスイッチ内の転送経路を割り当てるスケジューラ
が、クロスバスイッチにおけるスケジューラがクロスバ
スイッチにおける転送経路の接続も制御するため、スケ
ジューラとクロスバスイッチの間に回線を設けるか、ま
たは、スケジューラとクロスバスイッチを単一のＬＳＩ
で構成する必要があった。このため、バススイッチに接
続するバスの数を増やすとき、単一のＬＳＩで構成する
場合には、ゲート数とピン数によって接続できる最大バ
ス数に制約が与えられ、また、スケジューラとクロスバ
スイッチを回線で接続する場合には、回線のビット幅も
しくは帯域が大きくなるため、装置の構成が困難とな
る。

【００１２】また、トランザクションセルとバス制御信
号セルおよびスケジューリングセルが同一の回線を使っ
て転送されていたため、バス制御信号セルとスケジュー
リングセルの転送がバスブリッジとスイッチモジュール
間の回線が有する帯域を奪い、同回線経由でのトランザ
クションセルの転送スループットを下げていた。

【００１３】また、従来のバススイッチでは、トランザ
クションセルの終端を示すワードであるデリミタを検出
することで転送経路を解放し、再スケジューリングをス
ケジューラに要求していたが、デリミタを検出してから
実際にスケジューラで再スケジューリングがなされるま
では、ある一定時間を経過せざるを得ず、この間は、ス
イッチモジュール内で割り当てられている転送経路が使
用されない。従って、スイッチモジュールの稼働率が低
下し、バススイッチのスループットを低下させることと
なった。

【００１４】また、接続されるバス数を増やすために、
クロスバスイッチを多段接続する必要があった。しか
し、クロスバスイッチを多段接続すると、クロスバスイ
ッチ間にバッファを設ける必要があり、クロスバスイッ
チ間でフロー制御を実施する必要も発生した。さらに、
スケジューラは複数のクロスバスイッチにおける転送経
路を割り当てしなければならず、アルゴリズムが複雑に
なり、処理時間も増大した。

【００１５】また、割込信号を伝達するための専用回線
を設けるため、専用回線の新たなハードウェアが必要に
なること、さらに、複数のバス間の距離が伸びると、割
込信号用の専用回線の設計が複雑になること等の欠点が
あった。

【００１６】また、スケジューラの許可を得ていないセ
ルがスイッチモジュールのある入力ポートに入力されて
出力ポートに転送されると、別の入力ポートに入力され
たスケジューラの許可を得たセルと出力ポートで衝突す
る可能性があり、その場合スイッチモジュールの誤作動
や破壊につながる危険性があった。

【００１７】さらに、各バスに接続されたバスブリッジ
とクロスバスイッチとの物理的な距離が大きくなると、
各バスブリッジとスケジューラの間の通信に時間がかか
るようになり、クロスバスイッチ内の転送経路の割り当
て処理に時間がかかるようになり、クロスバスイッチの
稼働率、そしてバスブリッジ全体のスループットを低下
させていた。

【００１８】また、従来のバスブリッジでは、セルがク
ロスバスイッチを通過した後に、同セルに対して割り当
てられた転送経路を解放する方法として、クロスバスイ
ッチが転送完了を検知してスケジューラに通知する場
合、クロスバスイッチとスケジュールの間に専用の回線
を設けるか、クロスバスイッチとスケジューラを単一の
ＬＳＩで構成する必要があった。また、クロスバスイッ
チ、あるいはセルを受け取ったバスブリッジがスケジュ
ーラに対して転送終了を通知する場合、スケジューラが
転送終了通知を受けるタイミングが遅くなり、その結
果、スケジューラにおける転送経路の再割り当てが遅
れ、バススイッチの稼働率が下がるため、バススイッチ
のスループットを低くしていた。また、従来のバスブリ
ッジでは、一つのセルはクロスバスイッチ内で一括して
転送されるため、あるセルの転送中に発生した別のセル
は、転送中のセルの転送が終了するまで入力バッファで
待たねばならなかった。従って、バス上のエラー信号や
割込信号等のバス制御信号を変換して得られるバス制御
信号セル、あるいは転送経路の割り当て処理で使用され
るスケジューリングセルは、トランザクションセルの転
送が終了するまで待たざるを得なかった。バス制御信号
の伝達が遅れるため、割込や異常終了の処理が遅れ、バ
ススイッチの応答性能を劣化させていた。また、スケジ
ューリングセルの転送が遅れるため、クロスバスイッチ
のスループットを下げることにつながっていた。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１にかかる発明は、バスブリッジにおいて、
トランザクションセルが生成されるときに、同トランザ
クションセルに対して出力先ポート番号が付加される。
そして、上記トランザクションセルがスイッチモジュー
ルに入力されると、同トランザクションセルに付加され
た出力先ポート番号によって出力ポートマルチプレクサ
が制御され、同トランザクションセルが出力ポートを経
由して所定のバスブリッジに転送される。

【００２０】また、請求項２にかかる発明は、請求項１
に記載のバス・スイッチにおいて、セルを生成した上記
バスブリッジが同セルを上記スイッチモジュール経由で
別のバスブリッジに転送する場合、上記セルの転送元で
ある上記バスブリッジが上記スイッチモジュールにおけ
るスケジューラに対して上記スイッチモジュール経由で
上記セルの転送が終了したことを通知する。

【００２１】さらに、請求項３にかかる発明は、請求項
１または請求項２のいずれかに記載のバス・スイッチに
おいて、上記セルを構成するワードにワードタイプ識別
ビットを付加する。ここで、同ワードタイプ識別ビット
とは、同ワードのタイプ、すなわち、トランザクション
セルの一部かバス制御信号セルの一部かを識別するため
のビットのことである。

【００２２】さらに、請求項４にかかる発明は、請求項
１〜請求項３のいずれかに記載のバス・スイッチにおい
て、上記セルを構成するワードにスケジューリングセル
識別ビットを付加する。ここで、同スケジューリングセ
ル識別ビットとは、同ワードの属するスケジューリング
セルのタイプ、すなわち、スケジュール要求セル，割当
通知セルおよびセル転送終了通知セルかを識別するため
のビットのことである。

【００２３】さらに、請求項５にかかる発明は、請求項
１〜請求項４のいずれかに記載のバススイッチにおい
て、バス制御信号セルを入力側のバスブリッジから出力
側のバスブリッジに転送するため、専用のスイッチであ
るバス制御信号セルスイッチを設置するとともに、上記
バスブリッジから上記バス制御信号セルスイッチに対し
て専用回線を接続する。

【００２４】さらに、請求項６にかかる発明は、請求項
１〜請求項５のいずれかに記載のバススイッチにおい
て、バスブリッジとスケジューラとをスケジューリング
セルが転送される専用回線によって接続する。

【００２５】さらに、請求項７にかかる発明は、請求項
１〜請求項６のいずれかに記載のバス・スイッチにおい
て、トランザクションセルが有するワードにセル終了通
知ビットを付加するとともに、上記トランザクションセ
ルの終端から所定のワード前に、同所定のワード後に上
記トランザクションセルの転送が終了することを予告す
る。

【００２６】さらに、請求項８にかかる発明は、請求項
１〜請求項７のいずれかに記載のバス・スイッチにおい
て、バス上のバスデバイスと、同バスにおいて生成され
たセルをサブセルに分割するとともに、同サブセルには
転送先のポート番号を付加して、同サブセルを所定のス
イッチモジュールに転送する。また、上記スイッチモジ
ュールは上記サブセルを転送先のバスブリッジに転送す
るとともに、同バスブリッジにおいて元のセルに再生す
る。

【００２７】さらに、請求項９にかかる発明は、請求項
１〜請求項８のいずれかに記載のバス・スイッチにおい
て、バス上のバスデバイスと同バスに接続されたバスブ
リッジの間に割込線を設置するとともに、ホストＣＰＵ
が接続されたホストバス上に割込コントローラがあっ
て、同ホストバス上のバスブリッジから上記割込コント
ローラに対してホスト割込線が接続される。ここで、上
記割込線と上記ホスト割込線の対応は予め定められてい
る。そして、上記割込線が上記バスデバイスによって駆
動されると、バスブリッジにおいて同割込線に対応する
割込信号セルが生成されるとともに、上記スイッチモジ
ュール経由でホストバス上のバスブリッジに転送され
る。また、上記ホストバス上のバスブリッジでは、上記
割込信号セルに対応する割込ステータスレジスタをセッ
トして、同割込ステータスレジスタの値に基づいて上記
ホスト割込線を駆動するとともに、上記割込コントロー
ラに割り込みを通知する。

【００２８】さらに、請求項１０にかかる発明は、請求
項１〜請求項９のいずれかに記載のバス・スイッチにお
いて、スイッチモジュールの内部に出力ポートの占有状
況を示すレジスタである接続レジスタを設置して、上記
スイッチモジュールにセルが入力されたときに、上記接
続レジスタをセットするとともに、同セルが上記スイッ
チモジュールを通過した後に同接続レジスタをリセット
する。そして、上記スイッチモジュールに新たに入力さ
れたセルに対して、同セルが要求する出力先ポートに対
応した接続レジスタのビットが既にセットされていると
きは、同入力されたセルに対して転送経路が割り当てら
れていないと判断して、同セルを破棄するとともに、エ
ラー処理を開始する。

【００２９】さらに、請求項１１にかかる発明は、請求
項１〜請求項１０のいずれかに記載のバス・スイッチに
おいて、バスブリッジにおいて生成され、転送経路の割
り当てを待機するセルを一時的に格納するセルバッファ
をバスブリッジから分離するとともに、上記バスブリッ
ジと上記セルバッファを回線により接続させる。

【００３０】上記請求項１にかかる発明は、バスブリッ
ジにおいて、スケジューラによってスイッチモジュール
内の転送経路を許可されたトランザクションセルにポー
ト番号が付加されるとともに、上記スイッチモジュール
において同ポート番号を使用して出力されるため、上記
スケジューラが直接クロスバスイッチにおける転送経路
の接続を制御する必要がない。従って、上記スケジュー
ラと上記クロスバスイッチの間に回線を設置する必要が
ないとともに、上記スケジューラと上記クロスバスイッ
チを同一のＬＳＩに格納する必要がない。

【００３１】また、上記請求項２にかかる発明は、セル
を生成して転送を開始するバスブリッジがスケジューラ
に対して、スイッチモジュール経由で上記セルの転送が
終了したことを通知する。これにより、上記スイッチモ
ジュールが上記スケジューラに対して再スケジュールを
要求する必要が無くなるとともに、上記スイッチモジュ
ールと上記スケジューラの間に回線を設置する必要が無
くなる。また、転送元のバスブリッジがセルの転送終了
通知を上記スケジューラに転送するタイミングを適切に
設定することにより、上記スケジューラにおける転送経
路の再割り当ての遅れ時間を最小に抑えることが可能に
なる。従って、上記スイッチモジュールの稼働率を向上
させるとともに、上記バススイッチのスループットを向
上させることが可能になる。

【００３２】さらに、上記請求項３にかかる発明は、セ
ルが有する複数のワードにワードタイプ識別ビットを付
加することにより、同ワードがトランザクションセルの
一部か、あるいはバス制御信号セルの一部であるかを識
別することができるとともに、同ワードを有するセルの
タイプを識別可能になるため、上記トランザクションセ
ルの中に上記バス制御信号セルを挿入可能になる。ま
た、上記バス制御信号セルを上記トランザクションセル
の転送終了を待たずして転送が可能になるため、割込や
異常終了の処理が迅速化されるとともに、クロスバスイ
ッチ内の転送経路割り当ての処理時間が削減される。従
って、上記クロスバスイッチの稼働率の改善とバススイ
ッチのスループットの向上が実現される。

【００３３】さらに、上記請求項４にかかる発明は、セ
ルが有する複数のワードにスケジューリングセル識別ビ
ットを付加することにより、同ワードがスケジューリン
グセルにおいて、スケジュール要求セル，割当通知セル
およびセル転送終了通知セルのいずれかであるかを識別
することができるとともに、同ワードを有するセルのタ
イプを識別可能になるため、上記トランザクションセル
の中に上記スケジューリングセルを挿入可能になる。従
って、上記クロスバスイッチの稼働率の改善とバススイ
ッチのスループットの向上が実現される。

【００３４】さらに、上記請求項５にかかる発明は、バ
ス制御信号セルを入力側のバスブリッジから出力側のバ
スブリッジに転送するためにバス制御信号セルスイッチ
を設置するとともに、上記バスブリッジとバス制御信号
セルスイッチとを専用回線により接続する。また、トラ
ンザクションセルと上記バス制御信号セルが異なる回線
を使用して転送されるため、同バス制御信号セルの転送
が上記バスブリッジとスイッチモジュールの間の回線に
おけるトラフィックに影響を与えない。従って、上記ト
ランザクションセルの転送スループットが低下すること
を回避することができる。

【００３５】さらに、上記請求項６にかかる発明は、ス
ケジューリングセルをバスブリッジとスケジューラの間
において転送する専用回線を設置するとともに、トラン
ザクションセルと上記スケジューリングセルが異なる回
線を使用して転送されるため、上記スケジューリングセ
ルの転送が上記バスブリッジと上記スイッチモジュール
の間の回線におけるトラフィックに影響を与えない。従
って、トランザクションセルの転送スループットが低下
することを回避することができる。

【００３６】さらに、上記請求項７にかかる発明は、ト
ランザクションセルが有するワードにセル終了通知ビッ
トを付加させることにより、上記トランザクションセル
の終端から所定のワード前に、この所定ワード後に同ト
ランザクションセルの転送が終了することを予告するこ
とができる。また、上記所定のワード数を適当に設定す
ることにより、上記トランザクションセルがスイッチモ
ジュールを通過し終えてからスケジューラにおいて再ス
ケジューリングが実行されるまでの時間を削減すること
が可能になるとともに、上記スイッチモジュールの稼働
率が改善され、バススイッチのスループットが向上す
る。

【００３７】さらに、上記請求項８にかかる発明は、バ
スブリッジにおいて生成されたセルを複数のサブセルに
分割して、同サブセルをそれぞれに対応する複数のスイ
ッチモジュールを経由して転送先のバスブリッジに転送
するとともに、転送先のバスブリッジにおいて元のセル
に再生する。このようなバススイッチにおいて上記バス
ブリッジに接続するバス数を増加させるためには、上記
セルをより多くのサブセルに分割するとともに、上記ス
イッチモジュールと上記バスブリッジの間の回線に割り
当てられたビット幅を小さくすればよい。このように、
同ビット幅を小さくすれば、一のスイッチモジュールに
多数の多数のバスブリッジが接続可能となるとともに、
上記バスブリッジに接続可能なバス数が増加する。さら
に、上記複数のスイッチモジュールにおける転送経路の
割り当ては全て同じであるため、上記スケジューラは、
同一つでよい。むろん、アルゴリズムの変更も必要ない
ことは言うまでもない。また、上記スイッチモジュール
の多段接続が不要であるため、上記スイッチモジュール
間のフロー制御も不要である。

【００３８】さらに、上記請求項９にかかる発明は、バ
スデバイスが駆動する割込線とホスト割込線の対応は予
め定められているとともに、上記バスデバイスが接続さ
れたバスとホストバスが異なる場合は、上記バスデバイ
スが発生させた割込信号をバスブリッジにおいて一旦割
込信号セルに変換して、スイッチモジュールおよび上記
ホストバス上の上記バスブリッジ経由によりホストＣＰ
Ｕの割込コントローラに入力される。従って、複数のバ
スにまたがって、割込信号専用の回線を設置する必要が
ないとともに、複数のバスの間の距離が長くなっても、
簡易な設計によって割込信号の伝達が可能になる。

【００３９】さらに、上記請求項１０にかかる発明は、
スイッチモジュールの内部に出力ポートの占有状況を示
す接続レジスタを設置するとともに、上記スイッチモジ
ュールにおける転送経路において許可が与えられていな
いセルが上記スイッチモジュールに入力されても、上記
出力ポートにおいて衝突が発生することなくがないとと
もに、上記スイッチモジュールの誤動作や破壊を防止す
ることができる。

【００４０】さらに、上記請求項１１にかかる発明は、
バスブリッジにおいて生成されて転送経路の割り当てを
待機するセルを一時的にセルバッファを上記バスブリッ
ジから分離することにより、転送を要求するセルを格納
した上記セルバッファとスケジューラの距離を短縮する
ことが可能になる。従って、上記セルバッファと上記ス
ケジューラの間における通信時間を短縮することが可能
になるとともに、上記スケジューラにおけるスケジュー
リングの処理時間が短縮され、スイッチモジュールの稼
働率と上記バスブリッジ全体のスループットを向上する
ことができる。

【００４１】

【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、バススイッチの全体構成
の例を示す。同図においては、複数のバス４の各々がバ
スブリッジ１に接続され、各々のバスブリッジ１がスイ
ッチモジュール２及びスケジューラ３に接続されてい
る。

【００４２】図２は、上記バスブリッジ１の構成の例を
示す。同図において、上記バスブリッジ１は、ターゲッ
ト制御部１１及びマスタ制御部１２及びセル変換部１３
及びセルバッファ１４によって構成される。上記ターゲ
ット制御部１１は、上記バスブリッジ１が上記バス４上
のターゲットとして動作するときに同バス４を制御す
る。上記マスタ制御部１２は、上記バスブリッジ１が上
記バス４上のマスタとして動作するときに同バス４を制
御する。上記セル変換部１３は、上記バス４上のアドレ
ス及びコマンド及びデータを上記スイッチモジュール２
で転送するためのセルに変換し、また、上記セルバッフ
ァ１４から受け取ったセルを上記バス４上のアドレス及
びコマンド及びデータ、あるいはバス制御信号に変換す
る。上記セルバッファ１４は、上記セル変換部１３で生
成されたセルを一時的に格納し、上記スケジューラ３に
よって上記スイッチモジュール２内の転送経路を許可さ
れた後に、格納されたセルを上記スイッチモジュール２
に転送する。また、同スイッチモジュール２から転送さ
れたセルを一時的に格納し、セル変換部１３に転送す
る。

【００４３】図３は、上記セル変換部１３の一実施形態
である。同図によると、上記バス４上のアドレス及びデ
ータ及びコマンドは、セレクタ１０５及びアドレス変換
器１０３に入力される。同アドレス変換器１０３では、
上記バス４上のアドレスを上記スイッチモジュール２の
ポート番号に変換する。また、セレクタ１０４では、セ
ル制御部１０１の制御に従い、上記アドレス変換器１０
３の出力であるポート番号、或いは上記セル制御部１０
１にラッチされたポート番号を出力するとともに、同セ
レクタ１０４の出力であるポート番号の複数ビットと上
記セル制御部１０１から出力されるセルタイプの複数ビ
ットを合わせることにより、セルヘッダを入力とし、セ
ルの先頭の１ワード乃至複数ワードでは同セルヘッダを
出力し、同セルヘッダを出力した後に上記バス４上のア
ドレス及びデータ及びコマンドを出力する。さらに、セ
レクタ１０５の出力はセルバッファ１４に入力され、同
セルバッファ１４から上記セル変換部１３に入力される
セルは、マルチプレクサ１０６に入力される。同マルチ
プレクサ１０６では、入力されたセルのうちセルヘッダ
とコマンドを上記セル制御部１０１に出力し、アドレス
及びデータ及びコマンドを上記バス４上に出力する。

【００４４】次に、上記セル制御部１０１の実施形態を
説明する。以下、説明のため、アドレス線とデータ線が
共通にするとともに、ＰＣＩバスを想定する。上記セル
制御部１０１では、上記バスブリッジ１がターゲットと
して動作しているときと、マスタとして動作していると
きで処理が異なり、さらにそれぞれの場合について、ラ
イト処理の場合と、リード処理の場合で処理が異なる。
上記バスブリッジ１がターゲットとしてライト処理を実
施する場合、上記ターゲット制御部１１が上記バス４上
にアドレス及びコマンドが駆動されていることを上記セ
ル制御部１０１に伝え、同セル制御部１０１は、上記セ
レクタ１０４から上記アドレス変換器１０３の出力をポ
ート番号として出力させ、セルの種類を指定するセルタ
イプを出力し、出力されたポート番号とセルタイプを合
わせてセルヘッダとし、上記セレクタ１０５からセルヘ
ッダを出力するとともに、出力されたポート番号とセル
タイプを合わせてセルヘッダとし、同セレクタ１０５か
らセルヘッダを出力させる。また、上記セルバッファ１
４に対して、上記セル変換部１３から上記セルバッファ
１４にセルが入力されていることを通知する。次に、上
記セルバッファ１４にセルの転送が続いていることを通
知し、セルヘッダの次のワードとして上記セレクタ１０
５からアドレス及びコマンドを出力する。この後、上記
ターゲット制御部１１は、上記バス４上にデータが駆動
されていることを上記セル制御部１０１に伝え、同セル
制御部１０１は上記セルバッファ１４にセルの転送が続
いていることを通知し、上記セレクタ１０５からデータ
を出力させる。

【００４５】また、上記バスブリッジ１がターゲットと
してリード処理を実施する場合、上記ターゲット制御部
１１が上記バス４上にアドレス及びコマンドが駆動され
ていることを上記セル制御部１０１に伝え、同セル制御
部１０１は、上記セレクタ１０４から上記アドレス変換
器１０３の出力をポート番号として出力させ、上記セル
制御部１０１は上記セレクタ１０４から上記アドレス変
換器１０３の出力をポート番号として出力させるととも
に、セルの種類を指定するセルタイプを出力し、出力さ
れたポート番号とセルタイプを合わせてセルヘッダと
し、上記セレクタ１０５からセルヘッダを出力させる。
また、上記セルバッファ１４に対して、上記セル制御部
１３から同セルバッファ１４にセルが入力されているこ
とをセル出力通知２８５によって通知する。次に、上記
セルバッファ１４にセルの転送が続いていることを、上
記セル出力通知２８５によって通知し、セルヘッダの次
のワードとして上記セレクタ１０５からアドレス及びコ
マンドを出力する。この後、上記ターゲット制御部１１
は、リード結果のデータが到着するのを待機する。ま
た、上記セルバッファ１４にリード結果のデータを含む
セルが到着すると、同セルバッファ１４はセル入力通知
２８３を使って、上記セル制御部１０１に対してセルの
到着を通知する。ここで、同セル制御部１０１は、セル
要求２８４を使って、上記セルバッファ１４からセルの
出力を開始させ、マルチプレクサ１０６経由で、セルヘ
ッダを上記セル制御部１０１に入力させる。次に、上記
ターゲット制御部にデータの到着を通知し、上記マルチ
プレクサ１０６経由でデータを上記バス４に出力する。

【００４６】次に、上記バスブリッジ１がマスタとして
ライト処理を実施する場合の上記セル制御部１０１の動
作は、以下の通りである。まず、上記セルバッファ１４
からセルの到着の通知が上記セル入力通知２８３によっ
て上記セル制御部１０１に伝えられる。これを受け、同
セル制御部１０１では、上記セル要求２８４を使って上
記セルバッファ１４からセルの出力を指令し、上記マル
チプレクサ１０６経由でセルヘッダを上記セル制御部１
０１に入力する。次に、上記マルチプレクサ１０６経由
でアドレス及びコマンドを上記バス４に出力させるとと
もに、コマンドを上記セル制御部１０１に入力し、上記
マスタ制御部１２に対してライト処理を開始させる。同
マスタ制御部１２から、データ転送開始の指令が上記セ
ル制御部１０１に伝えられると、同セル制御部１０１
は、上記セルバッファ１４に対してセルの残りであるデ
ータの転送を指令し、上記マルチプレクサ１０６経由で
データを上記バス４上に出力させる。

【００４７】次に、上記バスブリッジ１がマスタとして
リード処理を実施する場合の上記セル制御部１０１の動
作は、以下の通りである。まず、上記セルバッファ１４
からセルの到着の通知が上記セル入力通知２８３によっ
て上記セル制御部１０１に伝えられる。これを受け、同
セル制御部１０１では、上記セル要求２８４を使って上
記セルバッファ１４からセルの出力を指令し、上記マル
チプレクサ１０６経由でセルヘッダを上記セル制御部１
０１に入力し、セルヘッダ内のポート番号を内部のレジ
スタに格納する。次に、上記マルチプレクサ１０６経由
でアドレス及びコマンドを上記バス４に出力させると同
時に、コマンドを上記セル制御部１０１に入力し、上記
マスタ制御部１２に対してリード処理を開始させる。こ
の後、上記セル制御部１０１は、内部のレジスタに格納
されているポート番号を上記セレクタ１０４から出力さ
せ、また、該当するセルタイプも出力し、合わせてセル
ヘッダを上記セレクタ１０５に入力する。さらに、上記
セル出力通知２８５によってセルバッファにセルの出力
を通知した後、上記セレクタ１０５から入力されたセル
ヘッダを上記セルバッファ１４に出力させる。そして、
上記マスタ制御部１２から、データ読み込みの指令が上
記セル制御部１０１に伝えられると、同セル制御部１０
１は、上記セレクタ１０５から上記バス４上において駆
動されているデータを上記セレクタ１０５に出力させ、
上記セルバッファ１４に転送する。

【００４８】図４は、上記セルバッファ１４の一実施形
態である。同図によると、同セルバッファ１４は、メモ
リ管理部１１１に出力バッファ入力制御部１１２と、出
力バッファ出力制御部１１３と、出力バッファメモリ１
１４と、入力ＦＩＦＯバッファ１１５とから構成され
る。上記セル変換部１３から上記セルバッファ１４にセ
ルが入力されると、まず、上記出力バッファ入力制御部
１１２に入力される。同出力バッファ入力制御部１１２
は、入力されたセルヘッダに基づいて上記メモリ管理部
１１１にセル一つ分のメモリ割当てを要求する。上記メ
モリ管理部１１１は、上記出力バッファメモリ１１４に
おいて使用可能なメモリ領域を算出し、その先頭アドレ
ス、すなわち書込み先頭アドレスを上記出力バッファ入
力制御部１１２に返す。書込み先頭アドレスを受け取っ
た上記出力バッファ入力制御部１１２は、同アドレスを
書込みアドレスの初期値に設定し、セルを先頭から１ワ
ード格納する度に書込みアドレスを１ワード分だけイン
クリメントしながら、上記出力バッファメモリ１１４に
書込みアドレスを入力する。同出力バッファメモリ１１
４は、上記出力バッファ入力制御部１１２から出力され
る書込みアドレスに、セルを１ワードずつ書き込む。

【００４９】ここで、上記出力バッファメモリ１１４に
セルが格納されている場合、上記メモリ管理部１１１
は、上記スケジューラ３にそのセルに対して、上記スイ
ッチモジュール２内の転送経路の割当を要求して、スケ
ジューラ要求セルを送信する。上記スケジューラ３にお
けるスケジューラリング処理の結果、送信したスケジュ
ーラ要求セルが要求する上記スイッチモジュール２内に
おける転送経路が割当て可能と判断されると、上記スケ
ジューラ３から上記メモリ管理部１１１及び上記出力バ
ッファ出力制御部１１３に対して割当て通知セルが返信
される。上記メモリ管理部１１１が割当て通知セルを受
け取ると、その割当通知セルによって転送経路が許可さ
れたセルについて、そのセルが格納されている上記出力
バッファメモリ１１４内の先頭アドレス、すなわち読み
出し先頭アドレスを出力し、上記出力バッファ出力制御
部１１３に入力する。同出力バッファ出力制御部１１３
は、割当通知セルを受け取ると、上記メモリ管理部１１
１から出力される読み出し先頭アドレスを読み出しアド
レスの初期値とし、同出力バッファメモリ１１４からセ
ルを１ワード出力するごとに１ワード分ずつ読み出しア
ドレスをインクリメントし、上記出力バッファメモリ１
１４に入力する。同出力バッファメモリ１１４では、入
力された読み出しアドレスからセルを１ワードずつ読み
出し、上記スイッチモジュール２へトランザクションセ
ルとして出力する。

【００５０】ここで、上記スイッチモジュール２から上
記セルバッファ１１４にトランザクションセルが入力さ
れると、上記入力ＦＩＦＯバッファ１１５に入力され
る。また、同入力ＦＩＦＯバッファ１１５では、内部に
セルがバッファされている場合は、セル通知を上記セル
変換部１３に対して出力する。同セル変換部１３からセ
ル要求が通知されると、上記入力ＦＩＦＯバッファ１１
５は、１ワードずつセルを上記セル変換部１３に出力す
る。

【００５１】図５は、上記トランザクションセルのフォ
ーマットの一実施形態を示す図である。同図において、
上記トランザクションセルは、ヘッダの１ワードと、そ
れに続くデータｋワードと、デリミタ１ワードより構成
される。各ワードはｍ＋３ビットで構成され、上位１ビ
ット、すなわち、ビットｍ＋２が１であるワードはデー
タであり、０のときはそれ以外であることを示す。上位
１ビットが０であるとき、上位３ビット、すなわちビッ
トｍ＋２及びビットｍ＋１及びビットｍをこの順番で並
べた２進数であらわすと０１１であるときはヘッダであ
り、０１０のときはデリミタであることを示す。また、
セルヘッダの下位ｍビットは転送先ポート番号を示す。
また、上位３ビットが０００であるときは、トランザク
ションセルではない無効なワードであることを示す。

【００５２】図６は、図５で定義されたトランザクショ
ンセルを入力ポートから出力ポートに転送する上記スイ
ッチモジュール２の内部構成の実施形態である。同図に
よると、上記スイッチモジュール２に入力されたセル
は、入力ポート１２１を最初に経由する。そして、レジ
スタ１２２に１ワードずつ入力され、また、各ワードの
うち必要なビットを出力ポート・マルチプレクサ制御入
力２０１として出力ポート・マルチプレクサ１２３に１
ワードずつ入力される。同出力ポート・マルチプレクサ
１２３は、上記出力ポート・マルチプレクサ制御入力２
０１の値によって出力を制御され、上記レジスタ１２２
経由で１クロック遅らされて入力されるワード入力２０
２を出力ポート１２４に出力する。同出力ポート１２４
に転送されたセルは上記バスブリッジ４に転送される。
以上の構成により、上記スケジューラ３に直接制御され
ることなく、上記スイッチモジュール２においてセルを
転送することが可能となる。

【００５３】図７は、トランザクションセルが図５で説
明したフォーマットをとる場合で、しかも転送ポート番
号の桁数ｍが２である場合の、上記出力ポート・マルチ
プレクサ１２３の入力に対する出力の対応の例を示す図
である。同図において、上記出力ポート・マルチプレク
サ１２３の制御入力である上記出力ポート・マルチプレ
クサ制御入力２０１は、各ワードの上位３ビットである
ワードタイプ識別ビットと下位２ビットの組み合わせで
ある５ビットである。同出力ポート・マルチプレクサ制
御入力２０１が２進数で表示して０１１００である場
合、上記出力ポート・マルチプレクサ１２３の第一出力
２０３及び第二出力２０４及び第三出力２０５はいずれ
もハイ・インピーダンスとなる。

【００５４】また、上記出力ポート・マルチプレクサ制
御入力２０１が０１１０１である場合、上記出力ポート
・マルチプレクサ１２３の出力は、第一出力２０３がワ
ード入力２０２であり、第二出力２０４及び第三出力２
０５はいずれもハイ・インピーダンスとなる。上記出力
ポート・マルチプレクサ制御入力２０１が０１１１０で
ある場合、上記出力ポート・マルチプレクサ１２３の出
力は、第二出力２０４がワード入力２０２であり、第一
出力２０３及び第三出力２０５はいずれもハイ・インピ
ーダンスとなる。

【００５５】さらに、上記出力ポート・マルチプレクサ
制御入力２０１が０１１１１である場合、上記出力ポー
ト・マルチプレクサ１２３の出力は、第三出力２０５が
ワード入力２０２であり、第一出力２０３及び第二出力
２０４はいずれもハイ・インピーダンスとなる。さら
に、出力ポート・マルチプレクサ制御入力２０１の最上
位ビットが１である場合、その他のビット値に関わら
ず、第一出力２０３及び第二出力２０４及び第三出力２
０５の出力に変更はない。すなわち、各々の出力につい
て、１クロック前の出力がハイ・インピーダンスであっ
た場合は、ハイ・インピーダンスとなり、１クロック前
の出力がワード入力２０２であった場合にはワード入力
２０２となる。

【００５６】以上によって、本発明の請求項１によるバ
ススイッチが実現される。なお、本実施形態において、
トランザクションセルのフォーマットは、セルヘッダ、
データ、デリミタ、及び無効なワードの区別がつくとい
う必要最低条件を満たし、かつ、実現可能なビット幅に
収まるのであれば、他のフォーマットでも本発明の効果
が得られることは明らかである。

【００５７】以下、本発明の請求項２によるバススイッ
チの実施形態を説明する。本発明の請求項２によるバス
スイッチでは、請求項１の実施形態において説明した図
４のセルバッファ１４の構成を、図８で示すセルバッフ
ァ１４の構成で置き換えることにより実現される。図８
によるセルバッファ１４の構成では、出力バッファメモ
リ１１４からセル出力が終了した時点で、出力バッファ
出力制御部１１３が上記スケジューラ３に対してセル転
送終了通知セルを転送する。

【００５８】図９は、本発明の請求項２によるバススイ
ッチにおける処理の流れを示す図である。同図による
と、上記二つのバスブリッジ４から上記スケジューラ３
にスケジューラ要求セルを転送する。同スケジュール要
求セルを受信した上記スケジューラ３は、要求されてい
る転送経路が割当て可能であるかを判断し、割当てが可
能であると判断される場合は、割当て通知セルを上記第
一バスブリッジ４に返信する。同割当て通知セルを受信
した上記第１バスブリッジ４は、上記スイッチモジュー
ル２に対してトランザクションセルを転送する。同スイ
ッチモジュール２は、上記第一バスブリッジ４から受信
したトランザクションセルを上記第二バスブリッジ４に
転送する。また、トランザクションセルの最終ワードを
転送するとき、上記第一バスブリッジ４は、上記スケジ
ューラ３に対して転送終了通知セルを転送してトランザ
クションセルが上記スイッチモジュール２を通過したこ
とを通知する。以上の処理により、上記スイッチモジュ
ール２と上記スケジューラ３が通信することなく、しか
も上記スイッチモジュール２においてトランザクション
セルの衝突を回避することが可能となる。

【００５９】以下、本発明の請求項３によるバスブリッ
ジの実施形態を説明する。図１０は、ワードタイプ識別
ビットを使うことによってトランザクションセルの中に
バス制御信号セルを挿入した場合のワードの時系列を示
した図である。同図によると、各ワードの上位３ビット
を上記ワードタイプ識別ビットとして使い、各ワードの
タイプを区別している。各ワードの上位３ビットが０１
１である場合にはヘッダーであることを、０１０である
場合にはデリミタであることを、００１である場合はバ
ス制御信号であることを、そして０００である場合には
無効なワードであることを示す。また、各ワードの最上
位ビットが１である場合には、そのワードがデータであ
ることを示す。

【００６０】図１１は、図１０で定義されたワードタイ
プ識別ビットを用いた場合のトランザクションセル及び
バス制御信号セルを入力ポートから出力ポートに転送す
る上記スイッチモジュール２の内部構成の実施形態であ
る。同図によると、上記スイッチモジュール２に入力さ
れたセルは、入力ポート１２１を最初に経由する。そし
て、入力ポート・レジスタ１２２に１ワードずつ入力さ
れ、また、ワードタイプ識別ビットのビットがスイッチ
・マルチプレクサ制御入力２０６としてスイッチ・マル
チプレクサ１２６に入力される。同スイッチ・マルチプ
レクサ１２６は、スイッチ・マルチプレクサ制御入力２
０６によって出力を制御され、入力ポート・レジスタ１
２２経由で１クロック遅れて出力されるワード入力２０
２として入力し、ワード入力２０２の値をトランザクシ
ョンセルスイッチ１２７またはバス制御信号セルスイッ
チ１２８に転送する。トランザクションセルスイッチ１
２７に転送されたトランザクションセルは、出力ポート
・レジスタ１２９に転送される。

【００６１】また、バス制御信号セルスイッチ１２８に
転送されたバス制御信号セルは、転送先である出力ポー
ト１２４に接続された出力ポートセレクタ１３０に転送
され、その内のワードタイプ識別ビットが出力ポート・
セレクタ１３０の第二制御入力２２５として入力され
る。出力ポート・レジスタ１２９の出力は出力ポート・
セレクタ１３０に入力され、また、そのうちワードタイ
プ識別ビットは第一制御入力２２４として出力ポート・
セレクタ１３０に入力される。出力ポート・セレクタ１
３０では、有効なバス制御信号セルが入力されていると
きはバス制御信号セルが出力ポートに出力されるように
入力を選択し、そうでないときは出力ポートレジスタ１
２９の出力を選択して出力する。出力ポート１２４に転
送されたセルはバスブリッジ４に転送される。以上の構
成により、トランザクションセルの中にバス制御信号を
挿入することが可能となる。

【００６２】図１２は、ワードタイプ識別ビットが図１
０で説明した構成をとる場合の、スイッチ・マルチプレ
クサ１２６の入力に対する出力の対応の例を示す図であ
る。同図によると、上記スイッチ・マルチプレクサ１２
６の制御入力であるスイッチ・マルチプレクサ制御入力
２０６は、各ワードの上位３ビットであるワードタイプ
識別ビットである。スイッチ・マルチプレクサ制御入力
２０６が２進数で表示して０００である場合、上記スイ
ッチ・マルチプレクサ１２６は、その出力であるスイッ
チ・マルチプレクサ第一出力２０７及びスイッチ・マル
チプレクサ第二出力２０８のいずれをもハイ・インピー
ダンスとする。上記スイッチ・マルチプレクサ制御入力
２０６が００１である場合、スイッチ・マルチプレクサ
第一出力はハイ・インピーダンスで、スイッチ・マルチ
プレクサ第二出力はワード入力２０２となる。

【００６３】また、上記スイッチ・マルチプレクサ制御
入力２０６が０１０または０１１である場合は、スイッ
チ・マルチプレクサ第一出力２０７はワード入力２０２
となり、スイッチ・マルチプレクサ第二出力２０８はハ
イ・インピーダンスとなる。また、スイッチ・マルチプ
レクサ制御入力２０６の最上位ビットが１である場合、
スイッチ・マルチプレクサ第一出力２０７はワード入力
２０２となり、スイッチ・マルチプレクサ第二出力２０
８はハイ・インピーダンスとなる。

【００６４】図１３は、図１１における出力セレクタ１
３０の動作を説明する図である。同図では、出力ポート
レジスタ１２９から出力される各ワードの上位３ビット
を第一制御入力２２４とし、また、バス制御信号セルス
イッチ１２８から出力される各ワードの上位４ビットを
第二制御入力２２５としている。同図によると、第二制
御入力２２５が００１０であるとき、第一制御入力２２
４の値にかかわらず、出力セレクタ出力２２７の出力と
して、バス制御信号スイッチ１２８の出力であるバス制
御信号・ワード入力２２２を出力する。また、第二制御
入力２２５が００００であって、第一制御入力が０１１
または０１０であるとき、出力セレクタ出力２２７にト
ランザクション・ワード入力２２１を出力する。さら
に、第二制御入力２２５が００００で、かつ、第一制御
入力２２４の最上位ビットが１であるとき、出力セレク
タ出力２２７は、やはり、トランザクション・ワード入
力２２１となる。第一制御入力２２４が０００であり、
第二制御入力２２５が００００のとき、出力セレクタ出
力２２７からは無効ワードが出力される。

【００６５】以上の実施形態において、ワードタイプ識
別ビットのフォーマットは一例に過ぎない。トランザク
ションセルのヘッダ、データ、デリミタ、及び無効ワー
ド、さらにバス制御信号のワードの区別がつけば、別の
フォーマットでも同様の効果が得られるのは明らかであ
る。また、各バス・制御信号セルが複数ワードで構成さ
れていてもかまわない。この場合、スイッチ・マルチプ
レクサ１２６及び出力セレクタ１３０は各々のセルの先
頭ワードのみに記載されたワードタイプ識別ビットを参
照して出力を切り換えるか、複数ワードにまたがるワー
ドタイプ識別ビットが入力されるのを待って出力を切り
換えることになる。

【００６６】図１４は、ワード毎にトランザクションセ
ル及びバス制御信号及びスケジューリングセルを混在さ
せることを可能とする、請求項４によるバススイッチに
おけるワードタイプ識別ビットの実施形態である。同図
によると、ワードタイプ識別ビットとして最上位４ビッ
トを使う。最上位ビットが１であるときはデータである
ことを示し、最上位ビットが０であるときはヘッダ、デ
リミタ、バス制御信号セル、スケジューリングセル、ま
たは無効ワードであることを示す。最上位３ビットが０
１１であるときはヘッダであり、０１０であるときはデ
リミタであり、０００であるときは無効ワードであり、
００１であるときはバス制御信号セル若しくはスケジュ
ーリングセルである。最上位４ビットが００１のときは
バス制御信号セルであり、００１１のときはスケジュー
リングセルである。

【００６７】図１５は、図１４で定義されたワードタイ
プ識別ビットを用いた場合のスイッチモジュール２の内
部構成の実施形態である。同図によると、入力ポート１
２１経由でスイッチモジュール２に入力されたセルは、
入力ポート・レジスタ１２２に１ワードずつ入力され、
また、ワードタイプ識別ビットのビットがスイッチ・マ
ルチプレクサ制御入力２０６としてスイッチ・マルチプ
レクサ１２６に入力される。スイッチ・マルチプレクサ
１２６は、スイッチ・マルチプレクサ制御入力２０６に
よって出力を制御され、入力ポート・レジスタ１２２経
由で１クロック遅れて出力されるワード入力２０２とし
て入力し、ワード入力２０２の値をトランザクションセ
ルスイッチ１２７またはバス制御信号セルスイッチ１２
８若しくはスケジューラ３に転送する。トランザクショ
ンセルスイッチ１２７に転送されたトランザクションセ
ルは、転送先である出力ポート１２４に出力ポート・セ
レクタ１３０を経由して接続されている出力ポート・レ
ジスタ１２９に転送される。また、バス制御信号・スイ
ッチ１２８に転送されたバス制御信号セルは、転送先で
ある出力ポート１２４に出力ポート・セレクタ１３０を
経由して接続されているバス制御信号レジスタ１３１に
転送される。また、スケジューラ３の出力は、転送先で
ある出力ポート１２４に接続されている出力ポート・セ
レクタ１３０に入力されている。

【００６８】出力ポートレジスタ１２９は、トランザク
ションセルを１ワードずつ格納し、入力された順序で１
ワードずつ出力する。出力された出力ポートレジスタ１
２９から消去される。また、出力ポートレジスタ１２９
にワードが格納されていないときは、無効ワードを出力
する。また、バス制御信号レジスタ１３１は、バス制御
信号セルを１ワードずつ格納し、入力された順序で１ワ
ードずつ出力する。出力されたワードはバス制御信号レ
ジスタ１３１から消去される。また、バス制御信号レジ
スタ１３１にワードが格納されていないときは、無効ワ
ードを出力する。

【００６９】ここで、出力ポート・セレクタ１３０に
は、出力ポートレジスタ１２９の出力、及びバス制御信
号レジスタ１３１の出力、及びスケジューラ３の出力を
入力する。また、出力ポートレジスタ１２９から次に出
力されるべきワードにおけるワードタイプ識別ビット、
及びバス制御信号レジスタ１３１から次に出力されるべ
きワードにおけるワードタイプ識別ビット、及びスケジ
ューラ３から出力されるワードにおけるワードタイプ識
別ビットを、各々第一制御入力２２４、及び第二制御入
力２２５、及び第三制御入力２２６として、やはり出力
ポート・セレクタ１３０に入力する。そして、第一制御
入力２２４及び第二制御入力２２５及び第三制御入力２
２６によって制御された出力ポート・セレクタ１３０
が、出力ポートレジスタ１２９の出力、またはバス制御
信号レジスタ１３１の出力、またはスケジューラ３の出
力を出力ポート・セレクタ出力２２７に出力する。出力
ポート・セレクタ出力２２７は、出力ポート１２４を経
由してバスブリッジ４に転送される。以上の構成によ
り、トランザクションセルの中にバス制御信号セル及び
スケジューリングセルを挿入することが可能となる。

【００７０】図１６は、ワードタイプ識別ビットが図１
４で説明した構成をとる場合の、スイッチ・マルチプレ
クサ１２６の入力に対する出力の対応の例を示す図であ
る。同図によると、スイッチ・マルチプレクサ１２６の
制御入力であるスイッチ・マルチプレクサ制御入力２０
６は、各ワードの上位４ビットであるワードタイプ識別
ビットである。スイッチ・マルチプレクサ制御入力２０
６の上位３ビットが２進数で表示して０００である場
合、スイッチ・マルチプレクサはその出力であるスイッ
チ・マルチプレクサ第一出力２０７及びスケジューリン
グセル第二出力２０８及びスケジューリングセル第三出
力２０９のいずれをもハイ・インピーダンスとする。ス
イッチ・マルチプレクサ制御入力２０６が００１０であ
る場合、スイッチ・マルチプレクサ第一出力２０７とス
イッチ・マルチプレクサ第三出力２０９はハイ・インピ
ーダンスで、スイッチ・マルチプレクサ第二出力２０８
はワード入力２０２となる。

【００７１】また、スイッチ・マルチプレクサ制御入力
２０６が００１１である場合、スイッチ・マルチプレク
サ第一出力２０７とスイッチ・マルチプレクサ第二出力
２０８はハイ・インピーダンスで、スイッチ・マルチプ
レクサ第三出力２０９はワード入力２０２となる。スイ
ッチ・マルチプレクサ制御入力２０６の上位２ビットが
０１の場合、スイッチ・マルチプレクサ第一出力２０７
はワード入力２０２となり、スイッチ・マルチプレクサ
第二出力２０８及びスイッチ・マルチプレクサ第三出力
２０９はハイ・インピーダンスとなる。さらに、スイッ
チ・マルチプレクサ制御入力２０６の最上位ビットが１
である場合、スイッチ・マルチプレクサ第一出力２０７
はワード入力２０２となり、スイッチ・マルチプレクサ
第二出力２０８及びスケジューリングセル第三出力２０
９はハイ・インピーダンスとなる。

【００７２】図１７は、図１５における出力セレクタ１
３０の動作の例である。同図によると、出力セレクタ１
３０は、第三制御入力２２６が００１１のときは出力セ
レクタ出力２２７をスケジューリング・ワード入力２２
３とし、第三制御入力２２６が００００で、第二制御入
力２２５が００１０のときは出力セレクタ出力２２７を
バス制御信号・ワード入力２２２とし、第三制御入力２
２６及び第二制御入力２２５がともに００００で、第一
制御入力２２４の上位２ビットが０１であるときは出力
セレクタ出力２２７をトランザクション・ワード入力２
２１とし、第三制御入力２２６及び第二制御入力２２５
がともに００００で、第一制御入力２２４の最上位ビッ
トが１であるときは出力セレクタ出力２２７をトランザ
クション・ワード入力２２１とし、第三制御入力２２６
及び第二制御入力２２５がともに００００で、第一制御
入力２２４が０００のときは無効ワードを出力する。

【００７３】以上の実施形態により、請求項４によるバ
ススイッチが実現される。もちろん、本実施形態におけ
るワードタイプ識別ビットのフォーマットは一例に過ぎ
ず、トランザクションセルのヘッダ、データ及びデリミ
タ、バス制御信号セル、スケジューリングセル及び無効
ワードの区別がつけば、他のフォーマットでも同様の効
果が得られることは明らかである。また、バス制御信号
セル、あるいはスケジューリングセルが各々複数ワード
で構成されていてもかまわない。この場合、スイッチ・
マルチプレクサ１２６及び出力セレクタ１３０は各々の
セルの先頭ワードのみに記載されたワードタイプ識別ビ
ットを参照して出力を切り換えるか、複数ワードまたが
るワードタイプ識別ビットが入力されるのを待って出力
を切り換えることになる。

【００７４】図１８は、本発明の請求項５の実施形態で
ある。同図によると、バススイッチ内部には、バス制御
信号セルをスイッチングするための専用モジュールであ
るバス制御信号スイッチモジュール６を備え、各バスブ
リッジ１はバス制御信号スイッチモジュール６との間に
独立した回線を待つ。このような構成をとることによ
り、バス制御信号セルの転送を、トランザクションセル
の転送及びスケジューリングセルの転送とコンカレント
に実施することが可能となり、高速なバス制御信号セル
の転送が可能となる。

【００７５】図１９は、本発明の請求項５によるバスス
イッチにおける、セル変換部１３の実施形態である。同
図によると、セル制御部１０１は、バス上で発生した割
込み信号及びエラー信号を含むバス制御信号をセルに変
換し、バス制御信号セル出力回線２６１経由でバス制御
信号セルスイッチ６に転送する。また、バス制御信号セ
ルスイッチ６からバス制御信号セル入力回線２６２経由
で入力されたバス制御信号セルを変換し、ターゲット制
御部１１及びマスタ制御部１２を駆動してバス４上に必
要な制御信号を出力する。以上により請求項５によるバ
ススイッチが実現される。なお、バス制御信号セルを一
旦、セルバッファ１４に格納してからバス制御信号セル
スイッチ６に転送することで、トランザクションセルと
バス制御信号セルの転送の順番を保持することにおいて
も、本発明が実現される。

【００７６】図２０は、本発明の請求項６によるバスス
イッチの構成である。同図によると、各バスブリッジ１
はスイッチモジュール２との回線とは別に、スイッチン
グ３との回線を待つ。また、スケジューラ３との回線に
は、図４におけるスケジューリングセル出力回線とスケ
ジューリングセル入力回線を接続することにより、本発
明の効果が実現される。

【００７７】図２１は、本発明の請求項７の実施形態で
ある。同図によると、あるワードの上位２ビットが１１
であるときは、そのワードがデータを構成することを示
す。そして、あるワードの上位２ビットが１０であると
きは、そのワードがデータを構成すること、かつ、Ｍサ
イクル後にそのワードを構成するトランザクションセル
の転送が終了することを示す。同フォーマットにより、
スイッチモジュール２及びスケジューラ３に対して、Ｍ
クロック先にデータ転送終了を通知することが可能とな
る。

【００７８】図２２は、本発明の請求項８の実施形態で
ある。同図によると、バスブリッジ１とスイッチモジュ
ール２の間の回線を、一定のビット幅で分割し、分割し
た結果得られる複数の回線を各々別のスイッチモジュー
ルに接続することでバススイッチが構成される。

【００７９】図２３は、図２２のバスブリッジの内部に
おけるセルの構成の例を示す図である。同図によると、
バス４上で発生する３２ビットの幅を持つ各キーワード
は、８ビットの幅を持つ４つのサブ・ワードに分割され
る。また、ヘッダも８ビット幅の４つのサブ・ワードに
分けられ、各々にワードタイプ識別子と転送先ポート番
号が記載される。なお、スイッチモジュール２でデータ
のサブ・ワードをヘッダやデリミタのサブ・ワードから
区別する場合、各サブ・ワードに１ビットのワードタイ
プ識別子を付加する必要がある。

【００８０】図２４は、請求項８によるバススイッチに
おけるセル変換部１３の一実施形態である。同図による
と、バスから入力されたアドレス及びコマンド及びデー
タは、８ビット幅で４つに分割され、各々が出力ワード
・セレクタ１０５において８ビットのセルヘッダが付加
され、セルバッファ１４に転送される。

【００８１】図２５は、請求項８によるバススイッチに
おけるセルバッファ１４の一実施形態である。同図によ
ると、スケジューラ３によって転送を許可されたセル
は、８ビット幅に４分割され、各が別々の回線経由で別
々のスイッチモジュール２に転送される。また、４つの
別々なスイッチモジュール２から別々な回線経由で入力
される８ビット幅のサブ・ワードは再び３２ビット幅の
ワードにまとめられた入力ＦＩＦＯ１１５に入力され
る。

【００８２】以上により、本発明の請求項８によるバス
スイッチが実現される。特に、図２２ではバスブリッジ
１とスイッチモジュール２の間の回線が３２ビットの幅
を持つとし、それを８ビットの幅を持つ４回線に分割し
て各々４つのスイッチモジュール２に接続している。バ
スブリッジ１とスイッチモジュール２の間の回線が３２
ビット以外の幅を持つ場合、あるいは、分割した結果の
各回線のビット以外である場合、分割した結果の本線が
４回線以外である場合でも、分割した結果得られる回線
経由の全てのセルがスイッチモジュール２を経由して転
送されるのであれば本発明の効果が得られるのは明らか
である。

【００８３】図２６は、本発明の請求項９の実施形態で
ある。同図によると、あるバス・デバイス３０１に接続
された一本乃至複数本のデバイス割り込み線２４１は、
上記バスブリッジ１に接続されている。そして、同バス
ブリッジ１おいて上記デバイス割り込み線２４１に伝え
られた割り込み信号が割り込み信号セルに変換されて、
上記スイッチモジュール２を経由してホストＣＰＵが接
続されるバス上の上記バスブリッジ１に転送される。上
記割り込み信号セルを受け取った上記バスブリッジ１で
は、割り込み信号セルを解釈して適当なホスト割り込み
線２４２を駆動する。また、ホスト割り込み線２４２は
割り込みコントローラ３０２に接続されており、各デバ
イス割り込み線２４１毎にバスブリッジ１と割り込みコ
ントローラ３０２との間にホスト割り込み線が一本割り
当てられている。

【００８４】図２７は、本発明の請求項９によるバスス
イッチにおける、割込み信号セルのフォーマットの一実
施形態である。同図によると、ｎビットからなる割り込
み信号セルのうち、下位ｒビットに転送ポート番号を記
し、次のｔビットにホスト割込み線識別ビット２７３を
記し、その次のｕビットに割込み信号識別ビット２７２
を記し残りの（ｎ−ｒ−ｔ−ｕ）ビットにワードタイプ
識別ビット２７１を記す。ここで言う転送ポート番号と
は、ホスト側バスブリッジ８に接続されたスイッチモジ
ュール２の出力ポート１２４のポート番号である。ま
た、ホスト割込み線識別ビット２７３は、ホスト側バス
ブリッジ８に接続されたホスト割込み線２４２を識別す
るのに用いられる。同ホスト側バスブリッジ８は、ホス
ト割込み線識別ビット２７３に相当するホスト割込み線
２４２を駆動する。また、ワードタイプ識別ビット２７
１は、このワードがバス制御信号セルの一部であること
を示し、割込み信号識別ビット２７２は、それが特に割
込み信号セルであることを示す。

【００８５】図２８は、本発明の請求項９によるバスス
イッチにおける、他の割込み信号セルフォーマットの実
施形態である。同図では、図２７とは違いｓビットの割
込みステータスレジスタ識別ビット２７４を記載してい
る。同割込みステータスレジスタ識別ビット２７４とは
ホスト側バスブリッジ８内に設けられたレジスタであ
り、ホスト割込み線２４２が駆動されたときに、同割込
み線を駆動したバス・デバイス３０１を識別するために
用いられる。

【００８６】もちろん、図２７及び図２８は一実施形態
に過ぎず、別のフォーマットであっても、正しく割込み
が処理されれば、本発明の効果が実現できる。すなわ
ち、スイッチモジュール２において出力ポート１２４に
正しく転送するための転送先ポート番号、ホスト側バス
ブリッジで正しいホスト割込み線２４２を駆動するため
の識別子、及び同セルが割込み信号であることを識別さ
せるための識別子が含まれ、割込みステータスレジスタ
１６３を使用する場合は、レジスタ内の該当ビットを識
別させるための識別子が含まれていれば良い。

【００８７】図２９は、デバイス側バスブリッジ７の構
成の一実施形態である。同図では、図２で説明したバス
ブリッジ１に、デバイス側割込み線２４１が追加されて
おり、同デバイス側割込み線２４１はセル変換部１３に
接続されている。

【００８８】図３０は、ホスト側バスブリッジ８の構成
の一実施形態である。同図では、図２で説明したバスブ
リッジ１に、ホスト側割込み線２４１−１、２４１−
２、２４１−３、２４１−４が追加されており、各々セ
ル変換部１３に接続されている。ここで、本実施形態に
おいては、ホスト側割込み線を４本としたが、これはあ
くまでも説明のための例に過ぎず、これが何本あっても
構成は同じである。

【００８９】図３１は、デバイス側バスブリッジ７にお
けるセル変換部１３の一実施形態である。同図における
セル変換部１３は、図３におけるセル変換部１３に割込
み信号セル・レジスタ１６１とデバイス側割込み線２４
１が追加されている。バス・デバイス３０１は、デバイ
ス側割込み線２４１を一本駆動し、セル制御部１０１に
おいて割込み信号処理を開始させる。また、セル制御部
１０１は、割込み信号処理を開始すると、出力ワードセ
レクタ１０５を切り換えて、駆動されたデバイス側割込
み信号セル・レジスタ１６１に格納された割込み信号セ
ル・レジスタ１６１に格納された割込み信号セルのコピ
ーをセルバッファ１４に出力する。ここで、割込み信号
セル・レジスタ１６１の構成として、割込み信号セルを
そのまま格納することで本発明の効果が実現される。

【００９０】また、割込み信号セル・レジスタには個々
の割込み信号セルに特有なビットを格納し、それ以外の
ビットは論理素子によって実現し、前者と後者を組み合
わせて出力ワードセレクタ１０５経由で出力しても、本
発明の効果が実現される。例えば、図３３に示すよう
に、ホスト側バスブリッジ８に接続されたホスト割込み
線２４２を識別するホスト割込み線識別ビット、また、
ホスト側バス・ブリッジ８に図３５に示す割込みステー
タスレジスタ１６３がある場合には、割込みステータス
レジスタ１６３内のビットを指定する割込みステータス
レジスタ識別ビットを割込み信号セル・レジスタに格納
する。この場合、セル制御部１０１において、図３２に
示すように、バス上で発生したトランザクションをもと
に、スイッチモジュール２における出力ポート２４２を
指定する転送先ポート番号、生成されたワードがバス制
御信号であることを示すワードタイプ識別ビット、及び
生成されたワードが割込み信号であることを示す割込み
信号識別ビットを出力し、同出力と割込み信号セル・レ
ジスタ１６１の出力をもとにセルを生成することでも本
発明の効果が実現される。また、転送先ポート番号、ワ
ードタイプ識別ビット、および信号識別ビットのうち一
つ乃至複数を割込み信号セル・レジスタ１６１に格納し
ても良い。

【００９１】図３４はホスト側バスブリッジ８における
セル変換部１３の一実施形態である。同図では、図３で
説明したバスブリッジ１に割込み線制御１６２が追加さ
れている。割込み線制御１６２の内部には割込みステー
タス・レジスタ２４４が設けられており、セル制御部１
０１から割込み線制御１６２に入力される割込み線制御
入力２４３の値に従って、割込みステータスレジスタ２
４４の該当するビットがセットされる。また、割込み線
制御１６２の内部にある割込みステータスレジスタ２４
４の値はバス４を通じて外部から読み出し・書込みが可
能である。

【００９２】従って、割込みを受けたホストプロセッサ
３０３は、割込みステータスレジスタ２４４の値を読み
出して割込みしているデバイスを識別し、また、割込み
処理が終了したら割込みステータスレジスタ２４４の該
当するビットの値をリセットする。

【００９３】ここで、割込み線制御入力２４３の例とし
て、割込み信号セル内のワードタイプ識別ビットビット
２７１、割込み信号識別ビット２７２、ホスト割込み線
識別ビット２７３、及び割込みステータスレジスタ識別
ビット２７４を組み合わせたものを入力することで本発
明の効果が実現される。あるいは、セル制御部１０１に
おいてワードタイプ識別ビット２７１と割込み信号識別
ビット２７２の組み合わせを解釈し、そのワードが割込
み信号であるかどうかを１ビットで割込み線制御１６２
に伝達しても良い。同図では、ホスト割込み線２４２と
して、第１ホスト割込み線２４２−１、第２ホスト割込
み線２４２−２、第３ホスト割込み線２４２−３及び第
４ホスト割込み線２４２−４の４本が接続されている例
を示したが、ホスト割込み線２４２は何本であっても同
様の効果が得られる。

【００９４】図３５は割込み線制御１６２の実施形態で
ある。同図によると、割込み線制御入力２４３によって
割込みステータスレジスタ制御１６３を駆動し、割込み
ステータスレジスタ２４４の該当ビットをセットする。
また、バスブリッジ１がバス４上のターゲットとして動
作するときであって、バス４上のマスタが割込みステー
タスレジスタ２４４に対して読み出しの処理をするとき
は、割込みステータスレジスタ制御１６３はターゲット
制御部１１の制御を受け、割込みステータスレジスタ２
４４の該当するデータをバス４上に出力する。 また、
書込みの処理をするときは、割込みステータスレジスタ
制御１６３はターゲット制御部１１の制御を受け、バス
４上の値を割込みステータスレジスタ２４４の該当する
ビットに書き込む。そして、各ホスト割込み線２４２に
該当する全てのレジスタ値の論理和をとり、その値を基
に各ホスト割込み線２４２を駆動する。また、ホスト割
込み線２４２が負論理で動作するときは、ホスト割込み
線２４２の出力を反転させる。

【００９５】図３６は割込みステータスレジスタ制御１
６２の動作を説明する図である。割込み線制御１６２へ
の入力である割込み線制御入力２４３として、ワードタ
イプ識別ビット２７１、割込み信号識別ビット２７２、
ホスト割込み線識別ビット２７３、及び割込みステータ
スレジスタ識別ビット２７４を入力するものとする。こ
こで、ワードタイプ識別ビット２７１は３ビットであ
り、００１のときにバス制御信号であることを示すもの
とする。また、割込み信号識別ビット２７２は２ビット
で構成されるものとし、その値が０１のときに割込み信
号であるものとする。また、ホスト割込み線識別ビット
２７３は２ビットであり、４本あるホスト割込み線２４
２のうち一本を指定するものとする。

【００９６】また、割込みステータスレジスタ識別子２
７４の値を１６進数で記述したときの値をｑとする。こ
こで、ワードタイプ識別ビット２７１が００１でありか
つ割込み信号識別ビット２７２が０１のときに、ホスト
割込み線識別ビット２７３が００であったら割込みステ
ータスレジスタ２４４−１−ｑをセットし、ホスト割込
み線識別ビット２７３が０１であったら割込みステータ
スレジスタ２４４−２−ｑをセットし、ホスト割込み線
識別ビット２７３が１０であったら割込みステータスレ
ジスタ２４４−３−ｑをセットし、ホスト割込み線識別
ビット２７３が１１であったら割込みステータスレジス
タ２４４−４−ｑをセットする。

【００９７】図３７は、本発明の請求項１０によるスイ
ッチモジュール２の構成の実施形態である。同図による
と、入力ポート１２１に入力されたセルの各ワードはア
ビータ１４０に入力される。同アビータ１４０では、ヘ
ッダのワードが入力されると、出力ポートの衝突が発生
するかどうかを調べ、出力ポートの衝突が発生しない場
合はヘッダをアビータ出力２３２から出力し、出力ポー
ト・マルチプレクサ制御入力２０１として出力ポート・
マルチプレクサ１２３に入力する。出力ポートの衝突が
発生する場合は、エラー信号２３３が駆動される。ま
た、出力ポートの衝突が発生する場合、アビータ出力２
３２を駆動せず、従って出力ポート・マルチプレクサ１
２３が駆動されないため、入力されたセルは出力ポート
に転送されない。

【００９８】図３８は、図３７におけるアビータ１４０
の一実施形態である。アビータ１４０の内部には、各入
力ポートに対応した接続レジスタがあり、各々の接続レ
ジスタは第一接続レジスタ１４１及び第二接続レジスタ
１４２から構成される。同図によると、アビータ１４０
に入力される各ワードは、ヘッダ検出１４３とデリミタ
検出１４４に入力される。入力されたワードがセルのヘ
ッダであった場合、ヘッダ検出信号２３６を駆動し、第
二接続レジスタ１４１にヘッダをラッチさせる。また、
入力されたワードがデリミタであった場合、データ検出
１４４が出力を駆動し、その結果リセット信号２３７が
駆動されるため、第一接続レジスタ１４１と第二接続レ
ジスタ１４２が駆動される。第一接続レジスタ１４１で
ラッチされたヘッダは衝突検知入力２３４として衝突検
知１４６に入力される。その結果が衝突検知出力２３５
に出力される。出力ポートの衝突が検知されると、衝突
検知出力２３５が出力されてエラー信号２３３が駆動さ
れ、リセット信号２３７が駆動されるため第一接続レジ
スタ１４１及び第二接続レジスタ１４２がリセットされ
るとともに、第二接続レジスタ１４２がリセットされる
ため、アビータ出力２３２にはヘッダが出力されず、従
って図３５における出力ポート・マルチプレクサ１２３
がワード入力２０２を出力ポート１２４に転送しない。
逆に、衝突検知出力２３５が駆動されない場合、第一接
続レジスタ１４１にラッチされているヘッダが第二接続
レジスタ１４２にラッチされ、次のクロックでアビータ
出力２３２として出力される。

【００９９】図３９は、アビータ１４０の別の実施形態
である。同図では、図３８によるアビータ１４０に、比
較器１５３が追加されている。従って、衝突検知出力２
３５が駆動されており、かつ、第二接続レジスタ１４２
の出力と第一接続レジスタ１４１の出力が一致しないと
きのみエラー信号２３３を駆動し、第一接続レジスタ１
４１及び第二接続レジスタ１４２をリセットする。こう
することで、同じヘッダが連続して第一接続レジスタ１
４１にラッチされた場合は、衝突検知を実行せず、自動
的に転送経路を割り当てることが可能となる。また、一
度割り当てられた転送経路に連続してセルを送る場合に
スケジューリングが不要とするバススイッチの構成も可
能となる。

【０１００】図４０は、衝突検知１４６の一実施形態で
ある。同図によると、衝突検知入力２３４は、デコーダ
１５１に入力され、衝突検知入力２３４が要求する出力
ポート線を駆動する。そして、駆動された出力ポートと
同じ出力ポートを要求する他の出力ポート線が駆動され
ている場合は、衝突検知出力３５が駆動され、そうでな
い場合には駆動されない。以上により、衝突検知入力２
３４が要求する出力ポートにおいて衝突が発生するかど
うかを調べることが可能となる。

【０１０１】図４１は、請求項１１の一実施形態であ
る。同図によると、セルバッファ１４がバスブリッジ１
の外に配置され、バスブリッジ１とセルバッファ１４が
回線を通じて通信する構成となっている。より具体的に
は、セル変換部１３とセルバッファ１４との間の回線
は、セルをセル変換部１３からセルバッファ１４に転送
する回線であるセルバッファ・セル入力２８１と、セル
バッファ１４からセル変換部１３に転送する回線である
セルバッファ・セル出力２８２と、セルバッファ１４が
セル変換部１３にセルの到着を通知するセル通知２８３
と、セル変換部１３がセルバッファ１４に対してセルの
転送を要求するセル要求２８４とから構成される。この
構成により、スイッチモジュール２とセルバッファ１４
の物理的な距離を短くすることが可能となる。

【０１０２】

【発明の効果】以上説明したように請求項１かかる発明
によれば、各セルに転送先のポート番号を付加すること
により、スケジューラによってスイッチモジュールを制
御する必要が無くなるため、スケジューラとスイッチモ
ジュールを独立したＬＳＩで構成することが可能になる
とともに、スケジューラとスイッチモジュールとの間に
回線を削除することが可能になる。

【０１０３】また、請求項２かかる発明によれば、各セ
ルに転送元であるバスブリッジがスケジューラに対して
転送終了を通知することで、スイッチモジュールの転送
終了をスケジューラに対して通知する必要が無くなるた
め、スケジューラとスイッチモジュールとの間に回線を
設ける必要が無くなる。さらに、転送元のバスブリッジ
からスイッチモジュールにセルの最終ワードが転送され
るタイミングが確定的に予測できることから、バスブリ
ッジからスケジューラにセルの転送終了を通知するタイ
ミングを調節することにより、スケジューラにおいて適
切なタイミングで転送経路の再割当てを開始することが
可能となる。この結果、スイッチモジュールがセルの転
送を終了してからスケジューラで転送経路の再割当てが
なされるまでの時間を短縮できるとともに、スイッチモ
ジュールの稼働率とバススイッチのスループットを向上
させることができる。

【０１０４】さらに、請求項３かかる発明によれば、ワ
ードタイプ識別ビットを付加することにより、トランザ
クションセルの中にバス制御信号セルを挿入することが
できるので、トランザクションセルの転送が終了するの
を待たずにバス制御信号セルの転送が可能になり、バス
制御信号、すなわち割込み信号やエラー信号の伝達が高
速化される。また、ワードタイプ識別ビットを付加する
ことによって、トランザクションセルとバス制御信号セ
ルを混在させるので、バスブリッジとスイッチモジュー
ル間で、トランザクションセル転送用の回線とバス制御
信号セル転送用の回線を別々に設ける必要が無くなる。

【０１０５】さらに、請求項４かかる発明によれば、ワ
ードタイプ識別ビットを付加することにより、トランザ
クションセルの中にスケジューリングセルを挿入するこ
とが可能となることから、トランザクションセルの転送
が終了するのを待たずにスケジューリングセルを転送す
ることができ、バスブリッジとスケジューラの間でのス
ケジューリングセルの伝達が高速化される。また、ワー
ドタイプ識別ビットを付加することにより、トランザク
ションセルとスケジューリングセルを混在させることが
でき、バスブリッジとスイッチモジュール間の回線と、
バスブリッジとスイッチモジュールの間の回線を共有す
ることが可能になるとともに、スイッチモジュールの稼
働率とバスブリッジのスループットを改善することが可
能になる。

【０１０６】さらに、請求項５かかる発明によれば、バ
ス制御信号セルを転送するための専用の回線と、専用の
スイッチモジュールを設置するため、バス制御信号セル
の転送がトランザクションセルのトラフィックに影響を
与えないことより、バススイッチにおけるトランザクシ
ョンセルのスループットが低下するのを回避できるとと
もに、バススイッチにおけるトランザクションセルのレ
ーテンシが増大するのを回避することができる。また、
トランザクションセルによってバス制御信号セルの転送
が遅らされるのを回避できるので、バス制御信号セルの
転送を高速化することができる。

【０１０７】さらに、請求項６かかる発明によれば、ス
ケジューリングセルを転送するための専用回線が設けら
れたため、トランザクションセルによってスケジューリ
ングセルの転送が遅らされるのを回避できることより、
スケジューリングセルの転送を高速化することができ
る。また、スケジューリングセルを転送するための専用
の回線を設置するため、スケジューリングセルの転送が
トランザクションセルのトラフィックに影響を与えない
ことより、バススイッチにおけるトランザクションセル
のスループットが低下するのを回避することができると
ともに、バススイッチにおけるトランザクションセルの
レーテンシが増大するのを回避することができる。

【０１０８】さらに、請求項７かかる発明によれば、セ
ルの転送元のバスブリッジにおいて、セル転送終了の通
知をスケジューラに転送するタイミングを適切に調節で
きるため、セルがスイッチモジュールを通過してからス
ケジューラにおいて転送経路の割当をするまでの時間を
短縮することができるとともに、スイッチモジュールの
稼働率とバススイッチのスループットを改善することが
できる。

【０１０９】さらに、請求項８かかる発明によれば、バ
スブリッジで生成されたセルを複数のサブセルに分割
し、その各々に対応する複数のスイッチモジュール経由
で転送先のバスブリッジに転送することにより、あるバ
スブリッジとあるスイッチモジュールの間の回線が待つ
帯域、あるいはビット幅を小さくでき、一つのスイッチ
モジュールに接続できるバスブリッジの個数を増やせる
とともに、スイッチモジュールの数を増やすことで接続
されているバスブリッジの生成するセルを転送するだけ
の帯域が確保することが可能となるので、バススイッチ
に接続できるバスの数を増やすことができる。また、複
数のスイッチモジュールの内部における転送経路が、全
て同一であることより、スイッチモジュールの数が増え
ても、スケジューラは同一にすることができる。また、
複数の単段スイッチをバスブリッジに並列に接続するこ
とによってスループットとバスの数を増やしていること
より、スイッチモジュールを多段接続する必要が無くな
るとともに、スイッチモジュール間のバッファリングや
フロー制御を削除することが可能になる。

【０１１０】さらに、請求項９かかる発明によれば、割
込み信号を割込み信号セルに変換し、バススイッチを使
って割込みコントローラに転送しているため、割込み信
号専用の回線を設ける必要が無くなるとともに、各バス
デバイスの割込み線を、そのバスデバイスが接続されて
いるバス上のバスブリッジに接続すれば良いため、バス
デバイスの割込み線の設計が容易することができる。

【０１１１】さらに、請求項１０かかる発明によれば、
接続レジスタを使うことにより、転送経路の許可が与え
られていないセルがスイッチモジュールに入力されて
も、出力ポートで衝突が発生する場合には入力ポートと
出力ポートの接続が起こらないことより、スイッチモジ
ュールでの誤動作や破壊を防止できることができる。ま
た、出力ポートで衝突が発生する場合には、入力ポート
別のエラー信号が駆動されるため、スイッチモジュール
で出力ポートの競合が発生したとき、エラー信号が発生
して、どのセルが棄却されたかを知ることができる。

【０１１２】さらに、請求項１１かかる発明によれば、
セルバッファがバスブリッジから分離されるため、転送
経路の割当てを待つセルが格納されたセルバッファをス
イッチモジュールの近くに置くことができ、スケジュー
リングセルの転送時間の短縮が可能となり、スケジュー
リングの処理時間を短縮するとともに、スイッチモジュ
ールの稼働率とバスブリッジのスループットを改善する
ことができる。また、バスブリッジとセルバッファを別
々のＬＳＩで構成できるためバスブリッジのゲート規模
を小さくすることができる。

【図面の簡単な説明】

【図１】バスブリッジとスイッチモジュールとスケジュ
ーラから構成されるバススイッチの構成を示す図であ
る。

【図２】バスブリッジの内部構成の実施形態を示す図で
ある。

【図３】セル変換部の内部構成の実施形態を示す図であ
る。

【図４】セルバッファの内部構成の実施形態を示す図で
ある。

【図５】トランザクションセルのフォーマットの一実施
形態を示す図である。

【図６】スイッチモジュールの内部構成の実施形態を示
す図である。

【図７】出力ポートマルチプレクサ１２３の動作の例を
説明する図である。

【図８】本発明の請求項２によるセルバッファ１４の内
部構成の実施形態を示す図である。

【図９】バススイッチにおける処理の流れを示す図であ
る。

【図１０】本発明の請求項３によるワードタイプ識別ビ
ットの実施形態を説明する図である。

【図１１】本発明の請求項３によるスイッチモジュール
２の内部構成の実施形態を示す図である。

【図１２】図１１におけるスイッチマルチプレクサ１２
６の動作の例を説明する図である。

【図１３】図１１における出力セレクタ１３０の動作の
例を説明する図である。

【図１４】本発明の請求項４によるワードタイプ識別ビ
ットの実施形態を説明する図である。

【図１５】本発明の請求項４によるスイッチモジュール
の内部構成の実施形態を示す図である。

【図１６】図１４おけるスイッチマルチプレクサ１２６
の動作の例を説明する図である。

【図１７】図１４における出力セレクタ１３０の動作の
例を説明する図である。

【図１８】本発明の請求項５によるバスブリッジとスケ
ジューラの間に専用の回線を設ける場合のバススイッチ
の構成を示す図である。

【図１９】本発明の請求項５によるバスブリッジとスケ
ジューラの間に専用の回線を設ける場合におけるセル変
換部１３の構成の例を示す図である。

【図２０】本発明の請求項６によるバスブリッジとスケ
ジューラを専用の回線で接続する場合のバススイッチの
構成の例を示す図である。

【図２１】本発明の請求項７によるワードタイプ識別ビ
ットの実施形態を説明する図である。

【図２２】本発明の請求項８によるセルとＮ分割してＮ
個の別々なスイッチモジュール２に転送するバススイッ
チの実施形態を説明する図である。

【図２３】本発明の請求項８によるセルとＮ分割してＮ
個の別々なスイッチモジュール２に転送するバススイッ
チにおける、セルのフォーマットの例を説明する図であ
る。

【図２４】本発明の請求項８によるセルとＮ分割してＮ
個の別々なスイッチモジュール２に転送するバススイッ
チにおける、セル変換部１３の実施形態を説明する図で
ある。

【図２５】本発明の請求項８によるセルとＮ分割してＮ
個の別々なスイッチモジュール２に転送するバススイッ
チにおける、セルバスブリッジ１４の実施形態を説明す
る図である。

【図２６】本発明の請求項９による割込み信号を転送す
るバススイッチの実施形態を説明する図である。

【図２７】本発明の請求項９による割込み信号を転送す
るバススイッチにおける割込み信号セルの実施形態を説
明する図である。

【図２８】本発明の請求項９による割込み信号を転送す
るバススイッチにおける割込み信号セルの別の実施形態
を説明する図である。

【図２９】図２７におけるディスク側バスブリッジ７の
実施形態を説明する図である。

【図３０】図２７におけるホスト側バスブリッジ８の実
施形態を説明する図である。

【図３１】図２９におけるセル変換部１３の実施形態を
説明する図である。

【図３２】図２９におけるセル変換部１３の別の実施形
態を説明する図である。

【図３３】図３２におけるセル変換部１３の別の実施形
態を説明する図である。

【図３４】図３０におけるセル変換部１３の実施形態を
説明する図である。

【図３５】図３２における割込み線制御１６２の実施形
態を説明する図である。

【図３６】図３３における割込みステータスレジスタ制
御１６３の動作を説明する図である。

【図３７】本発明の請求項１０による出力ポートでのセ
ルの衝突を検知し回避するスイッチモジュール２の実施
形態を説明する図である。

【図３８】図３５におけるアビータ１４０の実施形態を
説明する図である。

【図３９】図３５におけるアビータ１４０の別の実施形
態を説明する図である。

【図４０】図３８及び図３９における衝突検知１４６の
実施形態を説明する図である。

【図４１】本発明の請求項１１によるバスブリッジ１か
らセルバッファ１４を分離したバススイッチの実施形態
を説明する図である。

【符号の説明】

１ バスブリッジ ２ スイッチモジュール ３ スケジューラ ４ バス

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 複数存在するバスがバスブリッジに接続
   されており、同バスブリッジが自らに接続された上記バ
   ス上のトランザクションを制御して、上記バス上のトラ
   ンザクションで発生したアドレス，データ，コマンド，
   エラー信号，割り込み信号を上記バスブリッジにおいて
   セルに変換し、スイッチモジュール経由で別のバスブリ
   ッジに転送することにより複数のバスブリッジにまたが
   ったバストランザクションを可能とするバススイッチに
   おいて、接続されている上記バスブリッジからセルを受信する複
   数の入力ポート及び、接続されている上記バスブリッジ
   にセルを送信する複数の出力ポートを有する上記スイッ
   チモジュールと、 上記入力ポートに入力されたセルを上記出力ポートに転
   送して、上記バスブリッジから上記スイッチモジュール
   に転送されたセルが上記スイッチモジュールの同出力ポ
   ートにおいて衝突しないように上記スイッチモジュール
   内の転送経路をセルに対して割り当てるスケジューラ
   と、 上記セルを変換するときに、同セルの先頭ワードに、転
   送先である上記スイッチモジュール内の上記出力ポート
   番号を付加する上記バスブリッジを 具備したことを 特徴
   とするバススイッチ。
2. 【請求項２】 上記請求項１に記載のバススイッチにお
   いて、 上記バスブリッジは、上記スイッチモジュール経由の上
   記セルの転送が終了したことを上記スケジューラに対し
   て通知することを特徴とするバススイッチ。
3. 【請求項３】 上記請求項１および請求項２のいずれか
   に記載のバススイッチにおいて、 上記セルは、上記入力ポートにおける１クロックサイク
   ルで伝達される複数のワードからなり、同ワードが属す
   る上記セルのタイプを識別するためのビットからなるワ
   ードタイプ識別ビットを有するとともに、上記スイッチ
   モジュールは、上記入力ポートに入力された同ワードタ
   イプ識別ビットの値に基づいてワード毎に転送先の上記
   出力ポートを切り換えるワード識別手段を有することを
   特徴とするバススイッチ。
4. 【請求項４】 上記請求項１〜請求項３のいずれかに記
   載のバススイッチにおいて、 上記セルを構成する上記ワードは、同ワードの属するセ
   ルがスケジュール要求セル,割当通知セルおよび上記ス
   ケジューラに転送されるセル転送終了通知セルであるス
   ケジューリングセルを識別するためのスケジューリング
   セル識別ビットを有するとともに、上記スイッチモジュ
   ールは、上記入力ポートに入力された同スケジューリン
   グセル識別ビットの値に基づいて上記ワードが上記スケ
   ジューリングセルであるか判別するとともに同ワードが
   スケジューリングセルである場合は上記スケジューラに
   転送することを特徴とするバススイッチ。
5. 【請求項５】 上記請求項１〜請求項４のいずれかに記
   載のバススイッチにおいて、 上記バスブリッジで生成される割込信号およびエラー信
   号を含む上記バス上で発生した情報であって、同バス上
   で発生するとともに上記バスブリッジにおいて生成され
   るバストランザクションを伝達するためアドレス，コマ
   ンドおよびデータの所定の組み合わせからなるトランザ
   クションセルでは伝達できない情報を上記バスブリッジ
   においてセル変換したバス制御信号セルを転送先のバス
   ブリッジに転送するためのバス制御信号セルスイッチ
   と、 上記バスブリッジと上記バス制御信号セルスイッチとの
   間でバス制御信号セルを転送するための専用回線である
   バス制御信号リンクを有することを特徴とするバススイ
   ッチ。
6. 【請求項６】 上記請求項１〜請求項５のいずれかに記
   載のバススイッチにおいて、 上記スケジューリングセルを転送するための専用回線で
   あるスケジューリング信号リンクを上記バスブリッジと
   上記スケジューラの間に有することを特徴とするバスス
   イッチ。
7. 【請求項７】 上記請求項１〜請求項６のいずれかに記
   載のバススイッチにおいて、 上記トランザクションセルが有する上記ワードは、上記
   スイッチモジュール内で同ワードを含むセルが使用する
   転送経路を次のクロックで解放するかどうかを示すセル
   終了通知ビットを有するとともに、上記スイッチモジュ
   ールに入力された上記ワードの上記セル終了通知ビット
   がセットされているときは、上記スケジューラに対して
   再スケジュールを要求することを特徴とするバススイッ
   チ。
8. 【請求項８】 上記請求項１〜請求項７のいずれかに記
   載のバススイッチにおいて、 上記バスブリッジにおいて生成された上記セルを同セル
   の一ワードのビット数であるワード長よりも小さいワー
   ド長からなる、同セルが有するワード数の複数のサブセ
   ルに分割するとともに、同サブセルには上記スイッチモ
   ジュール内において転送先となる上記出力ポートのポー
   ト番号を格納され、上記複数のサブセルを同複数のスイ
   ッチモジュールに転送し、同スイッチモジュールにおい
   て同入力ポートに転送された上記サブセルを上記スイッ
   チモジュール経由で転送先である上記出力ポートに転送
   するとともに、上記出力ポートから上記リンク経由で上
   記バスブリッジに転送された複数の上記サブセルは、上
   記バスブリッジにおいて再びセルに復元されることを特
   徴とするバススイッチ。
9. 【請求項９】 上記請求項１〜請求項８のいずれかに記
   載のバススイッチにおいて、 上記バスは、一つないし複数からなるホストバスを有す
   るとともに、 上記バス上の各デバイスと上記バスブリッジを接続する
   デバイス割込線が駆動されたときに発生するデバイス割
   込信号を受信した上記バスブリッジは、同デバイス割込
   信号に対応する上記ホストバスを転送先とする割込信号
   セルを生成して、同割込信号セルを上記スイッチモジュ
   ールを経由して上記バスブリッジに接続された上記バス
   ブリッジに転送するとともに、上記割込信号セルを受信
   した上記バスブリッジは、上記割込信号セルに対応した
   割込ステータスレジスタをセットして、同割込ステータ
   スレジスタの値に従って、上記ホストバスにおいて、上
   記バスブリッジと割込コントローラを接続する複数のホ
   スト割込線を駆動して同割込コントローラに割込を通知
   することを特徴とするバススイッチ。
10. 【請求項１０】 上記請求項１〜請求項９のいずれかに
    記載のバススイッチにおいて、 上記スイッチモジュールは、上記出力ポートの占有状況
    を示す接続レジスタを有して、同スイッチモジュールに
    上記セルが入力されたとき、上記接続レジスタにおける
    上記セルの出力先ポートに対応するビットをセットし
    て、同セルが上記スイッチモジュールを通過した直後に
    同ビットをリセットするとともに、上記スイッチモジュ
    ールに入力されたセルに対して、同セルが要求する出力
    先ポートに対応した上記接続レジスタのビットが既にセ
    ットされているときは、同セルに対して転送経路が割り
    当てられていないと判断して同セルを破棄し、エラー処
    理を開始することを特徴とするバススイッチ。
11. 【請求項１１】 上記請求項１〜請求項１０のいずれか
    に記載のバススイッチにおいて、 上記バスブリッジにおいて生成された転送経路の割り当
    てを待機するセルが一時的に格納されるセルバッファを
    上記バスブリッジから分離するとともに、上記バスブリ
    ッジと上記セルバッファを回線により接続させることを
    特徴とするバススイッチ。