JP3179123B2 - デジタルデ−タパケットスイッチングモジュール - Google Patents

デジタルデ−タパケットスイッチングモジュール

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JP3179123B2
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  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、複数個の入力バスと、
少なくとも1つの出力バスと、個々の入力バスを出力バ
スにそれぞれ接続する複数の交点スイッチであって、各
交点スイッチはパケットを出力バスの空パケットに書込
む為に出力バスに接続された書込み回路を有しているこ
れら交点スイッチと、同じパケット期間内に同じ出力バ
スに伝送すべきパケット間のアクセスコンフリクトを解
決するアロケーション手段とを具えているデジタルデー
タパケットスイッチングモジュールに関するものであ
る。
【0002】
【従来の技術】この種類のスイッチングモジュールは米
国特許第4,821,258 号明細書から既知である。この米国
特許明細書に開示されたスイッチングモジュールはパケ
ットスイッチング用のテレコミュニケーションに用いら
れるものである。スイッチングモジュールでパケットを
切換える際、パケットを同じパケット期間内で複数の入
力バスを介して伝送する必要がある場合にアクセスのコ
ンフリクトが生じるおそれがある。
【0003】前記の米国特許明細書のクレームに記載さ
れたスイッチングモジュールでは、アクセスのコンフリ
クトを解決するアロケーション手段は1つの入力バス当
たり1つの先入れ先だし(FIFO)キューメモリを有
し、このキューメモリの後段にコードジェネレータが設
けられている。このコードジェネレータは各パケットに
出先及び行先のいずれか又は双方に基づいた列コードを
与える。このコードはパケットを伝送すべき出力バス
(列)に対応する。このコードジェネレータは出先及び
行先のいずれか又は双方に基づいた優先コードをも生じ
る。各パケット期間中で、同じ出力バスに伝送する必要
のある複数のパケットの優先コードが各出力バス当たり
互いに比較され、優先度の最も高いパケットが伝送され
る。優先度が低いパケットに関しては前記の米国特許明
細書には全く記載されていない。
【0004】パケットが到来する順序でこれらパケット
を入力バスから出力バスに切換えるスイッチング機能は
完全な先入れ先だし(FIFO)原理による方法とも称
される。完全なFIFO原理の特徴はパケットの遅延及
び損失の可能性が各パケットに対し同じとなるというこ
とである。完全なFIFO原理による方法を実行する場
合、パケットの遅延及び損失の可能性はパケットを一様
に供給する方が他のスイッチング方法に比べて小さくな
る。
【0005】
【発明が解決しようとする課題】本発明の目的は、供給
されたパケットをこれらが到来する順序で入力バスから
出力バスに伝送する完全なFIFO原理に近似するスイ
ッチングモジュールを提供せんとするにある。
【0006】
【課題を解決するための手段】本発明は、複数個の入力
バスと、少なくとも1つの出力バスと、個々の入力バス
を出力バスにそれぞれ接続する複数の交点スイッチであ
って、各交点スイッチはパケットを出力バスの空パケッ
トに書込む為に出力バスに接続された書込み回路を有し
ているこれら交点スイッチと、同じパケット期間内に同
じ出力バスに伝送すべきパケット間のアクセスコンフリ
クトを解決するアロケーション手段とを具えているデジ
タルデータパケットスイッチングモジュールにおいて、
各交点スイッチに独自のアドレスを割当て、この交点ス
イッチが−伝送すべきパケットが存在することに応答し
て要求信号をアロケーション手段に送る要求出力端子
と、−出力バスに接続され、関連の交点スイッチのアド
レスを有する出力バス上の空パケットを検出する検出回
路と、−検出回路による制御の下でパケットを、検出さ
れたアドレスを有する空パケット内に書込むのに適した
書込み回路とを有しており、出力バスに接続されたアロ
ケーション手段は交点スイッチのアドレスを有する空パ
ケットを発生し、このアロケーション手段は−パケット
期間内で各交点スイッチの要求信号を記録し次にリセッ
トする記録手段と、−交点スイッチアドレスの表現を受
けるデータ入力端子を有する先入れ先だしキューメモリ
と、−このキューメモリの表現からアドレスを取出し、
空パケットにこれらアドレスを与えるパケットジェネレ
ータとを具えていることを特徴とする。
【0007】アロケーション手段は要求信号を記録し、
これら要求信号から独自の交点スイッチアドレスの表現
を取出す。これらのアドレス表現はこれらが記録手段に
より記録された順序でFIFOキューメモリにより記録
され、次にこの順序でパケットジェネレータにより読出
される。この順序でパケットジェネレータはアドレスを
有する空パケットを発生し、これによりスイッチングモ
ジュールの完全なFIFO動作を良好に近似する。この
段階で、1パケット期間当たり、記録手段の第2入力端
子におけるよりも遅い瞬時に第1入力端子が高レベルに
なる場合に、第1入力端子における要求信号が第2入力
端子における要求信号よりも早い瞬時に処理されること
により、完全なFIFO動作のずれを最小にすることが
できる。これは記録手段が要求信号を記録する順序によ
り生ぜしめられる。しかし、記録手段の入力端子におけ
る要求信号はすべて同じパケット期間内で書込まれる。
同時に、記録手段の入力端子に1パケット期間だけ遅く
供給された要求信号はすべて、少なくとも1パケット期
間だけ速く入力端子に供給された記録信号よりも遅く処
理される。
【0008】
【実施例】図1に示す本発明によるスイッチングモジュ
ールはn本の入力バス1−1〜1〜nとm本の出力バス
2−1〜2−mとを有する。
【0009】n本の入力バスの1つ(i)とm本の出力
バスの1つ(j)との間の各接続の為に交点(ノード)
スイッチ4−ijを用い、その入力端子を関連の入力バ
スに接続し、その第1出力端子を関連の出力バスに接続
する。これらの交点スイッチはデジタル情報を回線網に
通す経路を指示するのに用いられる。各交点スイッチ4
−ijがデジタル情報パケットを受けると、この交点ス
イッチはアロケーション(割当て)手段に空パケットを
要求する。アロケーション手段3−jはパケット期間当
たり、交点スイッチ4−1j〜4−njが空パケットを
要求しているかどうかを検査する。これら交点スイッチ
が空パケットを要求している場合には、アロケーション
手段3−jは関連の交点スイッチのアドレスを有する空
パケットを交点スイッチの順番でこれら交点スイッチに
送る。
【0010】図2に本発明による交点スイッチの一実施
例を示す。
【0011】入力バス1−iは3本のライン5,6及び
7を有し、ライン5は、パケットをライン6を経て送る
為のパケット同期信号用に用いられる。これらのパケッ
トはアドレスフィールドとデータフィールドとより成っ
ている。ライン7はライン6を経て送られるパケットの
ビット同期クロック信号を供給する。ライン6及び7は
レジスタ37のデータ入力端子41及びクロック入力端
子42にそれぞれ接続されている。このレジスタ37内
にはパケットがビット直列的に書込まれる。
【0012】パケット同期ライン5はバッファ38の書
込みイネーブル入力端子43に接続されている。このバ
ッファ38のデータ入力端子はレジスタ37のデータ出
力端子44に並列に接続されている為、レジスタ37中
のパケットはライン5上のパケット同期信号に応じてバ
ッファ38内に並列に書込まれる。
【0013】バッファ38の第1データ出力端子46は
バッファメモリ12のデータ入力端子48に接続され、
パケットデータフィールドをこのバッファメモリ12に
並列に書込むようになっており、バッファ38の第2デ
ータ出力端子はバッファメモリ12のデータ入力端子6
3に接続され、パケットアドレスフィールドをバッファ
メモリ12に書込むようになっている。データ出力端子
47は比較器10の一方の出力端子56にも接続されて
いる。この比較器10の他方の入力端子57には出力バ
ス2−jに対応する所定の情報ワードIFC1が供給さ
れる。
【0014】比較器10の出力端子58はANDゲート
11の入力端子60に接続され、このANDゲートの入
力端子59はパケット同期用のバス1−iのライン5に
接続されている。ANDゲート11の出力端子61はバ
ッファメモリ12の書込みイネーブル入力端子62に接
続されている。この出力端子61は交点スイッチの要求
出力端子をも構成する。
【0015】比較器10は入力端子56におけるアドレ
スフィールドと、この比較器10の入力端子57に供給
される情報ワードIFC1と比較し、これらが適合して
いる場合には、バッファメモリ12の書込みイネーブル
入力端子62をANDゲート11を経て活動化する。そ
の結果、アドレスフィールドと、関連のデータフィール
ドとがデータ入力端子48及び63をそれぞれ経てバッ
ファメモリ12内に並列に書込まれる。信号値“1”を
有する要求信号がANDゲート11の出力端子61を経
て生ぜしめられる。この要求信号はアロケーション手段
3−kに供給され、伝送すべきパケットがバッファメモ
リ12に書込まれたということを表わす。この要求信号
によりアロケーション手段3−kは更に特にこの交点ス
イッチに対する空パケットが要求されたことになる。ア
ロケーション手段3−kによる要求信号の処理を図3〜
7につき説明する。比較器10が、アドレスフィールド
と情報ワードIFC1とが適合していないということを
確認すると、バッファメモリ12の書込みイネーブル入
力端子62は活動化されない。これは行先との関連でバ
ス1−iからバス2−iへの切換えを必要としないパケ
ットを有している場合である。この場合、バッファメモ
リ12のデータ入力端子48及び63におけるそれぞれ
アドレスフィールド及びデータフィールドが無視され
る。
【0016】バッファメモリ12に書込まれたパケット
は検出回路19及び書込み回路20により出力バス2j
に切換えられる。検出回路は、特にこの交点スイッチに
対する空パケットがバス2−jに存在する時を確認する
為に用いられる。これは、空パケットが独自の交点スイ
ッチアドレスを有しているか、空パケットをいかなる交
点スイッチによっても用いうるということを表わす空パ
ケットコードIFC3をこの空パケットが有している場
合である。書込み回路20はその際バッファメモリ12
からのパケットを空パケットに書込む為に用いられる。
出力バス2−jは3本のライン21,22及び23を有
し、ライン21はパケットをパケットライン22を経て
送る為のパケット同期信号を伝送する為に用いられる。
ライン23はライン22を経て送られるパケットのビッ
ト同期クロック信号を伝送する。
【0017】直列−並列レジスタ25は、パケットライ
ン22に接続された直列データ入力端子71と、バッフ
ァメモリ12のデータ出力端子81に接続された並列デ
ータ入力端子74と、ANDゲート31の出力端子82
に接続された書込みイネーブル入力端子75と、パケッ
トライン22に接続された直列データ出力端子72と、
バッファ27のデータ入力端子83に接続された並列デ
ータ出力端子76とを有している。
【0018】パケット同期ライン21はカウンタ26の
リセット入力端子77に接続され、ライン23はカウン
タ26のクロック入力端子78に接続されている。カウ
ンタ26の出力端子79はバッファ27の書込みイネー
ブル入力端子80に接続されている。
【0019】バッファ27の並列データ出力端子85は
比較器33の一方の入力端子と比較器34の一方の入力
端子とに接続されている。比較器33の他方の入力端子
には交点スイッチに対応する独自のアドレスである予め
定めたアドレスコードIFC2が供給される。比較器3
4の他方の入力端子には空パケットコードIFC3に等
しい予め定めた情報ワードが供給される。これら比較器
33及び34のそれぞれの出力端子86及び88はOR
ゲート35の入力端子のそれぞれに接続されている。O
Rゲート35の出力端子87はANDゲート29の一方
の入力端子に接続されている。更にバッファメモリ12
のキュー(待ち行列)−空出力端子91はインバータ3
6によりANDゲート29の他方の入力端子に接続され
ている。ANDゲート29の出力端子90はバッファメ
モリ12の読出しイネーブル入力端子92とフリップフ
ロップ30のセット入力端子93とに接続されている。
【0020】フリップフロップ30のリセット入力端子
97は遅延ゲート65によりパケット同期ライン21に
接続されている。ANDゲート31は2つの入力端子9
5及び96を有しており、一方の入力端子95はフリッ
プフロップ30の出力端子94に接続され、他方の入力
端子96はパケット同期ライン21に接続されている。
【0021】ライン22におけるパケットのデータ入力
端子71にビット直列モードで伝送される。カウンタ2
6は直列−並列レジスタ25に直列モードで供給され、
パケット同期パルスから開始するビットの数を、パケッ
トのアドレスフィールド全体が直列−並列レジスタ25
内に書込まれるまで計数する。次に、アドレスフィール
ドは、バッファ27の書込みイネーブル入力端子80に
おける書込みイネーブル信号による制御の下でバッファ
27内に並列に書込まれる。比較器33はバッファ27
内のアドレスフィールドとアドレスコードIFC2とを
比較する。バッファ27のデータ出力端子85における
アドレスフィールドがアドレスコードIFC2と適合し
且つバッファメモリ12がパケットを含んでいる場合に
は、ANDゲート29の出力信号がバッファメモリ12
の読出しイネーブル入力端子92を活動化し、バッファ
メモリ12内の次のパケットを読出す。バッファ27内
のアドレスフィールドが比較器34において空パケット
コードIFC3と適合する場合にもバッファメモリ12
からパケットが読出される。これら双方の場合、バッフ
ァ27内のアドレスフィールドがアドレスコードIFC
2又は空パケットコードIFC3に適合すると、AND
ゲート29の出力信号がフリップフロップ30のセット
入力端子93に供給され、フリップフロップ30の出力
端子94にテークオーバー(引き継ぎ)信号が現れる。
【0022】フリップフロップ30の出力端子94にお
けるこのテークオーバー信号とANDゲート31の入力
端子96におけるパケット同期パルスとにより直列−並
列レジスタ25の書込みイネーブル入力端子75を活動
化する。フリップフロップ30のリセット入力端子97
に接続された遅延ゲート65は約半クロックパルスの遅
延を行なう。この遅延により、直列−並列レジスタ25
の書込みイネーブル入力端子75がANDゲート31の
それぞれの入力端子におけるテークオーバー信号及びパ
ケット同期パルスにより活動化される前にフリップフロ
ップ30の出力端子94におけるテークオーバー信号が
その値を変えるのを防止する。直列−並列レジスタ25
におけるパケットビット位置が並列データ入力端子74
におけるパケットビットに適合する瞬時にバッファメモ
リ12の出力端子81におけるパケットがレジスタ25
内に並列に書込まれる。これにより、入力バス上のパケ
ットが出力バスに伝送されるようになる。
【0023】図3はアロケーョン手段3−kの第1実施
例を示す。このアロケーション手段はカウンタ109に
よる制御の下で独自のアドレスを有する空パケットを出
力バス2−jに伝送するパケットジェネレータ103を
有している。この第1実施例では、空パケットを16個
の異なる交点スイッチに対する為のものとすることがで
きる。パケットジェネレータ103は空パケットをパケ
ットライン121によりマルチプレクサ108のデータ
入力端子127に供給するジェネレータ135を有す
る。ジェネレータ135の出力側はパケットライン12
1に加えてパケット同期ライン122及びクロックライ
ン123に接続されている。パケット同期ライン122
及びクロックライン123は図2におけるパケット同期
ライン21及びクロックライン23にそれぞれ対応す
る。
【0024】パケットジェネレータ103中のマルチプ
レクサ108はFIFOキューバッファ107のデータ
出力端子128に直接接続されたデータ入力端子126
を有し、このFIFOキューバッファ(メモリ)107
はこのデータ出力端子128から独特なアドレスを生ぜ
しめ、このアドレスをジェネレータ135から到来する
空パケットに与える。マルチプレクサ108は更に、A
NDゲート161の出力端子及びカウンタ109の出力
端子137−2に接続された書込みイネーブル入力端子
134を有する。マルチプレクサ108は更に、アドレ
スが付された空パケットをパケットライン22に伝送す
る直列データ出力端子を有する。
【0025】アロケーション手段は更に16進カウンタ
102を有し、その出力端子132はバス111を経て
デコーダ104に且つバス112を経てキューバッファ
107に接続されている。カウンタ102は更に、パケ
ット同期信号に対するライン122に接続されたリセッ
ト入力端子130とクロックジェネレータ159のクロ
ック出力端子158に接続されたクロック入力端子13
1とを有している。
【0026】アロケーション手段3−kは更に16個の
ゲート回路105−1〜105−16を有し、これらの
ゲート回路が相俟って記録手段を構成する。各ゲート回
路は入力端子114、入力端子115、入力端子11
6、入力端子142及び出力端子117を有する。この
種類のゲート回路105−iの一実施例は図4につき説
明する。入力端子142−1,−−−,142−16は
値“1”を有する信号を連続的に受ける中央制御器CC
(図示せず)に接続されいてる。
【0027】入力端子114−1,−−−,114−1
6は要求入力端子を構成し、これら入力端子の各々は1
6個の交点スイッチ(図2参照)の要求出力端子61に
それぞれ接続されている。入力端子115−1,−−
−,115−16はデコーダ104の出力端子129−
1,−−−,129−16にそれぞれ接続されている。
入力端子116−1,−−−,116−16はすべてク
ロックジェネレータ159の出力端子158に接続され
ている。出力端子117−1,−−−,117−16は
ORゲート106に接続され、その出力端子118はキ
ューバッファ107の書込みイネーブル入力端子119
に接続されている。キューバッファ107は更にインバ
ータ160を経てANDゲート113の一方の入力端子
139に接続されているキュー−空出力端子136を有
している。ANDゲート113の他方の入力端子140
はパケット同期ライン122に接続されており、AND
ゲート113の出力端子165はキューバッファ107
の読出しイネーブル入力端子120に接続されている。
ANDゲート161はインバータ160の出力端子に接
続された入力端子162と、カウンタ109の出力端子
137−1に接続された入力端子163とを有してい
る。カウンタ109は出力端子137−1,−−−,1
37−xを有し、これら出力端子の個数は空パケット中
のバイト数に対応する。パケットライン121に現れる
バイトに応答してカウンタ109はバイト期間の間出力
端子137−1,−−−,137−xに値“1”を順次
に割当てる。
【0028】図3には2つの出力端子137−1及び1
37−2以外の出力端子は図示していない。その理由
は、この図3及び後に説明する図5の説明にとってこれ
ら2つの出力端子のみが重要である為である。カウンタ
109はパケット同期ライン122に接続されたリセッ
ト入力端子166とクロックライン123に接続された
クロック入力端子167とを有している。
【0029】クロックジェネレータ159はカウンタ1
02のクロック入力端子131とゲート回路105−i
の入力端子116−iとに同時にクロック信号を供給す
る。このクロック信号に応答してカウンタ102は要求
入力端子114−iを経てゲート回路105−iに要求
信号を供給した交点スイッチの独自のアドレスに適合す
る計数値を発生する。16進カウンタ102はそのリセ
ット入力端子130にパケット同期信号を受ける度に計
数を再開する。カウンタ102の出力端子132におけ
る計数値によって表される独自のアドレスはバス111
を経てデコーダ104に且つバス112を経てキューバ
ッファ107に供給される。デコーダ104はその入力
端子におけるアドレスに応じて値“1”を有する2進信
号をその16個の出力端子のうちの1つ、例えば129
−iに且つ値“0”を有する信号を残りの出力端子に伝
送する。この値“1”の信号はゲート回路105−iの
入力端子115−iに供給される。入力端子114−i
における2進要求信号も値“1”を有する場合には、値
“1”を有する2進信号が入力端子116−iにおける
クロックジェネレータ159のクロック信号後にゲート
回路105−iの出力端子117−i及びORゲート1
06を経てキューバッファ107の書込みイネーブル入
力端子119に供給される。この書込みイネーブル信号
に応答してカウンタ102の出力端子132におけるア
ドレスがバス112を経てキューバッファ107に書込
まれる。
【0030】パケット同期パルスがライン122に現
れ、これと同時にキューバッファ107が独自のアドレ
スを含んでいる場合には、キューバッファ107の読出
しイネーブル入力端子120がANDゲート113によ
り活動化される。これに応答しキューバッファ107か
らのアドレスがマルチプレクサ108のデータ入力端子
126に供給される。カウンタ109はそのリセット入
力端子166でパケット同期パルスを受けた後に計数を
開始する。このパルスに応答してカウンタ109の出力
端子137−1が値“1”を有する信号をANDゲート
161を介してマルチプレクサ108の入力端子134
に供給し、キューバッファ107がアドレスを有する
為、このキューバッファ107内のアドレスがデータ入
力端子126を経てデータライン22に伝送される。そ
の後、入力端子134における信号がカウンタ109に
よる制御の下で値“0”にされ、マルチプレクサ108
のデータ入力端子127を経てジェネレータ135から
生じる空パケットの残りの部分が出力バス2−jのデー
タライン22に伝送される。このようにして、アロケー
ション手段は交点スイッチの独自のアドレスに適合する
アドレスを有する空パケットを生ぜしめる。この交点ス
イッチはこの空パケットを要求信号により要求する。キ
ューバッファ107が計数値に適合する独自のアドレス
を含まない場合には、すなわち交点スイッチの要求信号
がライン101−1,−−−,101−16上で検出さ
れない場合には、空パケットコードIFC3を有する空
パケットがマルチプレクサ108のデータ入力端子12
7を経て出力バス2−jのデータライン122に伝送さ
れる。
【0031】更に、2つの順次のパケット同期パルス間
の期間がTP に等しいものとすると、クロックジェネレ
ータ159から生じるクロック信号はTP /16よりも
短い期間Td を有することに注意すべきである。従っ
て、全部で16個の交点スイッチの要求信号を上述した
ようにして1期間TP 内で検査することができる。交点
スイッチの1つの独自のアドレスを有する空パケットを
いかなる期間TP 中にも発生せしめることができる。
【0032】図4は図3に示すような記録手段の一部を
構成するゲート回路105−iの一実施例を示す。ゲー
ト回路105−iは2つのフリップフロップ152及び
153とANDゲート151とを有する。ANDゲート
151はテコーダ104の出力端子129−iに接続さ
れた入力端子115−iと、クロックジェネレータ15
9の出力端子158に接続された入力端子116−i
と、フリップフロップ153の出力端子117−iに接
続された入力端子156−iとを有する。AnDゲート
151の出力端子はフリップフロップ152のリセット
入力端子に接続されている。このフリップフロップ15
2は、中央制御器CC(図示せず)に接続された値
“1”を有する2進信号を受けるセット入力端子142
−iと、1つの交点スイッチの出力端子61−iに接続
されたクロック入力端子114−iと、フリップフロッ
プ153のセット入力端子に接続された出力端子146
−iとをも有している。フリップフロップ153はクロ
ックジェネレータ159の出力端子158が接続されて
いるクロック入力端子を有している。フリップフロップ
153の出力端子117−iはゲート回路105−iの
出力端子を構成する。
【0033】フリップフロップ152の出力端子146
−iは、交点スイッチから生じる要求信号がそのクロッ
ク入力端子114−iに供給されるとそのセット入力端
子142−iにおける値“1”を引き継ぐ。クロックジ
ェネレータ159から次のクロック信号が生じると、フ
リップフロップ153の出力端子117−iにおける2
進信号が値“1”をとり、その後この値により図3に示
すORゲート106を経てキューバッファ107の書込
みイネーブル入力端子119を活動化する。フリップフ
ロップ152は、出力端子117−iにおける信号が値
“1”をとり、クロックジェネレータ159からのクロ
ック信号が入力端子116−iに供給され、デコーダ1
04の出力端子129−iにおける信号がカウンタ10
2からの計数信号により値“1”をとるとANDゲート
151を経てリセットされる。フリップフロップ153
のクロック入力端子における順次のクロック信号後、ゲ
ート回路105−iの出力端子117−iにおける2進
信号が値“0”を有する。
【0034】図5にはマルチプレクサ108の一実施例
を示しているも、パケットのアドレスフィールドは4ビ
ットを含んでいるものと仮定している。8ビットを並列
に伝送するパケットライン121は各々が4ビットを伝
送する2ライン181及び182に分割され、ライン1
81はセレクタ175の入力端子124に接続れさてい
る。
【0035】セレクタ175は、4ビットを並列に伝送
するライン183が接続されているデータ出力端子を有
する。ライン183はライン182と併合してパケット
ライン22となる。セレクタは更に、キューバッファ1
07が接続されいてるデータ入力端子126を有する。
【0036】マルチプレクサ108は更にフリップフロ
ップ174を含み、このフリップフロップはANDゲー
ト161(図3参照)の出力端子に接続されているセッ
ト入力端子と、カウンタ109の出力端子137−2に
接続されたリセット入力端子と、セレクタ175の選択
入力端子178に接続された出力端子177とを有して
いる。図3につき説明したように、カウンタ109の出
力端子137−1は、パケット同期パルスがカウンタ1
09のリセット入力端子166に供給されるとビット値
“1”をとる。この信号値はANDゲート161を経て
フリップフロップ174のセット入力端子に供給され、
これに応答してこのフリップフロップがビット値“1”
を有する信号をセレクタ175の選択入力端子178に
供給される。この場合、データ入力端子126はセレク
タ175のデータ出力端子に接続され、その結果アドレ
スがキューバッファ107のデータ出力端子128から
ライン183にアドレスが伝送される。パケット同期パ
ルスに続く第2バイト期間でカウンタ109(図3参
照)の出力端子137−2がビット値“1”をとる為、
フリップフロップ174がリセットされる。これに応答
して選択入力端子178における信号がビット値“0”
に変化する為、データ入力端子124はセレクタ175
のデータ出力端子に接続され、ライン181における別
個のパケット情報がライン183に伝送されるようにな
る。
【0037】図6はアロケーション手段3−kの第2実
施例を示す回路図である。図6と図3とで共通の素子に
は同じ符号を付してある。
【0038】アロケーション手段は検出手段201−
1,−−−,201−16を有し、これら検出手段が相
俟って16個の交点スイッチの16個の要求出力端子6
1−1,−−−,61−16における要求信号を検出す
る為の記録手段を形成する。アロケーション手段は更に
FIFOキューメモリ206を有し、このメモリのデー
タ入力端子は検出手段201−1,−−−,201−1
6のそれぞれの出力端子235−1,−−−,235−
16に接続されている。
【0039】キューメモリ206のデータ出力端子はデ
ータバス231により選択手段209のデータ入力端子
に接続されている。選択手段209のデータ出力端子は
デーテバス232及び変換メモリ212を経てマルチプ
レクサ108のデータ入力端子に接続されている。
【0040】検出手段201−i(i=1,−−−,1
6)はフリップフロップ202−iと、フリップフロッ
プ203−iと、ANDゲート204−iとを有してい
る。フリップフロップ202−iは値“1”を有する信
号を受ける為に中央制御器CC(図示せず)に接続され
たセット入力端子と、交点スイッチ4−ikの要求出力
端子に接続されたクロック入力端子と、ANDゲート2
04−iの出力端子に接続されたリセット入力端子とを
具えている。
【0041】フリップフロップ202−iの出力端子は
フリップフロップ203−iのセット入力端子に接続さ
れている。このフリップフロップ203−iはクロック
ライン229によりクロックジェネレータ205に接続
されたクロック入力端子と、検出手段201−iの出力
端子235−iを構成する出力端子とを有している。A
NDゲート204−iは2つの入力端子を有し、一方の
入力端子はフリップフロップ203−iの出力端子に接
続され、他方の入力端子はクロック入力端子229によ
りクロックジェネレータ205に接続されている。
【0042】検出手段201−1,−−−,201−1
6の出力端子235−1,−−−,235−16はデー
タバス227によりキューメモリ206のデータ入力端
子に且つデータバス228によりORゲート207にそ
れぞれ接続されている。ORゲート207の出力端子は
ANDゲート208の2つの入力端子の一方に接続さ
れ、他方の入力端子は遅延素子245及びクロックライ
ン230によりクロックジェネレータ205に接続され
ている。ANDゲート208の出力端子はキューメモリ
206の書込みイネーブル入力端子236に接続されて
いる。
【0043】図7に一実施例を示す選択手段209は更
に、パケット同期信号ライン122が接続されている入
力端子244と、ANDゲート210の入力端子及びA
NDゲート213の入力端子に接続された作動可能(レ
ディ)信号出力端子239とを有している。2つのAN
Dゲート210及び213はライン122が接続されて
いる入力端子を有する。ANDゲート210は更に、キ
ューメモリ206のキュー−空出力端子237がインバ
ータ211を経て接続されている入力端子と、キューメ
モリ206の読出しイネーブル入力端子238に接続さ
れた出力端子とを有している。ANDゲート213の出
力端子は選択手段209の書込みイネーブル入力端子2
43に接続されている。
【0044】フリップフロップ202−1,−−−,2
02−16の各出力端子は、交点スイッチ4−ikの関
連の要求出力端子61−i(i=1,−−−,16)
(図2参照)からの要求信号が得られる場合にそのそれ
ぞれのセット入力端子に信号を引き継ぐ。
【0045】クロックジェネレータ205は、入力バス
1−1,−−−,1−n(図1参照)を経て伝送される
パケットの予期される最小のパケット期間よりも短いタ
イムスロットでフリップフロップ203−1,−−−,
203−16のクロック入力端子にクロック信号を並列
に供給する。この場合、フリップフロップ202−1,
−−−,202−16の出力端子における信号値がこの
タイムスロット内でフリップフロップ203−1,−−
−,203−16の出力端子235−1,−−−,23
5−16により引き継がれている間、これらの信号値は
変化しないようになる。一方、クロックジェネレータ2
05のクロック信号はフリップフロップ202−1,−
−−,202−16を同時にリセットする。
【0046】検出手段201−1,−−−,201−1
6の出力端子235−1,−−−,235−16におけ
る要求信号が16ビットの情報ワードを形成し、この情
報ワードはデータバス227によりキューメモリ206
のデータ入力端子に供給される。この情報ワードは交点
スイッチの独自のアドレスを表わすものである。これら
の独自のアドレスは以下に説明するようにこの情報ワー
ドから取出される。
【0047】情報ワードはORゲート207にも供給さ
れる出力端子235−1,−−−,235−16におけ
る信号値の少なくとも1つが値“1”を有する場合に
は、クロックジェネレータ205がクロックライン23
0を経てANDゲート208の入力端子にクロック信号
を供給する瞬時にキューメモリ206の書込みイネーブ
ル入力端子236が活動化され、情報ワードがこのキュ
ーメモリに書込まれる。クロックライン230に遅延素
子245を設けることにより、検出手段201−1,−
−−,201−16の出力端子235−1,−−−,2
35−16における信号がもはや変化しなくなるまで書
込みイネーブル信号が書込みイネーブル入力端子236
に現れないようにする。
【0048】ANDゲート210がその入力端子に、ラ
イン222からのパケット同期信号と、選択手段209
の出力端子239からの作動可能信号と、キューメモリ
206の出力端子237からのキュー−空信号とを同時
に受けると、キューメモリ206の読取りイネーブル入
力端子238が活動化されて情報ワードを選択手段20
9のデータ入力端子に供給する。キューメモリ206の
入力端子238が活動化される前にデータバス231に
既に得られている情報ワードは、ANDゲート213の
入力端子にライン122からのパケット同期信号及び出
力端子239からの作動可能信号が同時に供給される
と、書込みイネーブル入力端子243における書込みイ
ネーブル信号により選択手段が引き継ぐようになる。
【0049】選択手段209は16ビット情報中の要求
信号を一定の順序で検査し、信号値“1”を有する情報
ビットを選択する。その後この選択手段がこれらの情報
ビットの各々の位置に対応する第2の16ビット情報ワ
ードを発生し、これら情報ワードは、パケット同期信号
がライン122を経て選択手段209の入力端子244
に現れると変換メモリ212に供給される。
【0050】データバス232におけるこのような第2
の16ビット情報ワードは値“1”を有する単一のビッ
トのみを有し、この第2の16ビット情報ワード中のこ
のビットの位置はデータバス231における16ビット
情報ワード中の選択された情報ビットの位置と対応す
る。変換メモリ212はデータバス232に供給された
16ビット情報ワードに応答して16ビットワードに対
応する独自の4ビット情報ワードを発生する。もとの要
求信号が生じる交点スイッチの独自のアドレスを表わす
この独自の4ビット情報ワードはマルチプレクサ108
のデータ入力端子126に供給される。アドレスの他の
処理は図3及び図5の説明に対応する。変換手段212
は従来の手段を以て従来と同様読取専用メモリ(RO
M)として構成できる為、同様な変換メモリの構成の説
明は省略する。
【0051】上述したように、選択手段209及び変換
メモリ212は、値“1”を有するデータバス231に
おける16ビット情報ワード中の各ビットに対して専用
の独自のアドレスを発生する。この16ビット情報ワー
ド中のビット値すべてが検査されると、選択手段209
の作動可能信号出力端子239が値“1”を有する信号
をANDゲート210及び213に供給する。
【0052】図7は図6に示す選択手段209の一実施
例を示す。選択手段209は16個のフリップフロップ
253−1,−−−,253−16を有し、これらフリ
ップフロップはANDゲート256−1,−−−,25
6−15及び257−1,−−−,257−15を経て
フリップフロップ258−1,−−−,258−16に
接続されている。フリップフロップ253−1,−−
−,253−16の各々はデータライン231−i(i
=1,−−−,16)が接続されているセット入力端子
を有しており、データライン231−1,−−−,23
1−16が相俟ってデータバス231を構成する。フリ
ップフロップ253−1,−−−,253−16の各々
は更に、フリップフロップ258−1,−−−,258
−16の出力端子251−1,−−−,251−16が
それぞれ接続されたリセット入力端子と選択手段209
の書込みイネーブル入力端子243に接続されたクロッ
ク入力端子とを有する。フリップフロップ258−1,
−−−,258−16の出力端子251−1,−−−,
251−16はデータライン232−1,−−−,23
2−16にそれぞれ接続され、これらデータラインが相
俟ってデータバス232を形成する。
【0053】フリップフロップ253−1の非反転出力
端子254−1はフリップフロップ258−1のセット
入力端子に直接接続され、これに対しフリップフロップ
253−2,−−−,253−16の非反転出力端子2
54−2,254−16はANDゲート257−1,−
−−,257−15によりそれぞれフリップフロップ2
58−2,−−−,258−16のセット入力端子に接
続されている。
【0054】ANDゲート257−j(j=1,−−
−,15)の他の入力端子はANDゲート256−jの
出力端子に接続されている。フリップフロップ253−
1,−−−,253−15の反転出力端子はそれぞれの
ANDゲート256−1,−−−,256−15の2つ
の入力端子のうちの一方にそれぞれ接続されている。A
NDゲート256−1の他方の入力端子には値“1”を
有する信号が得られ、ANDゲート256−2,−−
−,256−15の他方の入力端子はANDゲート25
6−1,−−,256−14の出力端子にそれぞれ接続
されている。
【0055】同時に、フリップフロップ253−1,−
−−,253−16の非反転出力端子254−1,−−
−,254−16はゲート255によりフリップフロッ
プ259のセット入力端子に接続されている。フリップ
フロップ259は、選択手段209(図6参照)の入力
端子244によりパケット同期ライン122が接続され
ているクロック入力端子と、選択手段209の作動可能
信号出力端子239を構成する出力端子とを有してい
る。ライン122は入力端子244を経てフリップフロ
ップ258−1,−−−,258−16の入力端子にも
接続されている。
【0056】クロック信号が書込みイネーブル入力端子
243を経てフリップフロップ253−1,−−−,2
53−16のクロック入力端子に現れると、データライ
ン231−1,−−−,231−16上の全16ビット
情報ワードがフリップフロップ253−1,−−−,2
53−16の出力端子254−1,−−−,254−1
6によって引き継がれる。
【0057】ゲート256−1,−−−,256−15
及びゲート257−1,−−−,257−15はフリッ
プフロップ253−1,−−−,253−16をフリッ
プフロップ258−1,−−−,258−16に接続
し、フリップフロップ253−1,−−−,253−1
6の出力端子254−1,−−−,254−16をこの
順序で使用可能化(イネーブリング)していずれの信号
値“1”もフリップフロップ258−i(i=1 ,−−
−,16)を介して出力バス232に伝送しうるように
する。従って、出力端子254−1が最初に使用可能化
され、出力端子254−16が最後に使用可能化され、
いずれの信号値“1”もデータバス232に伝送する。
【0058】ここで、信号値“1”を有する最初の出力
端子がフリップフロップ253−i(i=1,−−−,
16)の出力端子254−iであるものとする。
【0059】フリップフロップ258−j(j<i)は
これらのセット入力端子にANDゲート257−jを経
て信号値“0”を得、フリップフロップ258−k(k
>i)はこれらのセット入力端子にフリップフロップ2
53−iの反転出力端子とANDゲート256−l(l
≧i)及びANDゲート257−l(l≧i)とを経て
信号値“0”を得る。フリップフロップ258−iのセ
ット入力端子にのみ値“1”を有する信号が供給され、
この信号値はフリップフロップ253−iの出力端子2
54−iから生ぜしめられる。クロック入力端子243
における次のクロック信号で値“1”を有する信号がデ
ータライン232−iに現れ、他の残りのライン232
−m(m=i)に値“0”を有する信号が現れる。フリ
ップフロップ253−iは出力端子251−iにより同
時にリセットされる。
【0060】次に、上述したようにして、値“1”の信
号を有する次の出力端子254−k(k>i)がフリッ
プフロップ258−kのセット入力端子に接続される。
このように、信号値“1”がデータライン232−i
に、他の残りのデータラインに信号値“0”が存在する
間、16ビット情報ワードをデータバス232に伝送す
る機会が各出力端子254−i(i=1,−−−,1
6)に順次に与えられる。
【0061】フリップフロップ253−1,−−−,2
53−16の入力端子254−1,−−−,254−1
6のすべてが接続されているゲート255は、出力端子
254−i(i=1,−−−,16)の1つ以上が値
“1”の信号を有すると、フリップフロップ259のセ
ット入力端子に値“1”の信号を発生する。次のクロッ
ク信号が選択手段209の入力端子244を経てフリッ
プフロップ259のクロック入力端子に供給されると、
選択手段209の作動可能信号出力端子239に発生す
る値“1”の信号が図6に示すANDゲート210及び
213に供給される。フリップフロップ258−iはク
ロック入力端子244におけるこのクロック信号により
同時に活動化され、これらの個々の出力端子251−i
に、出力端子254−iにおける値“1”の最も後の信
号を引き継ぐ。
【0062】その後、次の情報ワードが、この情報ワー
ドを構成する16個の要求信号の後の検査の為に、選択
手段209のデータ入力端子にこの選択手段自体によっ
て読取られ、上述したサイクルが繰返される。
【図面の簡単な説明】
【図1】交点スイッチとアロケーション手段とを有する
本発明によるスイッチングモジュールを示すブロック線
図である。
【図2】本発明による交点スイッチを示す回路図であ
る。
【図3】本発明によるアロケーション手段の第1実施例
を示す回路図である。
【図4】図3に示すアロケーション手段における記録手
段のゲート回路の一実施例を示す回路図である。
【図5】交点スイッチのアドレスを空パケット内に挿入
する為のマルチプレクサの一実施例を示す回路図であ
る。
【図6】アロケーション手段の第2実施例を示す回路図
である。
【図7】図6に示すアロケーション手段における選択手
段の一実施例を示す回路図である。
【符号の説明】
1−1〜1−n 入力バス 2−1〜2−m 出力バス 3−1〜3−m アロケーション手段 4−11〜4−nm 交点スイッチ 5 パケット同期ライン 10 比較器 12 バッファメモリ 19 検出回路 20 書込み回路 25 直列−並列レジスタ 26 カウンタ 27 バッファ 30 フリップフロップ 65 遅延ゲート 102 16進カウンタ 103 パケットジェネレータ 104 デコーダ 105 ゲート回路 107 キューバッファ 108 マルチプレクサ 109 カウンタ 152,153,174 フリップフロップ 159 クロックジェネレータ 175 セレクタ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 コーニンクレッカ フィリップス エレ クトロニクス エヌ ヴィ Koninklijke Philip s Electronics N.V. オランダ国 5621 ベーアー アインド ーフェン フルーネヴァウツウェッハ 1 Groenewoudseweg 1, 5621 BA Eindhoven, T he Netherlands (72)発明者 ロナルド ティエーベ セネマ オランダ国 3527 カーエス ウトレヒ ト ヴェーウェー プルマンラーン134 (72)発明者 エリック ウェルディンク オランダ国 1218 セーゼット ヒルフ ェルサム フリンデルメーント119 (72)発明者 ウォルフガング コウォルク ドイツ連邦共和国 2000 ノルデルシュ タットハイデルベルクシュトラーセ53 (56)参考文献 特開 平2−17743(JP,A) IEEE Switching Sy mposium,1990.XIII In ternational,Vol:4, 1990”A versatile ATM switch concept" (58)調査した分野(Int.Cl.7,DB名) H04L 12/56

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 複数個の入力バスと、少なくとも1つの
    出力バスと、個々の入力バスを出力バスにそれぞれ接続
    する複数の交点スイッチであって、各交点スイッチはパ
    ケットを出力バスの空パケットに書込む為に出力バスに
    接続された書込み回路を有しているこれら交点スイッチ
    と、同じパケット期間内に同じ出力バスに伝送すべきパ
    ケット間のアクセスコンフリクトを解決するアロケーシ
    ョン手段とを具えているデジタルデータパケットスイッ
    チングモジュールにおいて、 各交点スイッチに独自のアドレスを割当て、この交点ス
    イッチが −伝送すべきパケットが存在することに応答して要求信
    号をアロケーション手段に送る要求出力端子と、 −出力バスに接続され、関連の交点スイッチのアドレス
    を有する出力バス上の空パケットを検出する検出回路
    と、 −検出回路による制御の下でパケットを、検出されたア
    ドレスを有する空パケット内に書込むのに適した書込み
    回路とを有しており、 出力バスに接続されたアロケーション手段は交点スイッ
    チのアドレスを有する空パケットを発生し、このアロケ
    ーション手段は −パケット期間内で各交点スイッチの要求信号を記録し
    次にリセットする記録手段と、 −交点スイッチアドレスの表現を受けるデータ入力端子
    を有する先入れ先だしキューメモリと、 −このキューメモリの表現からアドレスを取出し、空パ
    ケットにこれらアドレスを与えるパケットジェネレータ
    とを具えていることを特徴とするデジタルデータパケッ
    トスイッチングモジュール。
  2. 【請求項2】 請求項1に記載のデジタルデータパケッ
    トスイッチングモジュールにおいて、前記の記録手段が
    要求信号を順次に記録し、前記のアロケーション手段は
    要求信号の1つの記録と並列にキューメモリのデータ入
    力端子に係数値を供給するカウンタを有し、このキュー
    メモリは要求信号に応じてこのキューメモリを書込み状
    態に切換えうるようにする書込みイネーブル入力端子を
    有し、前記のパケットジェネレータはキューメモリのデ
    ータ出力端子に直接接続され前記の係数値を受けるよう
    になっていることを特徴とするデジタルデータパケット
    スイッチングモジュール。
  3. 【請求項3】 請求項1に記載のデジタルデータパケッ
    トスイッチングモジュールにおいて、前記の記録手段
    は、交点スイッチからの要求信号を含み交点スイッチア
    ドレスの表現を形成するデータワードを記録するように
    なっており、前記のパケットジェネレータはキューメモ
    リのデータ出力端子に接続された変換メモリを有し、こ
    の変換メモリはデータワードに応じてこのデータワード
    が表わすアドレスを発生するようになっていることを特
    徴とするデジタルデータパケットスイッチングモジュー
    ル。
JP9475191A 1990-04-02 1991-04-01 デジタルデ−タパケットスイッチングモジュール Expired - Fee Related JP3179123B2 (ja)

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NL9000765 1990-04-02

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