JP2004320786A - ネットワーク装置 - Google Patents
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Abstract
【解決手段】 各々がデータをネットワークと送受信する複数のネットワーク回路と、データがネットワークに送信される前にネットワーク回路により受取られるデータを一時的に記憶するための共有メモリとを含む。この共有メモリは、複数のネットワーク回路がアクセス可能な複数のメモリバンクを含む。あるネットワーク回路に対してネットワークに送信されるデータを読出すようにあるメモリバンクに対する読出アクセスが与えられると、別のネットワーク回路に対してネットワークから受信したデータを書き込むように別のメモリバンクに対して書込アクセスが与えられる。
【選択図】 図37
Description
排他的アクセスを有するように見えるようにされるだろう。
、メモリアクセスバッファ24と、制御論理29と、バッファ24を相互接続マトリックス(図示せず)に接続する直列入力/出力線30と、nビット並列入力/出力バス32とを示す。制御論理29は、線30上の直列I/Oと、バス32上の並列I/Oとを制御する。制御論理の動作は、図8のタイミング図を参照して説明される。
「タイムスロット」である。各ポートに割当てられる書込みタイムスロットに対して準備するために、各ポートはそのタイムスロットの32クロックサイクル前にデータをメモリアクセスバッファに転送し始め得るので、ポートのタイムスロットの到着前に、ポートによって受信されたバーストの32ワードのすべてを、ポートに割当てられたm個のバッファレジスタ(各々、異なるメモリアクセスバッファにある)に転送するのに十分な時間がある。したがって、メモリデータタイミング線上の「w1.C」に先行する32クロックサイクルの間には、ポート20−1から相互接続マトリックス22を介してメモリアクセスバッファ24−1へ、ポート20−1データ線上に「w1.1」、「w1.2」…「w1.32」として示される32直列ビット転送がある。各ポートは異なるタイムスロットを有するので、各ポートのバーストが、そのポートのタイムスロットのすぐ前に共有メモリへの転送準備ができるように、ポートからの転送は適当にずらされる。より特定的には、たとえば、図8に示される各ポート20−1のデータ書込みサイクル中に、ポート20−1を介して転送される第1のワードにあるすべてのビットは、相互接続マトリックス22によって、メモリアクセスバッファ24の割当てられたデュアルポートレジスタ対間に分配される。たとえば、1バーストに付き32ワード(n=32)ありかつ1ワードに付きmビットあるとすると、第1のポート20−1のデータ書込みサイクル(w1.1)の間、ポート20−1を介して転送されるワード1(W1)のビット1(B1)はバッファ24−1にある所定のレジスタ対にシリアルに書込まれ、W1のB2はバッファ24−2にある所定のレジスタ対にシリアルに書込まれ、W1のB3はバッファ24−3にあるレジスタ対にシリアルに書込まれる、というようになる。W1のBmはバッファ24−mのレジスタ対にシリアルに書込まれる。
ットは、共有メモリ26の1ラインとして容易に記憶され得る。
にも置かれ得る。スタンドアローン構成では、データは直接スイッチ104を介して線b0〜b3から線c0〜c3へ送られる。2MIU例における接続は図19において示される。4MIU例における接続は図26に示される。
チシステム(図11には図示せず)を介してアクセス可能ないくつかの別個のデジタルメモリ(図11には図示せず)間に分配されるかもしれない。図11を参照して、読出動作中、アドレス信号はバスのうえに置かれる。このアドレスは、アドレスレジスタ112を介して受取られ、これら別個のメモリの各々へ与えられる。図11は、これらのメモリの1つへのアクセスを与える単一のスイッチシステム98のみを示していることを理解すべきである。下で説明されるように、他のメモリへのアクセスを与えるよう接続される他の同様のスイッチシステムが存在してもよい。アドレス信号は、別個のバーストサブセットを、それらが記憶される別個のメモリから検索するのに用いられる。スイッチシステム98を介してアクセスされるメモリに記憶されるバーストサブセットは、そのメモリによってi/oドライバ110に与えられ、それはそのようなサブセットを複数ビット線d0、d1、d2およびd3の1つ以上を介して一時的な記憶のために転送バッファ106に転送する。バッファ106は、次いで、それらのサブセットを複数ビット線c0、c1、c2およびc3の1つ以上を介して構成可能スイッチ104へ与える。構成可能スイッチ104は、それらを、バスインタフェースレジスタ102に接続される複数ビット線b0、b1、b2およびb3の1つ以上に直接与えるよう構成され得る。スイッチシステム98を介してアクセスされるメモリに記憶されないサブセットは、ポート1、ポート2またはポート3のそれぞれs0、s1およびs2と表示した複数ビットスレーブ相互接続の1つ以上を介してスイッチシステム98に転送される。より特定的には、他のメモリに記憶されるそれらサブセットは、まずそれらメモリから検索され、次いでスイッチシステム98のスレーブ相互接続の1つ以上に転送される。これら他のメモリからのサブセットの検索については、例示的な2MIUおよび4MIUシステムに関連して後に論ずることにする。構成可能スイッチ104は、そのスレーブ相互接続上にて複数ビットb0、b1、b2およびb3の1つ以上へ与えられるサブセットをレジスタ102に転送するよう構成され得る。
て受取られる。第3のバーストサブセットはスレーブ経路s1を介して受取られる。第4のサブセットはスレーブ経路s2を介して受取られる。このようにして、異なるメモリ間に分散されたバーストサブセットは、バスへの伝送のためレジスタ102に集められる。
RITE、OE(0−3)およびW(0−3)制御信号を受取る。構成可能スイッチ104は、バイト幅入力/出力線c0、c1、c2およびc3を介してアクセス可能なメモリアクセスバッファにアクセスする。現在の実施例では、各直列線は1バイト幅である。しかしながら、バーストサブセットの、異なるサイズの複数ビットフラグメントが可能である。メモリ(図示せず)は、線d0、d1、d2およびd3を介して32ビットメモリバス224上でメモリアクセスバッファを通してアクセスされる。
タフェース論理128とバッファ132との間において直接相互接続143および144を与えるよう構成される。バッファ130はデジタルメモリ134へ、およびデジタルメモリ134からバーストサブセットを転送するよう接続される。バッファ132は、デジタルメモリ136へ、およびデジタルメモリ136からバーストサブセットを転送するよう接続される。
よび145を介して転送される。B01、B11、B21およびB31を含むバーストサブセットは、バスインタフェース論理128とバッファ130との間において、スイッチ123および125のポートp0相互接続を介して転送される。B03、B13、B23およびB33を含むバーストサブセットは、バスインタフェース論理128とバッファ130との間において、スイッチ123および125のポートp2相互接続を介して転送される。
セットフラグメントD21およびD23がそれぞれポートp0およびp2の複数ビットマスタ相互接続を介してMIU124に転送される。クロックサイクル6〜7の間において、バーストサブセットフラグメントd31およびd33がそれぞれポートp0およびp2の複数ビットマスタ相互接続を介してMIU124に転送される。さらに、クロック5〜7の間において、レジスタ150および154にあるバーストに関連づけられるメモリアドレスがデジタルメモリ134および136の各々に与えられる。クロックサイクル6〜8の間において、メモリ書込イネーブル信号が2つのMIUを制御する2つの制御ユニットによって同時にアサートされ、転送バッファ130および132に記憶されるデータバーストサブセット全体がそれぞれのデジタルメモリ134および136に並列に書込まれる。
ワードバーストの一部としてバスインタフェース論理178を通して転送される。サブセットB01、B11、B21およびB31は4ワードバーストの一部としてバスインタフェース論理180を通して転送される。サブセットC01、C11、C21、C31は4ワードバーストの一部としてバスインタフェース論理182を通して転送される。サブセットD01、D11、D21、D31は4ワードバーストの一部としてバスインタフェース論理184を通して転送される。デジタルメモリ172とそれぞれのバスインタフェース論理ユニットとの間におけるこれら4つのバーストサブセットの任意の1つの転送過程において、そのサブセットはバッファ188に一時的に記憶される。
さらに、クロックサイクル6〜7の間において、レジスタ206、208、210および212にあるメモリアドレスがデジタルメモリ170、172、174および176の各々に与えられる。クロックサイクル7〜8の間において、メモリ書込イネーブル信号が各MIUに関連づけられる制御ユニットによって同時にアサートされ、転送バッファ186、188、190および192に記憶されるデータバーストサブセット全体がそれぞれのデジタルメモリ170、172、174および176に並列に書込まれる。
らの図において、スイッチシステム98は、共有メモリの実現において、待ち行列管理ユニット(「QMU」)と呼ばれる。図31はスタンドアローン構成における基本的なスイッチの使用を示す。図32は4MIU(4QMU)スタック構成を示す。図33は、イーサネット(R)スイッチ実現例を示す。図34はATMアップリンクを伴うイーサネット(R)スイッチを示す。図35は2MIU(2QMU)スタック可能スイッチ/ルータを示す。図36はアドレス導出(AIL)を伴う4MIU(4QMU)高速イーサネット(R)スイッチを示す。
155−MbpsポートATMスイッチを構成する)、改良された装置を示す。現在の実施例は32×32ATMスイッチを含む。この改良例に従うと、この32×32ATMスイッチは時分割多重(TDM)態様で動作する。図38の図のタイミングを参照して、このスイッチは、32クロック入力段と32クロック出力段(と4クロックギャップ)とに分けられる68クロック周期でサイクルする。2つの32×32スイッチチップセットおよび2バンクの共有メモリを使用する。各32×32チップセットがその2つのバンクのいずれかにアクセスできるようにする。一方のチップセットが入力段にあるときに他方のチップセットが出力段にあるような位相差でそれらを動作させる。ここで、出力段にある一方のチップセットが、伝送されるべきセルを、そのセルがあるバンクからフェッチするとき、入力段にある他方のチップセットは入来セルを書込むべき他方のバンクを選択する。
Claims (8)
- 各々がデータをネットワークと送受信するための複数のネットワーク回路と、
データがネットワークに送信される前にネットワーク回路により受取られるデータを一時的に記憶するための共有メモリとを含み、前記共有メモリは前記複数のネットワーク回路が各々アクセス可能である複数のメモリバンクを含み、
動作時、あるネットワーク回路に対し、ネットワークに送信されるべきデータを読出すようにあるメモリバンクへの読出アクセスが与えられると、別のネットワーク回路に対してネットワークから受信されるデータを書き込むように別のメモリバンクに対して書込アクセスが与えられる、ネットワーク装置。 - データはネットワーク上を固定されたサイズのセルで送信される、請求項1記載のネットワーク装置。
- 各前記ネットワーク回路は1つ以上のATMポートを有するATMスイッチファブリックである、請求項1または2記載のネットワーク装置。
- 前記ネットワーク装置は非ブロッキングATMスイッチであり、全てのメモリバンクは全てのネットワーク回路に対してアクセス可能である、請求項1ないし3のいずれかに記載のネットワーク装置。
- データをネットワークと送受信するための方法であって、
各々がデータをネットワークと送受信可能な複数のネットワーク回路によってデータを受信するするステップと、
受信されたデータを送信する前の一時記憶のために共有メモリに書き込むステップとを含み、前記共有メモリは複数のメモリバンクを含み、各前記メモリバンクは複数のネットワーク回路がアクセス可能であり、さらに
データを前記共有メモリからあるネットワーク回路に読出し、データを前記あるネットワーク回路により送信するステップを含み、前記読出および書込ステップは、あるデータがあるメモリバンクから読出されている間に他のデータがメモリバンクに書き込まれているように同時に進行する、方法。 - 各前記ネットワーク回路はデータを固定されたサイズで転送する、請求項5記載の方法。
- 各前記ネットワーク回路は、複数のポートを有するATMスイッチファブリックである、請求項5または6記載の方法。
- 全てのメモリバンクは、全てのネットワーク回路にアクセス可能である、請求項5ないし7のいずれかに記載の方法。
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